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平成１７年（行ケ）第１０２７９号事件（東京高裁平成１４年（行ケ）第６０７
号）
審決取消請求事件
平成１７年３月１０日口頭弁論終結
　　　　　判　　　　決
　原　告　三菱電機株式会社　
　訴訟代理人弁理士　高橋省吾，三井健弘
　被　告　特許庁長官　小川洋
　指定代理人　川崎優，井関守三，高橋泰史，宮川久成，伊藤三男　　
　　　　　主　　　　文
　原告の請求を棄却する。
　訴訟費用は，原告の負担とする。
　　　　　事実及び理由
第１　原告の求めた裁判
　「特許庁が不服２００１－２３５２２号事件について平成１４年１０月２１日に
した審決を取り消す。」との判決。
第２　事案の概要
　本判決においては，書証等を引用する場合を含め，公用文の用字用語例にしたが
って表記を変えた部分がある。
　本件は，原告が，特許出願をしたところ，拒絶査定を受け，これを不服として審
判請求をしたが，審判請求は成り立たないとの審決がされたため，同審決の取消し
を求めた事案である。
　１　特許庁における手続の経緯
　(1)　本願発明
　出願人：三菱電機株式会社（原告）
　発明の名称：「半導体記憶装置」
　出願番号：平成３年特願第２２５９２２号
　出願日：平成３年９月５日
　(2)　本件手続
　手続補正：平成１０年６月４日
　手続補正：平成１３年１１月９日
　拒絶査定日：平成１３年１１月２７日
　審判請求日：平成１３年１２月２８日（不服２００１－２３５２２号）
　手続補正：平成１４年１月２３日（以下「本件補正」といい，本件補正後の明細
書（甲３）を「本願明細書」という。）
　審決日：平成１４年１０月２１日
　審決の結論：「本件審判の請求は，成り立たない。」
　審決謄本送達日：平成１４年１１月５日（原告に対し）
　２　本願発明の要旨（下線部が本件補正による補正部分。以下「本願発明」とい
う。請求項２以下の記載省略。）
【請求項１】「不揮発性の半導体記憶素子を用いて情報を記憶する記憶部と，
　上記記憶部にある情報を所定の通信規定に基づいてアクセスする通信制御部と，
　上記通信制御部とソケットを有する外部装置とを接続する通信信号線と
を備える半導体記憶装置であって，
　上記半導体記憶装置は，上記外部装置の有するソケットに着脱可能な上記通信信
号線を外部に形成するパッケージに配置されるとともに，
　上記通信制御部は，上記記憶部の記憶容量が異なる場合でも，上記通信信号線の
数を変更することなく同一の通信信号線を用いて上記記憶容量に対応するアドレス
の指定が可能な通信フォーマットを用いる通信規定に基づいて記憶部をアクセスす
る
　ことを特徴とする半導体記憶装置。
　３　審決の理由の要点
　(1)　引用例
　引用例１：特開昭５１－１１０９２７号公報（本訴甲４）
　引用例２：特開昭５９－２２０８６１号公報（本訴甲５）
　(2)　引用例１に記載された発明
「Ａ．「本発明は環状バスを介して複数個のプロセッサユニットと複数個のメモリ
ユニットを結合するポリプロセッサシステムに適用されるメモリバス結合方式に関
する。」（１頁右下欄６～９行）
　Ｂ．「第１図は本発明に基づくポリプロセッサシステムの全体を表わすブロック
図である。本図においてＭ１，Ｍ２…Ｍｍは必要なデータを所定のアドレスに収納す
るｍ個のメモリユニットであり，これらｍ個のメモリユニットＭ１，Ｍ２…Ｍｍごと
に１つずつｍ個の環状メモリバスＢ１，Ｂ２…Ｂｍが接続される。さらに環状メモリ
バスＢ１，Ｂ２…Ｂｍのいずれの１つに対しても結合可能なインターフエース装置Ｉ
Ｂ１，ＩＢ２…ＩＢｎを備えたｎ個のプロセッサユニットＰ１，Ｐ２…Ｐｎがあり，所望
のメモリユニット（Ｍ１，Ｍ２…Ｍｍ）に対しメモリバス（Ｂ１，Ｂ２…Ｂｍ）を介し
てデータの読出し又は書込みを行なう。なお，ＩＭ１，ＩＭ２…ＩＭｍはメモリユニッ
ト側インターフエース，ＩＰ１，ＩＰ２…ＩＰｎはプロセッサユニット側インターフエ
ースであり詳しい構成については後述する。本図の環状メモリバスＢ１，Ｂ２…Ｂｍ
には，本発明により規定されるビット構成の転送情報が単一方向（例えば図中の右
廻りのみ）に直列伝送される。この転送情報は１つのメモリバス内に１つだけ存在
しかつ該メモリバスを巡回する。」（２頁左下欄１８行～右下欄１８行，及び第１
図参照）
　Ｃ．「第２図は本発明により規定されるビット構成の転送情報を模式的に示すフ
ォーマットである。ただし，各メモリバス（Ｂ１，Ｂ２…Ｂｍ）は情報用信号線とビ
ットクロック線の対からなり，該ビットクロック線ＣＬ上のビットクロックに同期
して前記転送情報は情報用信号線上を走る。第２図において情報用信号線ＩＭを走
る転送情報は，リンクビットＬ，確認ビットＨ，リード／ライトビットＲ／Ｗ，ア
クセスしたメモリユニットのどのアドレスをアクセスするかを指示するアドレスビ
ットＡＤ，転送すべきデータ情報を収納するデータビットＤＴ及び誤り検査用のパ
リテイービットＰからなる。」（２頁右下欄１９行～３頁左上欄１１行，及び第２
図参照）
　Ｄ．「第６図のメモリユニット側インターフエースを第４図の動作シーケンスに
従つて説明する。信号線７１及び７２を介しメモリバスＢ１上を走る転送情報のう
ちリンクビットＬを制御回路７３において監視し，もしこれが"1"であればいずれか
のプロセッサユニットよりアクセス要求があることを知る（第４図(1)）。信号線７
４を介してリード／ライトビットＲ／Ｗよりアクセス要求が読出しであるか書込み
であるかを判断し，さらにメモリ素子７５のどのアドレスをアクセスすべきか転送
情報のアドレスビットＡＤから読み取る（第４図(2)）。もしアクセス要求が読出し
であれば（第４図(3)のＮＯ）対応するアドレスを信号線７６を介してメモリアクセ
スし（第４図(5)），読出したデータをシフトレジスタ７７にセットする。このシフ
トレジスタ７７へのデータのセットは，信号線７８′を介し，パラレルインクロッ
クにより，同時に（並列に）行なわれる。このとき，確認ビットＨもシフトレジス
タ７７に"1"にセットし（第４図(6)），後にデータの読出しが終了したことを今ア
クセス要求しているプロセッサユニットに知らせる。」（５頁左上欄２行～右上欄
２行，及び第４，６図参照）　
　上記Ｂ．の記載，及び第１図を参照すると，各メモリユニットＭ１，Ｍ２…Ｍｍに
対応してメモリユニット側インターフエースＩＭ１，ＩＭ２…ＩＭｍがそれぞれ設けら
れており，メモリユニット及びメモリユニット側インターフエースよりなる一対の
構成により，１つの記憶装置を構成しているということができる。
　さらに，上記Ｄ．の記載，及び第６図を参照すると，メモリユニット側インター
フエースには，プロセッサユニットＰ１，Ｐ２…Ｐｎとの間で信号をやりとりする情
報用信号線ＩＭ及びビットクロック線ＣＬが接続されており，メモリユニット及び
メモリユニット側インターフエースよりなる記憶装置は，情報用信号線ＩＭ及びビ
ットクロック線ＣＬよりなる通信信号線を備えているということができる。
　また，上記Ｂ．の記載，及び第１図において，プロセッサユニットＰ１，Ｐ２…Ｐ
ｎ，プロセッサユニット側インターフエースＩＰ１，ＩＰ２…ＩＰｎ，インターフエー
ス装置ＩＢ１，ＩＢ２…ＩＢｎよりなる構成部分は，メモリユニット及びメモリユニッ
ト側インターフエースよりなる記憶装置に対しては，外部装置であるということが
できる。
　さらに，上記Ｃ．及びＤ．の記載を参照すると，情報用信号線上を走る転送情報
は，アクセスしたメモリユニットのどのアドレスをアクセスするかを指示するアド
レスビットＡＤを含むものであり，また，メモリユニット側インターフエースは，
メモリ素子７５のどのアドレスをアクセスすべきかを転送情報のアドレスビットＡ
Ｄから読み取って，メモリ素子７５のアクセスを行っているから，「メモリユニッ
ト側インターフエースＩＭ１，ＩＭ２…ＩＭｍ」は，「メモリユニットＭ１，Ｍ２…Ｍｍ
にあるデータを所定の転送情報によりアクセスする」ものであるということがで
き，「転送情報」は，「通信信号線を用いて，アドレスの指定が可能なフォーマッ
トを有する」ものであるということができる。
　よって，上記Ａ．～Ｄ．の記載事項，及び第１，２，４，６図を参照すると，引
用例１には，次の発明（以下，「引用例１記載の発明」という。）が記載されてい
ると認められる。
　メモリ素子７５を用いてデータを記憶するメモリユニットＭ１，Ｍ２…Ｍｍと，
　上記メモリユニットＭ１，Ｍ２…Ｍｍにあるデータを所定の転送情報によりアクセ
スするメモリユニット側インターフエースＩＭ１，ＩＭ２…ＩＭｍと，
　上記メモリユニット側インターフエースＩＭ１，ＩＭ２…ＩＭｍと外部装置とを接続
する通信信号線と
を備える記憶装置であって，
　上記メモリユニット側インターフエースＩＭ１，ＩＭ２…ＩＭｍは，上記通信信号線
を用いて，アドレスの指定が可能なフォーマットを有する転送情報によりメモリユ
ニットＭ１，Ｍ２…Ｍｍをアクセスする記憶装置。」　
　(3)　引用例２に記載された発明
「第１図に典形的なパーソナルコンピユータの構成の一例を示す。ＣＰＵ(1)から
はアドレスバスや（原文に「アドレスバスエ」とあるのは誤記と認められる。）デ
ータバスそして制御バスを含むシステムバス(8)が接続されている。…（中略）…Ｒ
ＯＭソケット(4)は…（中略）…ＲＯＭパック(5)を差込むためのソケットである。
…（中略）…なお，第１図の点線内はパーソナルコンピユータの筐体を示す。」
（１頁左下欄２０行～右下欄１９行，及び第１図参照）
　上記記載事項及び第１図を参照すると，次の事項が本件出願前周知事項であった
ということができる。
　パッケージ化された半導体記憶装置を外部装置の有するソケットに着脱可能とす
ること。」
　(4)　引用発明と本願発明の対比
　「本願発明と引用例１記載の発明とは，
　記憶素子を用いて情報を記憶する記憶部と，
　上記記憶部にある情報を所定の通信規定に基づいてアクセスする通信制御部と，
　上記通信制御部と外部装置とを接続する通信信号線と
を備える記憶装置であって，
　上記通信制御部は，上記通信信号線を用いてアドレスの指定が可能な通信フォー
マットを用いる通信規定に基づいて記憶部をアクセスする記憶装置
である点で一致し，次の各点が相違する。
　相違点(1)：本願発明においては，「記憶素子」が「不揮発性の半導体記憶素子」
であり，「記憶装置」が「半導体記憶装置」であるのに対し，引用例１記載の発明
においては，「メモリ素子７５」が不揮発性の半導体記憶素子であるとはされてお
らず，「記憶装置」が「半導体記憶装置」であるかどうか明らかでない点。
　相違点(2)：本願発明は，「外部装置」がソケットを有するものであり，「外部装
置の有するソケットに着脱可能な通信信号線を外部に形成するパッケージに配置さ
れる」半導体記憶装置であるのに対し，引用例１記載の発明はそのようなものでな
い点。
　相違点(3)：「通信制御部」が，本願発明においては，「記憶部の記憶容量が異な
る場合でも，通信信号線の数を変更することなく同一の通信信号線を用いて上記記
憶容量に対応するアドレスの指定が可能な通信フォーマットを用いる通信規定に基
づいて記憶部をアクセスする」ものであるのに対し，引用例１記載の発明において
は，「通信信号線を用いて，アドレスの指定が可能なフォーマットを有する転送情
報によりメモリユニットＭ１，Ｍ２…Ｍｍをアクセスする」ものであるが，記憶部の
記憶容量が異なる場合にどのように対処するものであるか明らかでない点。」
　(5)　相違点についての判断　
　「［相違点(1)について］
　記憶装置において，ＥＥＰＲＯＭ等の不揮発性の半導体記憶素子を用いること
は，本件出願前広く一般的に行われていることにすぎず，その場合，記憶装置を半
導体記憶装置と称することも，ごく普通になされることにすぎないから，相違点(1)
が格別なこととは認められない。
［相違点(2)について］
　上記引用例２に示されるように，パッケージ化された半導体記憶装置を外部装置
の有するソケットに着脱可能とすることは，本件出願前周知事項にすぎないから，
引用例１記載の発明において，外部装置をソケットを有するものとし，外部装置の
有するソケットに着脱可能な通信信号線を外部に形成するパッケージに配置される
記憶装置とすることは，当業者が適宜に設計できる事項であるものと認められる。
　［相違点(3)について］
　引用例１記載の発明において，引用例１の上記Ｃ．の記載及び第２図から明らか
なように，引用例１記載の発明における「転送情報」は，アドレスビットＡＤを含
むフォーマットを有するものである。そして，この転送情報は，情報用信号線ＩＭ
を通じてメモリユニット側インターフエースに入力されるものである。
　ここで，上記「転送情報」は，アドレスビットＡＤによりメモリユニットのアド
レスの指定を可能としているものであり，該アドレスビットＡＤをメモリユニット
の記憶容量に合わせたビット構成とすることは，当然のことである。
　そして，メモリの記憶容量が次第に増加していくことは技術の趨勢であるから，
転送情報のフォーマットとして，上記アドレスビットＡＤを将来のメモリユニット
の記憶容量の増加を見込んだ余裕を持ったビット構成とするようなフォーマットを
採用するようにすることは，当業者が適宜になし得ることにすぎないものと認めら
れる。
　また，引用例１記載の発明において，上記転送情報は，シリアルデータとしてメ
モリユニット側インターフエースに入力されるものであるから，上記アドレスビッ
トＡＤを余裕を持ったビット構成としたからといって，転送情報がシリアルデータ
である限り，情報用信号線ＩＭの数を増やす必要がないことは，当業者にとって明
らかである。
　よって，引用例１記載の発明において，通信制御部を，「記憶部の記憶容量が異
なる場合でも，通信信号線の数を変更することなく同一の通信信号線を用いて上記
記憶容量に対応するアドレスの指定が可能な通信フォーマットを用いる通信規定に
基づいて記憶部をアクセスする」ものとすることは，当業者が適宜に設計できる事
項にすぎないものと認められる。　
　そして，本願発明の構成によってもたらされる効果も，引用例１記載の発明及び
上記周知事項から当業者ならば容易に予測することができる程度のものであって，
格別のものとはいえない。」
　(6)　結論　
　「したがって，本願発明は，引用例１記載の発明及び上記周知事項に基づいて，
当業者が容易に発明をすることができたものであるので，特許法２９条２項の規定
により特許を受けることができない。」
第３　原告の主張の要点
　審決は，相違点についての判断を誤り，本願発明の予期し得ない顕著な作用効果
を看過した結果，当業者が本願発明を容易に想到し得ると誤って判断したものであ
り，違法であるから取り消されるべきである。
　１　取消事由１（相違点(2)の判断の誤り）
　(1)　引用例２に記載された技術内容の認定判断の誤り
　審決は，引用例２に基づき，「パッケージ化された半導体記憶装置を外部装置の
有するソケットに着脱可能とすること」が本件出願前に周知の事項であったとして
いる。
　しかしながら，引用例２の第１図に記載されたＲＯＭパック５には，本願発明の
「記憶部」に対応するＲＯＭが設けられているにすぎず，「通信制御部」は設けら
れていないのであるから，引用例２の記載事項から認定できるのは，「通信制御
部」と「記憶部」を含めてパッケージ化することではなく，「記憶部」のみをパッ
ケージ化し，このパッケージ化された「記憶部」を外部装置の有するソケットに着
脱可能とすることにすぎない。
　これに対し，本願発明の特徴は，パッケージ化された半導体記憶装置に「通信制
御部」を設けたことにあり，本願発明に係る半導体記憶装置は，「記憶部」のみな
らず「通信制御部」をも有する。本願発明において，「記憶部」だけではなく「通
信制御部」をパッケージ化された半導体記憶装置に設けているのは，「異なった容
量の記憶装置に取り替える場合でも，ハードウェアーの改修なしに置き換えること
ができる記憶装置を得る」（本願明細書の段落【００１０】）ためであるが，かか
る技術課題は，引用例２には示されていない。
　したがって，引用例２に基づき，パッケージ化された半導体記憶装置を外部装置
の有するソケットに着脱可能とすることが周知事項であったということはできな
い。
　(2)　引用例１に記載された発明に関する認定判断の誤り
審決は，引用例１は，「メモリユニット及びメモリユニット側インターフェース
よりなる一対の構成により，１つの記憶装置を構成して」おり，「プロセッサユニ
ット…プロセッサユニット側インターフェース…及びインターフェース装置…より
なる構成部分は，メモリユニット及びメモリユニット側インターフェースよりなる
記憶装置に対しては，外部装置であるということができる。」と認定している。
　しかしながら，そもそも，引用例１には本願発明の通信制御部が開示されていな
い上，引用例１は，通常１つの計算機の筐体内に納められる共通母線バス方式シス
テム等の課題を解決するための技術であり，その第１図から明らかなように，メモ
リユニット，メモリユニット側インターフェース，プロセッサユニット及びプロセ
ッサユニット側インターフェースのそれぞれが環状メモリバスで接続されている。
したがって，引用例１のポリプロセッサシステムは，その第１図に記載された全体
が１つの筐体内に納められたシステムであると考えるのが自然である。しかも，引
用例１には，メモリユニット，あるいはメモリユニットとメモリユニット側インタ
ーフェースを組み合わせたものを，装置本体から切り離すことが可能であるとの記
載や示唆はない。被告は，引用例２記載のパソコン等の外部装置に着脱可能に用い
られる付加的な周辺装置であるメモリパックと，引用例１記載のポリプロセッサシ
ステムの装置本体を構成する主用部品であるメモリユニット側インターフェースと
を同一視し，当該メモリユニットとメモリユニット側インターフェースを装置本体
から当然のように着脱可能に分離できると主張するが，失当である。
　(3)　引用例１及び２に記載された発明の組合せの困難性
　審決は，相違点(2)の構成に関し，「上記引用例２に示されるように，パッケージ
化された半導体記憶装置を外部装置の有するソケットに着脱可能とすることは，本
件出願前周知事項にすぎないから，引用例１記載の発明において，外部装置をソケ
ットを有するものとし，外部装置の有するソケットに着脱可能な通信信号線を外部
に形成するパッケージに配置される記憶装置とすることは，当業者が適宜に設計で
きる事項であるものと認められる」としている。
　ア　しかしながら，引用例２に記載されているのは，記憶部をパッケージ化する
ことにすぎないのであるから，引用例１記載の発明に引用例２記載の発明を適用し
たとしても，引用例１のメモリユニットをパッケージ化するにとどまることは，上
記(1)のとおりである。また，引用例１には，メモリユニット，あるいはメモリユニ
ットとメモリユニット側インターフェースを組み合わせたものを装置本体から切り
離すことが可能であるとの記載や示唆がないことは，上記(2)のとおりである。
　イ　仮に，引用例１記載の発明の構成を，本願発明と同様，外部装置がソケット
を有し，当該ソケットに着脱可能な通信信号線を外部に形成するパッケージに半導
体記憶装置が配置される構成に変更したとしても，引用例１記載のシステムは機能
しない。
　すなわち，引用例１記載の発明では，転送情報が常にメモリバスを巡回してお
り，プロセッサユニットは，転送情報内のリンクビットＬが"0"となるのを監視し，
リンクビットＬが"0"となるのを検知した時点で，メモリユニットへのアクセス権限
を持つ。他方，メモリユニットは常に転送情報のリンクビットＬを監視しており，
リンクビットＬが"1"であることを検知したときに，指令を実行する。要するに，引
用例１記載のシステムは，転送情報が常に環状のメモリバス上を巡回することによ
って初めて機能する。メモリユニット，メモリユニット側インターフェース及びメ
モリバスからなる記憶装置を，プロセッサユニット，プロセッサユニット側インタ
ーフェース及びインターフェース装置からなる外部装置から取り外した場合には，
システムを成立させるために必須の転送情報が環状のメモリバス上を巡回し得なく
なる。プロセッサユニットは，転送情報のリンクビットＬを監視し続けることにな
り，引用例１の第３図におけるフローチャートのステップ③（「Ｌビット監視捕捉
したか？」）で無限にループすることになる。そのため，プロセッサはハングアッ
プし，引用例１のシステムは機能しなくなる。
　また，引用例１記載の発明では，メモリユニット側インターフェースはビットク
ロック発生器７９を有しており，このビットクロック発生器７９から，メモリバス
のビットクロック線ＣＬを介して，プロセッサユニットにビットクロックが供給さ
れている。メモリユニット及びメモリユニット側インターフェースからなる記憶装
置を外部装置のソケットから取り外した場合には，メモリユニット側インターフェ
ースのビットクロック発生回路７９から出力されたビットクロックがプロセッサユ
ニットに供給されなくなるので，プロセッサユニットが動作し得なくなる。
　このように，引用例１記載のシステムを本願発明のように変更した場合には，不
具合が生じるのであるから，当業者が，引用例１記載の発明において，外部装置を
ソケットを有するものとし，外部装置の有するソケットに着脱可能な通信信号線を
外部に形成するパッケージに配置される記憶装置とすることはあり得ない。
　ウ　引用例１及び２には，引用例１記載の発明に引用例２に記載の技術を適用す
る動機付けとなる記載を見いだすことはできない。
　引用例２記載の発明は，１つのシステムバス８に，ＣＰＵ１，ＲＯＭ２等が接続
される，いわゆる共通母線バス方式を採用し，共通母線バスとしてのシステムバス
８をソケット化した技術である。これに対し，引用例１記載の発明が採用している
のは，共通母線バス方式を使用しない全く異なるメモリバス結合方式に関する技術
である。このように，引用例１記載の発明と引用例２記載の発明とは，全く異なる
バス結合方式を採用しているのであるから，当業者が，引用例１記載の発明に引用
例２記載の発明を適用するとは考えられない。ましてや，引用例１は「この方式で
は…種々の不都合な問題を有している」（甲４の２頁左上欄９～１９行）と記載し
ているように，共通母線バス方式を否定しているから，当業者は，共通母線バス方
式を前提とする引用例２記載の発明を引用例１記載の発明に適用するはずがない。
　引用例１記載の発明と引用例２記載の発明では，技術的課題及び機能も異なって
いる。すなわち，引用例１記載の発明は，「①バス制御を不要としてハードウェア
を簡素化し，かつ，そのハードウェアの量を縮小し，②並列メモリアクセスを可能
とし，③結合のための制御を簡易にし，④信頼性を増大させることを可能とする」
（甲４の２頁右上欄１５～１９行）ことを技術的課題とし，この課題を解決するた
めに，メモリユニットごとに接続した環状メモリバスに転送情報を巡回させるメモ
リバス結合方式を用いている。これに対し，引用例２記載の発明は，「ＲＯＭパッ
ク上のプログラムの必要性に応じ，同一ＲＯＭパック内にダイナミックＲＡＭメモ
リを並設でき，ＲＯＭパックのソケットにはＲＯＭ及びダイナミックＲＡＭメモリ
駆動用の信号を用意した構成を持つこと」（甲５の２頁左上欄１７行～右上欄１
行）を技術的課題とし，「同一ＲＯＭパック内にダイナミックＲＡＭメモリを並設
でき，ＲＯＭパックのソケットにはＲＯＭ及びダイナミックＲＡＭメモリ駆動用の
信号を用意した」（甲５の１頁左欄８～１１行）ものである。このように，引用例
１及び２記載の発明は，その技術的課題及び機能において全く異なっている。
　以上のとおり，引用例１記載の発明と引用例２記載の発明とは技術分野及び方
式，技術的課題及び機能のすべてが異なっているから，引用例１記載の発明に引用
例２記載の発明を適用する動機付けは存在しない。
　２　取消事由２（相違点(3)の判断の誤り）
　審決は，「メモリの記憶容量が次第に増加していくことが技術の趨勢である」と
いう理由から，「上記アドレスビットＡＤを将来のメモリユニットの記憶容量の増
加を見込んだ余裕を持ったビット構成とするようなフォーマットを採用するように
することは，当業者が適宜になし得る」と結論付けている。しかしながら，以下の
とおり，審決の論理には飛躍があり，その結論を根拠付ける資料も示されていな
い。
　(1)　被告は，本訴において，特開平１－１８２９９２号公報（乙１）及び特開昭
５８－１９２１５４号公報（乙３）を提出する。しかし，乙１及び３記載の技術
は，発明者によって認識された課題あるいは発明の実施の形態として記載されたも
のであり，周知技術として記載されたものではないから，公知ではあっても周知で
はない。また，乙１には，引用例１及び２に全く記載のない新たな事項が含まれる
が，原告は，審判段階で新たな拒絶理由の通知を受け，意見書又は補正書を提出す
る機会を与えられていない。
　(2)　仮に，乙１及び３記載の技術が周知であるとしても，乙１及び３には，異な
る記憶容量に対応するアドレスの指定が可能な通信フォーマットを用いる通信規定
についての記載はないのであるから，乙１及び３に基づいて，相違点(3)に係る構成
を想到することが容易であるとはいえない。
　これを，乙１に基づいて説明するならば，乙１には，増大した現在のメモリ容量
に合わせてシフトレジスタの段数を増加させることが開示されているにすぎず，信
号線の数を変えないで記憶容量の増加に対応することは可能であるとしても，記憶
容量の増加前に用いられるフォーマットでは増加後の記憶容量には対応することは
できない。つまり，乙１の通信フォーマットには特に工夫が加えられていないた
め，異なる記憶容量に対応するアドレスの指定は不可能である。例えば，乙１記載
の発明においては，現在の記憶容量が６４キロバイトの場合には，この記憶容量の
記憶装置のアドレスをアクセスするために必要な２バイトをアドレス２３に割り当
てるものと考えられるが，２バイトのアドレス長を持った現在の通信規定では，そ
の後，１２８キロバイトや１６メガバイトの記憶容量を持った記憶部を備えた記憶
装置が登場しても，もはやアドレス指定を行うことができず，記憶装置を置き換え
ることはできないのである。
　他方，本願発明は「記憶部の記憶容量が異なる場合でも，…上記記憶容量に対応
するアドレスの指定が可能な通信フォーマットを用いる通信規定に基づいて記憶部
をアクセスする」（本願発明の特許請求の範囲請求項１）通信制御部を備えるもの
である。本願発明は，単に，記憶容量が異なる場合に，通信信号線の数を変更する
ことなくアドレス情報を供給する通信規定にとどまるものではなく，異なる記憶容
量に対応するアドレスの指定が可能な通信フォーマットを用いる通信規定を使用す
る点に特徴を有し，乙１に記載された技術から一歩進んだものである。例えば，本
願発明の記憶装置では，現在の記憶容量を６４キロバイトとすると，必要なアドレ
ス長は２バイトとなるが，アドレス長を将来のメモリユニットの記憶容量の増加を
見込んだ余裕を持ったビット構成（３バイト）にしているため，６４キロバイトか
ら最大１６メガバイトまでの異なる記憶容量の記憶装置に対しても，アドレスの指
定が可能になる。乙１及び３にはそのような通信規定に基づいて記憶部をアクセス
する通信制御部に関する記載も示唆もないのであって，乙１及び３記載の発明に基
づいて，本願発明に係る構成が当然に導き出させるものではない。
　(3)　乙３にいう「記憶容量の増加」は，本願発明にいう「記憶容量の増加」とは
意味が異なるのであるから，乙３記載の技術に基づいて，相違点(3)に係る本願発明
の構成を適宜採用し得たとはいえない。
　すなわち，乙３記載の発明のメモリ装置としては，その第１図に示されている第
１のＲＡＭ４又は第２のＲＡＭ５として示された広義のメモリ装置と，この広義の
メモリ装置ＲＡＭ４又はＲＡＭ５の内部装置として第２図に示されている狭義のメ
モリ装置であるＲＡＭ２０とが存在する。乙３記載の発明は，記憶容量が増加して
もＣＰＵとの接続ライン数が増加しないメモリ装置を提供することを目的とするも
のであるが，乙３にいう記憶容量の増加とは，広義のメモリ装置であるＲＡＭ４，
５の個数が増え，第３のＲＡＭ，第４のＲＡＭを追加し得ることを意味しており，
ＲＡＭ２０の記憶容量が増加する場合を意味するものではない。これに対し，本願
発明では，パッケージ化された単体の記憶装置を対象とするものであり，その単体
の記憶装置内部の記憶部の記憶容量の増加を問題としているのであるから，乙３で
いうＲＡＭ２０の記憶容量の増加を問題としている。したがって，乙３記載の発明
に接した当業者が，本願発明のように，単体の記憶装置内部の記憶部の記憶容量を
増加させる技術を容易に想到し得たとは考えられない。
　３　取消事由３（予期し得ない顕著な作用効果の看過）
　審決は，「本願発明の構成によってもたらされる効果も，引用例１記載の発明及
び上記周知事項から当業者ならば容易に予測することができる程度のものであっ
て，格別なものとはいえない」と判断した。しかしながら，引用例１記載の発明に
引用例２記載の発明を適用した場合でも，本願発明のような構成及び機能を有さな
いことは，上記のとおりである。したがって，引用例１記載の発明に引用例２記載
の発明を適用したとしても，本願発明の持つ作用効果を奏することはない。
第４　被告の主張の要点
　本願発明は，引用例１記載の発明及び周知技術に基づいて，当業者が容易に発明
することができたものであるとの審決の判断には誤りはない。
　１　取消事由１（相違点(2)の判断の誤り）に対して
　(1)　引用例２に記載された技術内容の認定判断
　原告は，パッケージ化された半導体記憶装置を外部装置の有するソケットに着脱
可能とすることが本件出願前に周知であったとの審決の認定は誤りであると主張す
る。
　しかしながら，審決が引用例２を提示したのは，引用例１記載の発明において，
外部装置とメモリユニット及びメモリユニット側インターフェースよりなる構成の
接続をソケットによって着脱可能な構成とすることが，単なる設計事項であること
を示すに当たり，パッケージ化された半導体記憶装置を外部装置の有するソケット
に着脱可能とすることが周知技術であることを明らかにするためである。
　一般的に，引用例記載の発明において周知技術として広く知られている事項が適
用可能であるかどうかは，引用例の記載内容及び周知技術として導き出された技術
事項並びに当業者の技術常識によって決まる。本願発明の通信制御部が引用例２の
半導体記憶装置に備えられているかどうか，あるいは，異なった容量の記憶装置に
取り替える場合でも，アドレス線の増設などのハードウェアの改修を不要にするな
どの技術的課題が引用例２に示されているかどうかは，上記周知技術の認定とは関
係のない事項である。
　(2)　引用例１に記載された発明に関する認定判断
　原告は，引用例１のポリプロセッサシステムは，その全体が１つの筐体内に納め
られたシステムであると考えるのが自然であり，メモリユニット，あるいはメモリ
ユニットとメモリユニット側インターフェースを組み合わせたものを装置本体から
切り離すことが可能であるとは，引用例１に記載も示唆もされていないと主張す
る。
　しかしながら，引用例１の第１図をみれば，当業者であれば，メモリユニットと
メモリユニット側インターフェースよりなる一対の構成により１つの記憶装置が構
成されていることを当然に理解できるはずである。すなわち，１つの記憶装置を構
成するに当たっては，メモリユニットとメモリユニット側インターフェースは一体
のものであって，引用例１記載の発明において，「パッケージ化された半導体記憶
装置を外部装置の有するソケットに着脱可能とする」という周知技術を適用するに
当たっては，引用例１記載の発明におけるメモリユニットとメモリユニット側イン
ターフェースは一体のものとして考えなければならない。原告は，引用例１の第１
図におけるメモリユニットとメモリユニット側インターフェースを切り離して考え
ているが，これは引用例２の第１図に記載されるＲＯＭパック５に含まれるＲＯＭ
だけを取り出し，ＲＯＭパック内に当然に存在する配線やＲＯＭパック用の端子の
存在などを一切無視することと同様である。
　また，原告は，そもそも，引用例１には本願発明の通信制御部が開示されていな
いと主張する。しかしながら，本願発明における「通信制御部」と引用例１記載の
発明における「メモリユニット側インターフェース」とは対応する構成であり，審
決は，両者の相違点を相違点(3)として認定した上で検討しているのであるから，原
告の主張は失当である。
　(3)　引用例１及び２に記載された発明の組合せの困難性
　ア　原告は，引用例２に記載されているのは，記憶部をパッケージ化することに
すぎず，引用例１には，メモリユニット，あるいはメモリユニットとメモリユニッ
ト側インターフェースを組み合わせたものを装置本体から切り離すことが可能であ
るとは記載されていないから，引用例２記載の発明を引用例１記載の発明に適用す
ることはできないと主張する。しかしながら，原告の上記主張がいずれも失当であ
ることは上記(1)(2)のとおりである。
　引用例１記載の発明は，メモリユニットとメモリユニット側インターフェースか
らなる記憶装置を，記憶装置から見たときの外部装置と接続するものであり，引用
例２記載の発明も，引用例１記載の発明同様に，パッケージ化された半導体記憶装
置を，記憶装置から見た外部装置に接続するものである。したがって，当業者であ
れば，引用例２記載の発明に含まれる技術思想を引用例１記載の発明に適用し，引
用例１のメモリユニット及びメモリユニット側インターフェースからなる一つの記
憶装置をパッケージ化して，外部装置の有するソケットに着脱可能とすることは，
適宜に設計できる事項である。
　イ　原告は，引用例１記載の発明においてメモリユニット，メモリユニット側イ
ンターフェース及びメモリバスからなる記憶装置を，プロセッサユニット，プロセ
ッサユニット側インターフェース及びインターフェース装置からなる外部装置から
取り外した場合には，プロセッサユニットは機能しなくなると主張する。
　しかしながら，そもそも記憶装置を取り外した状態でプロセッサがメモリアクセ
スを行う場合にエラーになるのは当然であり，このことは，引用例１のメモリユニ
ット及びメモリユニット側インターフェースよりなる一対の構成要素により構成さ
れる一つの記憶装置をパッケージ化して，外部装置の有するソケットに着脱可能と
なることを否定する根拠とはならない。また，原告の指摘するビットクロックは，
プロセッサからメモリアクセスを行う場合には重要な役割を果たすものであるが，
プロセッサユニットの動作自体，すなわちプロセッサの命令実行に関するものでは
なく，プロセッサユニットが動作し得なくなることはないのであって，上記のよう
な主張はやはり失当である。
ウ　原告は，引用例１記載の発明に引用例２に記載の技術を適用する動機付けが
ないと主張するが，以下のとおり，失当である。
原告は引用例1及び２記載のバス結合方式の相違点を指摘するが，バス方式の違い
は，記憶装置の構成の違いと関係するものではない。すなわち，引用例１記載の記
憶装置において「パッケージ化された半導体記憶装置を外部装置の有するソケット
に着脱可能とする」という周知技術の適用可能性を考察するに当たり，バス方式の
差異は関係のない事項であり，この点をもって引用例２記載の周知技術の引用例１
記載の発明への適用可能性を考察することは誤りである。
　また，原告は，引用例１に記載された技術的課題と引用例２に記載された技術的
課題の相違をもって，引用例２記載の周知技術の引用例１記載の発明への適用可能
性を否定するが，いずれもコンピュータの記憶装置として用いられる半導体記憶装
置という技術的共通点を有するものであり，引用例２に示される周知技術を引用例
１記載の発明に適用することを妨げるような特段の技術的阻害要因も存在しない。
　２　取消事由２（相違点(3)の判断の誤り）に対して
　(1)　原告は，乙１及び３記載の技術は，公知ではあるが，周知ではないと主張す
る。しかしながら，乙１及び３記載の技術が本件出願時点において周知であるかど
うかということと，乙１及び３の発明者がこれらの技術を周知技術として記載した
かどうかは全く関係のない事項である。乙１及び３には，メモリの記憶容量が増え
た場合でも通信信号線の数を変更することなくアドレス情報の供給を可能とする技
術が示されており，本件出願当時，この技術的事項は周知であったと認めることが
できる。
　(2)　原告は，乙１は，増大した現在のメモリ容量に合わせてシフトレジスタの段
数を増加させることを示しているにすぎず，本願発明のように異なる記憶容量に対
応するアドレスの指定が可能な通信フォーマットを用いるものではないのであるか
ら，将来のメモリ容量の増大を見越してあらかじめ余裕を持ったビット構成を採用
するには新たな着想が必要であると主張する。
　そこで，検討するに，本願明細書には，「この通信規約において，将来実現可能
な記憶容量より十分に大きいアドレスの指定が可能なものとし，実際に記憶装置が
存在するアドレスにおいてその動作が可能な通信規約にすることにより，異なる容
量の記憶装置に対しても同一のハードウェアーで対応できる。」（段落【００２
８】），「たとえば，アドレス２３に２バイトの長さを割りあてると，最大６４キ
ロバイトまでのアクセスが可能である。また，３バイトの長さを割りあてるものと
すると，最大１６メガバイトまでのアクセスが可能である。」（段落【００２
９】）との記載がある。
　ところで，現在の記憶容量よりも十分に大きなアドレス長を用いてアドレスの指
定をする場合であっても，そのアドレスよりもさらに大きな記憶容量を持ったメモ
リのすべての領域のアドレス指定をすることは不可能である。例えば，アドレスに
２バイトの長さを割り当ててアドレスの指定をする場合（この場合には最大６４キ
ロバイトまでのアクセスが可能である），１２８キロバイトのメモリを接続したの
では，この１２８キロバイトのすべてのメモリ領域に対するアドレスの指定は不可
能である。
　そうすると，本願明細書の特許請求の範囲請求項１の「記憶部の記憶容量が異な
る場合でも，上記通信信号線の数を変更することなく同一の通信信号線を用いて上
記記憶容量に対応するアドレスの指定が可能な通信フォーマットを用いる通信規定
に基づいて記憶部をアクセスする」とは，一定の長さをアドレスを指定するために
割り当てた通信フォーマットによって記憶部をアクセスする場合に，一定の長さの
アドレスでアクセス可能な記憶容量の範囲内においてのみ，記憶容量が異なる場合
であっても記憶容量に対応するアドレスの指定が可能であるということを意味する
ものである。原告が主張するように，通信信号線の数を変更することなくアドレス
情報を供給するために特に適した，特定の通信規定を意味するとは理解できない。
　他方，乙１には「外部から直列で供給されたアドレスデータをシフトレジスタで
並列に変換してメモリ回路に供給するようにしたので，メモリ容量の増大に対して
はシフトレジスタの段数を増加させることで対応でき，外部端子を増加させる必要
はなく，このため大容量の半導体記憶装置を少ない外部端子数で実現できる」（２
頁左上欄１１～１７行）と記載されている。つまり，乙１には，メモリ容量が増大
するとシリアルデータのフォーマットで送られてくるアドレス長が長くなるが，こ
の場合アドレスデータをすべて保持するためにシフトレジスタの段数を増加させる
ことで対応し得ることが開示されている。
　メモリの記憶容量が増加するとアドレス信号線の数が増えてしまうという課題が
既に本件出願前に広く知られており，記憶容量が増加した場合（すなわち，アドレ
ス情報のビット数が増加した場合）に，アドレス信号線を増加せずにメモリアクセ
スを行うことができるという技術が本件出願前に広く知られていたことは，乙３か
らも明らかである。乙３では，その第３図(A)に示されているように，アドレス情報
（Ｘ０，Ｘ２，Ｘ３，Ｘ４）を時間的に分割して送ることで，記憶容量が増加しアド
レス情報のビット数が増加した場合にも通信信号線の数を増やさずにアクセスする
ことを可能にしているが，このような技術は本件出願前に広く知られている技術思
想である。
引用例１のメモリユニット側インターフェースＩＭ１，ＩＭ２…ＩＭｍは，シリアル
データ形式で構成されるアドレス情報を含み，アドレスの指定が可能なフォーマッ
トを有する転送情報によりメモリユニットＭ１，Ｍ２…Ｍｍをアクセスするものであ
る。乙１及び３に見られるように，メモリの記憶容量が増えた場合でもＣＰＵから
通信信号線の数を変更することなくアドレス情報の供給を可能とするための手段が
出願前に広く知られた技術思想にすぎない以上，引用例１記載の発明における「転
送情報」として，記憶容量に対応するアドレスの指定が可能な通信フォーマットを
用いることは，当業者が適宜なし得ることにすぎない。また，将来にわたってメモ
リの記憶容量が次第に増加していくことが技術の趨勢である以上，それに見合った
アドレス長を確保しておけばよいことは，当業者であれば，何ら新規な着想がなく
とも導き出せることである。
　(3)　原告は，乙３において記憶容量が増加する場合とは，狭義のメモリ装置で本
願発明のメモリあるＲＡＭ２０の容量が増加する場合を意味するのではなく，広義
のメモリ装置であるＲＡＭ４，５の個数が増えることを意味しているのであるか
ら，本願発明とは異なると主張する。
　確かに，原告が主張するように，乙３の実施例には，ＲＡＭ２０の記憶容量が増
加するものではなく，第１のＲＡＭ４，第２のＲＡＭ５の個数が増加することによ
り記憶容量が増加するものが記載されている。しかしながら，乙３の特許請求の範
囲には，「中央処理装置（ＣＰＵ）とバスラインを介して電気的に接続され，前記
ＣＰＵから送出される命令コードをデコードし，制御命令を出力する制御手段と，
前記制御命令に従ってアドレスを発生するアドレス発生手段と，このアドレス発生
手段からのアドレスデータによって指定されるメモリと，前記制御手段からの制御
命令に従って前記メモリの読み出しまたは書き込みを行う手段とを具備したことを
特徴とする自動データ処理機能を有するメモリ装置」（１頁左下欄５～１４行）と
記載されており，その記憶部の構成については単に「メモリ」と記載しているにす
ぎない。したがって，乙３記載の発明自体，複数の記憶容量に限定されるものでは
なく，「メモリ」の記憶容量が増加する場合にアドレスを指定する技術一般につい
て，「メモリの記憶容量が増えた場合でもＣＰＵから通信信号線の数を変更するこ
となくアドレス情報の供給を可能とする」ことを開示しているのである。
　他方，本願発明でも，パッケージ化された記憶容量がどのように構成されている
かについては何の限定もなく，パッケージ化された単体の記憶容量に限定されな
い。すなわち，本願明細書の請求項１には「不揮発性の半導体記憶素子を用いて情
報を記憶する記憶部と，上記記憶部にある情報を所定の通信規定に基づいてアクセ
スする通信制御部と，上記通信制御部とソケットを有する外部装置とを接続する通
信信号線とを備える半導体記憶装置であって，上記半導体記憶装置は，上記外部装
置の有するソケットに着脱可能な上記通信信号線を外部に形成するパッケージに配
置される」と記載されており，記憶部の構成自体は，単体の記憶容量に限られず，
複数の記憶容量であってもよいのである。
　以上によれば，乙３にいう「記憶容量の増加」と本願発明にいう「記憶容量の増
加」とは意味が異なるとの原告主張は失当である。
　３　取消事由３（予期し得ない顕著な作用効果の看過）に対して
原告は，引用例1記載の発明に引用例2記載の発明を適用した場合でも，本願発明
のような構成及び機能を有さないと主張する。しかしながら，上記のとおり，引用
例２記載の周知技術を引用例１記載の発明に適用することにより，当業者であれ
ば，本願発明の構成を容易に想到し得たものであり，それにより生じる作用効果
も，引用例１及び２記載の技術事項から，当業者が容易に予測できる程度のもので
ある。
第５　当裁判所の判断
　１　取消事由１（相違点(2)の判断の誤り）について
(1)　引用例２に記載された技術内容の認定判断について
　審決は，引用例２に基づいて，パッケージ化された半導体記憶装置を外部装置の
有するソケットに着脱可能とすることが本件出願前に周知であったとするところ，
原告は，引用例２のＲＯＭパック５は本願発明の「通信制御部」に相当する構成や
機能を持たないのであるから，審決の認定は誤りであると主張する。
　しかしながら，審決は，引用例２に基づいて，パッケージ化された半導体記憶装
置を外部装置の有するソケットに着脱可能とするという技術が，本件出願当時に周
知であったと認定しているにすぎない。引用例２のＲＯＭパック５が「パッケージ
化された半導体記憶装置」に該当し，ＲＯＭソケット４が「外部装置の有するソケ
ット」に該当することは明らかであり，引用例２の第１図には，ＲＯＭパック５
が，外部装置の有するＲＯＭソケット４に着脱可能とされていることが示されてい
る。そうすると，引用例２には，パッケージ化された半導体記憶装置を外部装置の
有するソケットに着脱可能とするという技術が開示されているということができ
る。原告は，ＲＯＭパック５が本願発明の「通信制御部」に相当する構成や機能を
含まないと主張するが，パーケージ化された半導体記憶装置の具体的な構成の差異
は，上記周知技術を認定する妨げとはならないというべきである。
　したがって，原告の主張は理由がない。
　(2)　引用例１に記載された発明に関する認定判断について
　原告は，引用例１のポリプロセッサシステムは，１つの筐体内に納められたシス
テムが一体として機能するものであり，引用例１にも，メモリユニット及びメモリ
ユニット側インターフェースを装置本体から切り離せるとの示唆等はないのである
から，審決が，メモリユニット及びメモリユニット側インターフエースは１つの記
憶装置を構成しており，プロセッサユニット，プロセッサユニット側インターフエ
ース，インターフエース装置からなる構成部分は，メモリユニット及びメモリユニ
ット側インターフエースからなる記憶装置に対しては，外部装置であると認定した
のは誤りであると主張する。
　しかしながら，引用例１のポリプロセッサシステム全体を表すブロック図（第１
図），動作シーケンス（第４図），メモリユニット側インターフェースの構造（第
６図）及びこれらの図面についての引用例１の記載によれば，メモリユニットとメ
モリユニット側インターフェースが一体となって１つの記憶装置を構成しているこ
とは明らかであり，この一体となった記憶装置は，環状メモリバスを介して，プロ
セッサユニット及びプロセッサユニット側インターフェース，インターフェース装
置と接続されていると認められる。したがって，プロセッサユニット，プロセッサ
ユニット側インターフェース，インターフェース装置から構成される部分が上記記
憶装置に対しては外部装置であるとの審決の認定は是認することができる。
　なお，原告は，引用例１には本願発明の通信制御部が開示されていないとも主張
する。しかしながら，引用例１のメモリユニット側インターフェースＩＭ１，ＩＭ２
…ＩＭｍが，本願発明の通信制御部と対応する構成であることは，原告の争うところ
ではないところ，審決は，本願発明における「通信制御部」と引用例１の「メモリ
ユニット側インターフェース」の差異を相違点(3)として認定し，その進歩性につい
て判断しているのであるから，原告の上記主張は失当である。
　(3)　引用例１及び２に記載された発明の組合せの困難性
　ア　上記(1)(2)で判示したとおり，パッケージ化された半導体記憶装置を外部装
置の有するソケットに着脱可能とすることは，本件出願当時，周知の技術事項であ
ったと認められ，また，引用例１記載のプロセッサユニット，プロセッサユニット
側インターフェース等からなる構成部分は，メモリユニットとメモリユニット側イ
ンターフェースからなる記憶装置に対して外部装置であるということができる。引
用例２の第１図には，ＲＯＭパック５が，ＲＯＭソケット４を介して，外部装置に
配設されたシステムバスに接続していることが示されているが，この技術を引用例
１記載の発明に適用して，メモリユニットとメモリユニット側インターフェースか
らなる記憶装置を装置全体から切り離し，プロセッサユニット，プロセッサユニッ
ト側インターフェース等からなる外部装置の有するソケットに接続することによ
り，本願発明に係る記憶装置とすることは，当業者であれば，容易に想到し得ると
いうべきである。
　イ　これに対し，原告は，引用例１記載の発明においてメモリユニット，メモリ
ユニット側インターフェースからなる記憶装置を，プロセッサユニット，プロセッ
サユニット側インターフェース等からなる外部装置から取り外した場合には，プロ
セッサユニットは機能しなくなると主張する。
　原告の主張は，記憶装置を取り外した状態でメモリアクセスを行うと，エラーが
発生するというものであると理解できるが，必要な記憶装置がバスに接続されてい
ない場合にエラーが発生し，システムとして機能しなくなることは当然のことであ
る。逆に，引用例１記載のメモリユニットとメモリユニット側インターフェースか
らなる記憶装置をパッケージ化して，装置本体から切り離したとしても，ソケット
等を介して，パッケージ化した記憶装置をバスに接続すれば，プロセッサユニット
は機能し得ると考えられる。したがって，引用例１記載の発明においてメモリユニ
ット，メモリユニット側インターフェースからなる記憶装置を，プロセッサユニッ
ト，プロセッサユニット側インターフェース等からなる外部装置から取り外した場
合に，プロセッサユニットは機能しなくなるとの原告の主張は，失当である。
　ウ　原告は，引用例１記載の発明に引用例２記載の発明を適用する動機付けがな
いと主張し，その理由として，①異なるバス結合方式を採用していること，②技術
的課題及び機能が異なることを挙げる。しかしながら，バスはソケットを介して接
続される外部装置の構成要素であるから，バス結合方式の差異は，「パッケージ化
された半導体記憶装置を外部装置の有するソケットに着脱可能とする」という周知
技術を引用例１記載の発明に適用できるかどうかの判断を左右するものではないこ
とは明らかである。また，引用例１及び２記載の発明は，いずれもコンピュータの
記憶装置として用いられる半導体記憶装置という技術的共通点を有するものであ
り，引用例２に示される周知技術を引用例１記載の発明に適用することを妨げるよ
うな技術的課題及び機能の差異は認められない。したがって，引用例１記載の発明
に引用例２記載の発明を適用する動機付けがないとの原告主張も採用できない。
　(4)　以上によれば，相違点(2)に係る構成は当業者が適宜設計できる事項である
とした審決の認定判断は，是認し得るというべきである。　
　２　取消事由２（相違点(3)の判断の誤り）について
　審決は，相違点(3)に関し，「メモリの記憶容量が次第に増加していくことは技術
の趨勢であるから，転送情報のフォーマットとして，上記アドレスビットＡＤを将
来のメモリユニットの記憶容量の増加を見込んだ余裕を持ったビット構成とするよ
うなフォーマットを採用するようにすることは，当業者が適宜になし得る」と判断
した。これに対し，原告は，審決の上記判断は誤りであると主張する。
　(1)　そこで，まず，相違点(3)に係る本願発明の内容について検討する。
　本願発明の特許請求の範囲請求項１のうち，相違点(3)に係る部分は，「上記通信
制御部は，上記記憶部の記憶容量が異なる場合でも，上記通信信号線の数を変更す
ることなく同一の通信信号線を用いて上記記憶容量に対応するアドレスの指定が可
能な通信フォーマットを用いる通信規定に基づいて記憶部をアクセスする」という
ものである。
　請求項１の上記構成に関し，本願明細書には，以下の記載がある。
「【０００７】
【発明が解決しようとする課題】
　従来の半導体記憶装置では記憶内容を特定するためのアドレスのビット数は記憶
容量により決定されていたので，異なった容量の記憶装置に置き換える場合，アド
レス線の増設などのハードウェアーの改修を必要とするため，簡単には置き換える
ことができず，また，多くの信号線の接続を必要とするため，接続の手間が多く，
実装密度も上げられないという問題点があった。
【０００８】
　また，信号線を減少するためにシリアル／パラレル変換回路を付加したもので
も，アドレス等のビット数は記憶容量に依存するので，単にシリアル／パラレル変
換をしただけでは，信号線の減少はできても，容量の異なる記憶装置に置き換える
ことはできなかった。
【００１０】
　この発明は，上記のような問題点を解消するためになされたもので，異なった容
量の記憶装置に取り替える場合でも，ハードウェアーの改修なしに置き換えること
ができる記憶装置を得ることを目的としている。
【００１８】
【作用】
　また，記憶容量に対応するアドレスの指定が可能な通信フォーマットを用いる通
信規定に基づいて記憶部をアクセスすることによって，異なる容量の記憶装置に対
しても同一のハードウェアー，つまり，通信信号線の数を変更することなく対応で
きる。
【００２６】
【実施例】
実施例１．
　図１はこの発明の一実施例を示すものであり，１が通信信号線であり，外部との
情報のやりとりを行う。２はこの発明による半導体記憶装置である。３が記憶部で
従来の半導体記憶装置と同一の物である。４が通信制御部で，通信信号線１を使っ
て外部と交信する。５は電源であり，この記憶装置に電源を供給する。
　図２は，通信制御部４と外部との間でやりとりが行われる通信フォーマットの一
例を示す図であり，(a)は命令２１のフォーマット，(b)はデータ２２のフォーマッ
トである。
【００２７】
　前記のように構成された半導体記憶装置２においては，電源５を投入した時点
で，通信制御部４の初期化を行い，通信制御部４は外部からの命令２１を待つ。次
に，通信信号線１から，命令２１を半導体記憶装置２に送ると，通信制御部４はそ
の命令２１を解読し，命令２１が本発明による半導体記憶装置２への書き込みであ
れば，続いて送られるデータ２２を記憶部３に記憶する。また，命令２１が本発明
による半導体記憶装置２からの読み出しであれば通信制御部４は記憶部３から記憶
内容を取り出し，通信信号線１へ出力する。このときの，アドレス２３や，やりと
りするデータの長さ２４は，命令のフォーマットに含めてあることとする。また，
これらのすべての動作は，通信規約においてあらかじめ決められており，これに従
うものとする。
【００２８】
　この通信規約において，将来実現可能な記憶容量より十分に大きいアドレスの指
定が可能なものとし，実際に記憶装置が存在するアドレスにおいてその動作が可能
な通信規約にすることにより，異なる容量の記憶装置に対しても同一のハードウェ
アーで対応できる。
【００２９】
　たとえば，アドレス２３に２バイトの長さを割りあてると，最大６４キロバイト
までのアクセスが可能である。また，３バイトの長さを割りあてるものとすると，
最大１６メガバイトまでのアクセスが可能である。」
以上の記載によれば，本願発明は，記憶部の記憶容量が異なる場合に，単にシリ
アル／パラレル変換をしただけでは，信号線の減少はできても，容量の異なる記憶
装置に置き換えることはできないことから，異なる記憶容量に対応するアドレスの
指定が可能な通信フォーマットを用いることにより，通信信号線の数を変更するこ
となく対応できるようにしたものと認めることができる。そして，本願明細書に記
載された実施例１（図２）によれば，本願発明には，例えば，現在の記憶容量が６
４キロバイト（その場合の必要なアドレス長は２バイト）の場合に，将来の記憶容
量の増大を見越し，アドレスに３バイトの長さ（その場合には，最大１６メガバイ
トまでのアクセスが可能）を割り当てることにより，６４キロバイトから最大１６
メガバイトまでの異なる記憶容量の装置に対するアクセスを可能にする場合も含ま
れるということができる。ただし，現在の記憶容量よりも十分に大きなアドレス長
を用いてアドレスの指定をする場合であっても，その大きなアドレス長で対応し得
る記憶容量よりさらに大きな記憶容量を持ったメモリのすべての領域のアドレス指
定をすることは，本願明細書にもそのようなことが可能であるとの記載はなく，通
常できないと考えられる。この点，原告は，かかる場合でも本願発明ではアドレス
指定が可能であると主張するが，採用できない。
　なお，本願発明の請求項１には，単に「記憶部の記憶容量が異なる場合」と記載
されているにすぎず，その文言上は，現在の記憶容量より大きな記憶容量に記憶容
量に対応する場合に限定されず，現在の記憶容量より小さい記憶容量に対応する場
合をも含み得るが，原告は，上記文言が現在の記憶容量より大きな記憶容量に対応
することを意味するものとの前提に立ち，被告もこれに沿って反論しているので，
本判決も，以下，同様の前提に基づいて判示することとする。
　(2)　次に，乙１及び３に示される本件出願当時の周知技術について検討する。
　ア　乙１には，以下の記載がある。
「〔作用〕
　この発明においては，外部から直列で供給されたアドレスデータをシフトレジス
タで並列に変換してメモリ回路に供給するようにしたので，メモリ容量の増大に対
してはシフトレジスタの段数を増加させる事で対応でき，外部端子を増加させる必
要はなく，このため大容量の半導体記憶装置を少ない外部端子数で実現できる。」
（２頁左上欄１０～１７行）
　上記記載によれば，乙１には，メモリ容量が増大して，シリアルデータのフォー
マットで送られてくるアドレス長が長くなったとしても，シフトレジスタの段数を
増加させることにより，通信信号線を増設することなく対応し得ることが開示され
ているということができる。
　イ　また，乙３には，以下の記載がある。
「ＲＡＭの容量が増加すると前記アドレスラインも増加させる必要があり，ライン
数が増えるという欠点があった。」（１頁右下欄１３～１５行）
「この発明は前記事情に基づいてなされたもので，その目的とするところは，ＣＰ
Ｕから送出された命令コードをデコードしてメモリ装置のアドレスを順次指定する
ことにより，記憶容量が増加してもＣＰＵとの接続ライン数が増加せず，ＣＰＵと
の並列処理が可能な自動データ処理機能を有するメモリ装置を提供することであ
る。」（１頁右下欄１９行～２頁左上欄５行）
「第３図はＣＰＵ１から４ビットのデータＤ１～Ｄ４として第１のＲＡＭ４および第
２のＲＡＭ５に送られてくる命令形式の例を示したものである。第３図(A)は全体が
１桁４ビットずつ桁Ｘ０～Ｘ４の５桁分からなり，このうち桁Ｘ０には第１のＲＡＭ
４あるいは第２のＲＡＭ５のいずれかを指定するＤＥＶＩＣＥ　ＮＯデータが，ま
た桁Ｘ１には命令の種類を示すオペレーションコードＯＰＥが，また桁Ｘ２～Ｘ４に
はＲＡＭ２０のアドレスを指定するＲＡＭ　ＡＤＤＲＥＳＳがそれぞれ送出され
る。」（３頁右上欄１５行～左下欄４行）
　上記記載及び上記第３図(A)によれば，乙３には，メモリの記憶容量が増加すると
アドレス信号線の数が増えてしまうとの課題が本件出願以前から広く知られてお
り，それに対して，アドレス情報（Ｘ０，Ｘ２，Ｘ３，Ｘ４）を時間的に分割して送
る方法を採用することにより，通信信号線の数を増やすことなく，記憶容量の増大
に対応し得ることが開示されているということができる。
　ウ　上記のとおり，乙１及び３記載の発明の記憶装置においては，記憶容量が増
大した場合において，通信信号線の数を増やさずに，アドレス情報を送出し，メモ
リアクセスを行うための具体的な構成がそれぞれ開示されており，これらの技術
は，本件出願当時，周知であったと認められる。なお，原告は，乙１（平成１年７
月２０日出願公開）及び乙３（昭和５８年１１月９日出願公開）に記載された技術
は，発明者によって認識された課題あるいは発明の実施の形態として記載されたも
のであり，周知技術として記載されたものではないから，本件出願（平成３年９月
５日）当時，周知ではないと主張する。しかしながら，乙１及び３記載の技術が周
知技術として記載されたか，発明者によって認識された課題あるいは発明の実施の
形態として記載されたかは，周知技術を認定する上では関係ないというべきであ
り，その出願公開日に照らせば，乙１及び３に記載された技術は，本件出願当時，
当業者に周知であったと認めることができる。また，乙１及び３は，審決が前提と
した周知技術の存在を証明するものとして提示されているにすぎないのであって，
本訴においてこれらの証拠を新たに提出すること及び当裁判所が上記周知技術の存
在を認定するのに採用することが違法であるとはいえない。
　(3)　そこで，進んで，乙１及び３に示される周知技術を引用例１記載の発明に適
用して，相違点(3)に係る本願発明に想到することが容易かどうかについて，検討す
る。
　ア　原告は，乙１及び３には，増大した現在のメモリ容量に合わせて対応するた
めの技術は記載されているとしても，異なる記憶容量に対応するための通信フォー
マットを用いる通信規定については何ら示唆していないと主張する。
　しかしながら，引用例１のメモリユニット側インターフェースは，シリアルデー
タ形式で構成されるアドレス情報を含み，アドレスの指定が可能なフォーマットを
有する転送情報によりメモリユニットをアクセスするものと認められるところ，こ
のようにシリアルデータ形式でアドレス情報を構成した場合には，乙１に示されて
いるとおり，シフトレジスタの段数（すなわち，アドレス長）を増やすことによ
り，通信信号線の数を変更することなくメモリ増量に対応し得ることは周知技術で
あるということができる。
　そして，メモリの記憶容量が次第に増加していくことは技術の趨勢であり，メモ
リの容量が増加すると，それに応じて対応するアドレス情報を供給してアドレス指
定をしなければならないことは，乙２に「メモリの集積度が向上すると，メモリセ
ルを識別するのに必要なアドレス数が増える」と記載されているように技術常識で
あるから，当業者であれば，将来のメモリ容量の増大を見越してあらかじめ余裕を
持ったアドレス数，すなわちビット構成とするようなフォーマットを採用すること
は，適宜，設計し得る事項であるということができる。
　そうすると，引用例１記載の発明における「転送情報」の通信フォーマットとし
て，将来のメモリ容量の増大を見越してあらかじめ余裕を持ったビット構成とする
ような通信フォーマットを採用することにより，本願発明のような「記憶容量が異
なる場合でも，上記通信信号線の数を変更することなく同一の通信信号線を用いて
上記記憶容量に対応するアドレスの指定が可能な通信フォーマットを用いる通信規
定に基づいて記憶部をアクセスする」通信制御部とすることは，当業者が容易に想
到し得ることであるというべきである。
　イ　原告は，乙３には，狭義のメモリ装置であるＲＡＭ２０と広義のメモリ装置
であるＲＡＭ４，５が存在するところ，乙３における「記憶容量の増加」とは，広
義のメモリ装置であるＲＡＭ４，５の個数が増えることを意味するのであるから，
乙３のＲＡＭ２０に相当する「記憶部」の容量の増加が問題になるにすぎない本願
発明とは，「記憶容量の増加」の意味が異なると主張する。
　しかしながら，乙３の特許請求の範囲には，その記憶部の構成について「メモ
リ」と記載されているにすぎず，複数の記憶容量に限定していない。そうすると，
乙３には，「メモリ」の記憶容量が増加する場合にアドレスを指定する技術一般に
ついて，「メモリの記憶容量が増えた場合でもＣＰＵから通信信号線の数を変更す
ることなくアドレス情報の供給を可能とする」ことが開示されていると理解でき
る。他方，本願発明でも，パッケージ化された記憶容量がどのように構成されてい
るかについては何の限定もなく，パッケージ化された単体の記憶容量に限定されな
いことは，本願明細書の特許請求の範囲の記載において，単に「記憶部」とされて
いることからも明らかである。
　したがって，乙３にいう「記憶容量の増加」と本願発明にいう「記憶容量の増
加」とは意味が異なるとの原告主張は失当である。
　ウ　以上によれば，原告の主張する取消事由２は，理由がない。
　３　取消事由３（予期し得ない顕著な作用効果の看過）について
　原告は，引用例１記載の発明に引用例２記載の周知技術等を適用した場合でも，
本願発明のような構成及び機能を有さないと主張する。しかしながら，引用例１及
び２記載の発明並びに従来の周知技術に基づいて，本願発明の構成を容易に発明し
得ることは前記判示のとおりである。そして，本願発明の作用効果は，引用例１及
び２記載の発明並びに従来の周知技術を組み合わせて本願発明の構成にすることに
より，当然に生じ，あるいは生じると予測されるものであり，予期し得ない顕著な
効果であるとも認められない。
　したがって，原告の主張する取消事由３は，理由がない。
　４　結論
　以上のとおり，原告の主張する審決取消事由は，いずれも理由がないので，原告
の請求は棄却されるべきである。
　　　　知的財産高等裁判所第４部
　　　　　　　　裁判長裁判官　　　　　塚　　原　　朋　　一
　　　　　　　　　　　裁判官　　　　　田　　中　　昌　　利
　　　　　　　　　　　裁判官　　　　　佐　　藤　　達　　文

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