戻る

平成１５年（行ケ）第１５９号審決取消請求事件
口頭弁論終結日　平成１６年９月１６日
判決
原　　　　　　　告　　　エルジー・エレクトロニクス・インコーポレーテッド
同訴訟代理人弁護士鈴木修
同深井俊至
同下田憲雅
同訴訟代理人弁理士大塚住江
被　　　　　　　告　　　特許庁長官　小川洋
同指定代理人　　　前田典之
同川名幹夫
同　小曳満昭
同涌井幸一
同宮下正之
主文
　　　　　１　特許庁が不服２０００―１４８１０号事件について平成１４年１２
月１１日にした審決を取り消す。
２　訴訟費用は被告の負担とする。
事実及び理由
第１　請求
　主文第１項と同旨
第２　前提となる事実
１　特許庁における手続の経緯（当事者間に争いがない。）
　ウォング・ラボラトリーズ・インコーポレイテッドは，特許庁に対し，平成
元年９月１１日にアメリカ合衆国においてされた特許出願に基づきパリ条約４条に
よる優先権を主張して，平成２年３月２８日，発明の名称を「キャッシュ／メイン
メモリのコンシステンシを維持するための装置及び方法」とする発明（以下「本願
発明」という。）につき特許出願（特願平２－５０７４６５。以下「本願」とい
う。）を行った。
　平成１０年４月１４日，本願の出願名義人をウォング・ラボラトリーズ・イ
ンコーポレイテッドからエルジー・セミコン・カンパニー・リミテッドに変更する
旨の届出がされた。
　特許庁は，平成１２年６月７日，本願について拒絶査定をした。
　そこで，エルジー・セミコン・カンパニー・リミテッドは，同年９月１８
日，拒絶査定不服審判の請求をした（不服２０００―１４８１０号）ところ，特許
庁は，平成１４年１２月１１日，「本件審判の請求は，成り立たない。」との審決
（以下「本件審決」という。）をし，その謄本は，同月２０日，エルジー・セミコ
ン・カンパニー・リミテッドに送達された。
　その後，平成１５年２月２０日，本願の出願名義人をエルジー・セミコン・
カンパニー・リミテッドから原告に変更する旨の届出がされた。
２　特許請求の範囲（甲４，８）
　平成１２年１０月１８日付け手続補正書により補正された後の本願に係る明
細書（甲４，７，８。以下「本願明細書」という。）の特許請求の範囲の記載は，
次のとおりである。
【請求項１】プロセッサおよびキャッシュメモリを有する第１エージェントと
関連する装置であって，システムメモリ手段と，該システムメモリ手段にアクセス
可能な前記第１エージェントと，前記システムメモリ手段にアクセス可能な第２エ
ージェントとを有するシステムにおける前記第１エージェントの外部にある前記シ
ステムメモリ手段と前記キャッシュメモリとの間の整合性を維持するための装置に
おいて，
　前記第１エージェントの前記キャッシュメモリと並列に前記第１エージェン
トの前記プロセッサに結合され，前記プロセッサから少なくとも１つのデータ，前
記１つのデータに関連するアドレス，および前記１つのデータに関連する制御コマ
ンドを受信し，前記１つのデータがシステムバスを通じて前記システムメモリ手段
へ書き込まれる前に，前記１つのデータ，前記１つのデータに関連する前記アドレ
スおよび前記制御コマンドを一時的に記憶する手段であって，前記制御コマンド
は，前記１つのデータの全体を前記システムメモリ手段へ書込むことを示す全書込
み制御コマンド又は前記１つのデータの一部のみを前記システムメモリ手段へ書込
むことを示す部分書込み制御コマンドを備えるものである，受信して一時的に記憶
する手段と，
　前記システムバスに結合され，前記システムメモリ手段への前記第２エージ
ェントによる書込みアクセスの発生を前記システムバスから検出する手段と，
　前記受信して一時的に記憶する手段と前記検出する手段とに結合され且つ応
答して，（１）前記第２エージェシトによる前記書込みアクセスの発生が検出され
ず，前記制御コマンドが部分書込み制御コマンドとして記憶されている場合には，
前記制御コマンドを全書込み制御コマンドへ選択的に変換し，（２）前記第２エー
ジェントによる前記書込みアクセスの発生が検出された場合には，前記制御コマン
ドを変更せずに維持する手段と，
　前記受信して一時的に記憶する手段に応答して，前記システムバスを介して
前記システムメモリ手段へ，記憶された前記１つのデータと，記憶された前記アド
レスと，選択的に変換された前記制御コマンドまたは維持された前記制御コマンド
とを供給する手段と
を備える装置。
（【請求項２】ないし【請求項１３】は省略）
３　本件審決の理由の要旨（当事者間に争いがない。）
　本件審決は，次のとおり，本願明細書の発明の詳細な説明は，当業者が容易
にその実施をすることができる程度に，その発明の目的，構成及び効果が記載され
ておらず，平成２年法律第３０号による改正前の特許法（以下「旧特許法」とい
う。）３６条３項に規定する要件を満たしていないから，本願は拒絶すべきである
とした。
(1)　当審で通知した拒絶の理由
　当審で平成13年5月17日付で通知した拒絶の理由（以下「当審で通知した拒
絶の理由」という。）では，理由２）において，次のとおり，「コンパレータ２
９」において，何が比較されているのか，比較の結果どのような信号が出力されて
いるのか，の二点について不明瞭であると，不備を指摘している。
　「本願は，明細書及び図面の記載が次の点で不備のため，特許法３６条３
項に規定する要件を満たしていない。すなわち，本願明細書８頁１９行乃至９頁１
行に，「ＣＰＵ１０は，ＳＢ２０に結合された他の作用物がメモリ２４に書き込み
を行うときに検出するための，コンパレータ２９のような，回路を含む。この他の
バス作用物は，例によると，マルチＣＰＵシステムのたのＣＰＵであり得，またデ
ィスク又は通信ポートのようなＩ／Ｏデバイスからメモリ２４にデータを書き込む
ために使用可能なＩ／Ｏインターフェース回路であり得る。他の作用物による書込
みアクセスの発生はキャッシュ１４の問い合わせ（ｉｎｔｅｒｒｏｇａｔｉｏｎ）
及び，もし必要なら，キャッシュ１４の無効（ｉｎｖａｌｉｄａｔｉｏｎ）が結果
となる。これらの機能を行う回路（示さず）は公知である。更にＳＢ２０を通じて
のそのような書き込みアクセスの発生はコンパレータ２９によって検出され，”シ
ステム外部書込み保留（ｓｙｓｔｅｍ　ｅｘｔｅｒｎａｌ　ｗｒｉｔｅ　ｐｅｎｄ
ｉｎｇ）”（ＳＸＷＰ）信号を生成する」と記載されているが，該記載に対応する
図面第２図を参照すると，該「コンパレータ２９」には「ＮＡＮＤバッファ２６ｂ
～２６ｆ」の出力が入力され，他に入力されている信号が見当たらないので，該
「コンパレータ２９」において何が比較され，何が出力されているのか，本願明細
書の記載の内容からは不明瞭である。」
(2)　出願人の主張
　これに対し出願人は，平成13年11月19日付の意見書において，次のとおり
主張している。
　「本願発明では，ＦＩＦＯに記憶されメインメモリへ書き込まれるデータ
のアドレスか，別のエージェントによりアクセスされＳＢ２０で検出されるアドレ
スかにかかわらず，ＳＢ２０で検出される何れの書き込みアクセスに対しても，Ｓ
ＸＷＰ信号を生成する（例えば，本願明細書の１０頁２１行～１１頁１行を参
照）。
　コンパレータ２９へはＭＣ０＊，ＭＣ１＊，ＭＣ２＊，ＭＣ３＊の４つの
みの入力が示されている。ＭＣ０＊～ＭＣ３＊は，メモリ制御装置へ結合されてお
り，第２エージェントがメインメモリへアクセスすると，ＭＣ０＊～ＭＣ３＊の状
態が，第２エージェントのアクセスを反映する。即ち，第１エージェントは，第２
エージェントによるメインメモリへのアクセスを，ＭＣ０＊～ＭＣ３＊により検出
することができる。
　また，本願発明は，更なる回路を追加することにより，検出されたシステ
ムバス書き込みがＦＩＦＯ内に有るアドレスと同じアドレスに対してのものである
ときのみ，ＳＸＷＰ信号を生成するようにすることも開示する。
　即ち，コンパレータ２９への入力はＭＣ０＊～ＭＣ３＊であり，出力はＳ
ＸＷＰ信号である。
　上記の説明により，指摘された点は明瞭になったものと思料する。」
(3)　検討
　出願人の前記主張について，検討する。
ア　まず，出願人の，
「本願発明では，ＦＩＦＯに記憶されメインメモリへ書き込まれるデータ
のアドレスか，別のエージェントによりアクセスされＳＢ２０で検出されるアドレ
スかにかかわらず，ＳＢ２０で検出される何れの書き込みアクセスに対しても，Ｓ
ＸＷＰ信号を生成する（例えば，本願明細書の１０頁２１行～１１頁１行を参
照）。　コンパレータ２９へはＭＣ０＊，ＭＣ１＊，ＭＣ２＊，ＭＣ３＊の４つの
みの入力が示されている。ＭＣ０＊～ＭＣ３＊は，メモリ制御装置へ結合されてお
り，第２エージェントがメインメモリへアクセスすると，ＭＣ０＊～ＭＣ３＊の状
態が，第２エージェントのアクセスを反映する。即ち，第１エージェントは，第２
エージェントによるメインメモリへのアクセスを，ＭＣ０＊～ＭＣ３＊により検出
することができる。」
という主張について検討するに，前記主張には，「コンパレータ２９」に
おいて何が比較されているのか，比較の結果どのような信号が出力されているのか
について，何も述べられておらず，当審で通知した拒絶の理由で指摘した前記の点
は，依然として不明瞭なままである。
イ　次に，出願人の，
「また，本願発明は，更なる回路を追加することにより，検出されたシス
テムバス書き込みがＦＩＦＯ内に有るアドレスと同じアドレスに対してのものであ
るときのみ，ＳＸＷＰ信号を生成するようにすることも開示する。」
という主張について検討するに，前記主張で開示されているとされた構成
の根拠となる記載は，
「本発明の現在好ましい実施例では，ＳＸＷＰ信号はＳＢ２０で検出され
るいずれの書き込みアクセスについても生成される。しかしながら，例えば，キャ
ッシュ１４内に含まれている頁と同じメモリ２４のページへの書込みの発生のとき
にのみＳＸＷＰ信号を生成するために書き込みの発生に関連してシステムアドレス
バスを復号するように，更なるロジックが用いられうることが理解されるであろ
う。その上，ＳＢ２０アドレスバスの更なる復号をもって，ＳＸＷＰ信号は，検出
されたシステムバス書き込みがアドレス，即ち現在ＦＩＦＯ１８内にあるアドレス
と同じアドレス，に発生するときのみ生成される。」（本願明細書10頁21行目から
28行目参照，以下「根拠記載」という。）
であると認められるが，前記根拠記載は，ＳＸＷＰ信号を生成するために
は，更なるロジック（論理回路）が用いられうることが理解されるであろうという
推測を示したに過ぎないものである。この推測に，技術常識，周知技術を加味した
としても，システムバス書き込みがＦＩＦＯ内に有るアドレスと同じアドレスに対
するものであるときのみ，ＳＸＷＰ信号を生成するような，具体的な論理回路を当
業者が想起することは不可能である。
　したがって，前記主張は当業者が実施することができない構成に基づく
主張であるから，そもそも，前記主張における「コンパレータ２９」に関する主張
について検討するまでもない。念のために検討しても，前記主張には，「コンパレ
ータ２９」において何が比較されているのか，比較の結果どのような信号が出力さ
れているのかについては，何も述べられていないので，当審で通知した拒絶の理由
で指摘した前記の点は，依然として不明瞭なままである。
ウ　次に，出願人の，
「即ち，コンパレータ２９への入力はＭＣ０＊～ＭＣ３＊であり，出力は
ＳＸＷＰ信号である。」
という主張について検討するに，この主張においても「コンパレータ２
９」において何が比較されているのか，比較の結果どのような信号が出力されてい
るのかについては，何も述べられていないので，当審で通知した拒絶の理由で指摘
した前記の点は，依然として不明瞭なままである。
エ　そして，本願明細書の発明の詳細な説明の記載は，本願明細書の「発明
の分野」に記載の，
「本発明はデータ処理用の装置及び方法に関し，より詳細には，ライトス
ルーキャッシュと書き込みデータをバッファリングするための前記キャッシュと平
行するローカルバッファメモリとを有する中央処理装置（ＣＰＵ）に関する。ＣＰ
Ｕは外部で生じたメインメモリへの書き込みの発生（occurrence）を検出する回
路，及びメインメモリのデータがバッファメモリからの新しくない可能性のあるデ
ータで重ね書きされるのを避けるために，関連するメモリコマンドを書き込みアク
セスワード形式から，書き込みアクセスのワード形式より少ないように変更する回
路を含む」（本願明細書1頁4行目から11行目参照）
旨のものを開示しており，詳細には，
「更に本発明に従うと，ＣＰＵ１０は，ＳＢ２０に結合された他の作用物
がメモリ２４に書き込みを行うときに検出するための，コンパレータ２９のよう
な，回路を含む」（本願明細書8頁19行目から21行目参照）
ものであるから，前述のように，ＳＸＷＰ信号を出力するコンパレータ２
９の比較処理及び出力信号に関する記載が不明瞭なままでは，当業者が本願明細書
の発明の詳細な説明に記載された構成を実現することはできない。
　したがって，本願明細書の発明の詳細な説明の記載は，当業者が容易に
その実施ができる程度に，その発明の構成を記載したものであるとは認められな
い。
(4)　むすび
　以上のとおり，本願明細書の発明の詳細な説明は，当業者が容易にその実
施をすることができる程度に，その発明の目的，構成及び効果が記載されていると
は認められず，特許法36条3項に規定する要件を満たしていないから，本願は，前記
当審で通知した拒絶の理由により拒絶するものとする。
第３　原告主張に係る本件審決の取消事由の要点
　本件審決は，本願明細書の記載を誤って解釈し，その結果，本願明細書の発明
の詳細な説明の記載が旧特許法３６条３項の要件を満たしていないと誤って判断し
たものであり，その誤りは本件審決の結論に影響を及ぼすことが明らかであるか
ら，違法として取り消されるべきである。
１　本件審決は，本願明細書８頁１９行～９頁１行の記載に関して，コンパレー
タ２９において，何が比較されているのか，比較の結果どのような信号が出力され
ているのか，不明瞭である旨判断したが，次のとおり，本願明細書には，コンパレ
ータ２９で比較される信号や，その比較の結果出力される信号が記載されているか
ら，上記判断は誤りである。
(1)　本願発明の実施例において，コンパレータ２９は，他の作用物がメインメ
モリ２４に書き込みを行うことを示すメモリ制御信号（ワード書込み，ハーフワー
ド書込み，バイト書き込みの３種類の信号）がＳＢ２０上にあるか否かを検出する
ために，ＳＢ２０上の信号と基準信号とを比較する。
　比較対象信号は，次の様式でコード化されたワード書き込み，ハーフワー
ド書き込み及びバイト書き込みの各メモリ制御信号である。
　ＭＣ０＊　ＭＣ１＊　ＭＣ２＊　ＭＣ３＊
　０　　　　０　　　　０　　　　０　　　　ワード書き込み
　０　　　　０　　　　１　　　　０　　　　ハーフワード書き込み
　０　　　　０　　　　１　　　　１　　　　バイト書き込み
　コンパレータ２９は，上記のメモリ書き込みのための制御信号を検出する
のであるから，上記コード化パターンが基準制御信号として設定されていることは
自明である。
　これらのことは，本願明細書の「ＭＣｎ＊制御ビットは以下の様式でメモ
リアクセスの形式をメモリ制御装置２２に識別するようにコード化される。」（７
頁７～８行），「ＣＰＵ１０は，ＳＢ２０に結合された他の作用物がメモリ２４に
書き込みを行うときに検出するための，コンパレータ２９のような，回路を含む」
（８頁１９～２１行）及び「ＳＢ２０を通じてそのような書き込みアクセスの発生
はコンパレータ２９によって検出され」（８頁２６～２７行）との記載から明らか
である。
　本願の優先日前である昭和６３年３月２５日に公開された特開昭６３―６
６６３４号公報（甲１１）には，内部に基準値を予め設定して記憶しておき，外部
から比較する信号（被比較信号）のみを入力し，基準値と被比較信号との比較結果
を示す信号を出力するデジタル型のウインドウコンパレータ（デジタルコンパレー
タの一種）が開示されている。このことは，本願が出願される以前より，比較する
信号のみが入力され，その信号とコンパレータ内に記憶された基準信号とを比較す
るようなコンパレータが一般に知られていたことを示すものである。
(2)　本願発明の実施例において，コンパレータ２９からの出力信号は，システ
ム外部書き込み保留（ＳＸＷＰ）信号である。コンパレータ２９は，ＳＢ２０に結
合された作用物がメインメモリ２４のデータを更新しようとするときのメモリ制御
信号を検出した場合，ＪＫフリップフロップ（Ｆ／Ｆ）３０に対し，システム外部
書き込み保留（ＳＸＷＰ）信号を出力する。
　このことは，本願明細書の「ＳＢ２０を通じてそのような書き込みアクセ
スの発生はコンパレータ２９によって検出され，“システム外部書き込み保
留（systemexternalwritepending）”（ＳＸＷＰ）信号を生成する。この信号は
ＪＫフリップ／フロップ（Ｆ／Ｆ）３０への入力であり，この信号のアサートはＦ
／Ｆ３０が次のクロック（ＣＬＫ）入力のエッジにセットするように影響する」
（８頁２６行～９頁３行），「ＳＸＷＰ信号はＳＢ２０で検出されるいずれの書き
込みアクセスについても生成される。」（１０頁２１～２２行）との記載から明ら
かである。
　コンパレータ２９から出力されるＳＸＷＰ信号は，いくつかの処理回路を
経て，強制ワード書き込み処理を無効とする。強制ワード書き込み処理とは，バッ
ファ２６ａ，２６ｂを介してメモリ制御信号のうちのＭＣ２＊及びＭＣ３＊を
「０」とすることにより，ハーフワード書き込みまたはバイト書き込みを強制的に
ワード書き込み形式に変換する処理（本願明細書７頁２３～２６行及び図２）であ
る。この強制ワード書き込み処理を無効にすることにより，ハーフワード書き込み
はハーフワード書き込みのまま，バイト書き込みはバイト書き込みのまま維持さ
れ，メインメモリ２４のデータを更新させる。
２　被告が指摘する以下の点は，いずれも理由がないばかりか，そもそも本件審
決が指摘していない点であるから，本件訴訟の審理範囲に入らない。
(1)　第４，２の主張について，ハーフワード書き込み及びバイト書き込み処理
を強制ワード書き込み処理に変更することは，メインメモリ２４への書き込み方法
を変更することであり，書き換えるべきデータやそのアドレス等の属性情報を変更
するものではない。
　本願明細書において，ＦＩＦＯ１８は，データライン１２ａ，関連するア
ドレスライン１２ｂ，及び関連する制御ライン１２ｃと結合されており（図１参
照），これらのラインからＦＩＦＯ１８へ入力される種々の情報により，書き換え
られるデータの属性情報が認識・維持されることは，当業者であれば理解できるこ
とである。また，「制御ラインはデータ及びアドレスに関連するメモリアクセスの
形式を識別する。即ち，制御ラインはプロセッサ１２がＦＩＦＯ１８に記憶された
関連するワードのデータをバイト書き込み，ハーフワード書き込み，又はワード書
き込みを行ったかどうかを示す。」（６頁２５～２８行）との記載からも，書き換
えられたデータの属性情報が維持されることは明らかである。
　なお，ワードは２つのハーフワードで構成されるものであり，あるハーフ
ワードがいずれのワードに属するかは，ハーフワードに付随するアドレス情報及び
ワードに付随するアドレス情報に基づいて判別可能である。
　したがって，ＦＩＦＯ１８に一時的に記憶されている，ハーフワード書き
込み処理がなされたデータは，属性情報，すなわち，書き換えられたデータの部分
に対応するアドレス等の情報を維持しており，ＦＩＦＯ１８内においても書き換え
られた部位を特定することが可能であることは，当業者にとって自明である。
　また，データには上述のようなアドレス情報が付随しているのであるか
ら，それぞれの書き込み（バイト書き込み，ハーフワード書き込み，ワード書き込
み）命令に対応したデータ単位でデータをＦＩＦＯから読み出す構成も，当業者で
あれば理解できることである。
(2)　第４，３の主張について，甲１２に示されるように，本願発明のような複
数の作用物（ＣＰＵ）を含むマルチプロセッサシステムがバス・ロック機能を備え
ることは，本願発明が属する技術分野の当業者にとって周知のことである。
　したがって，ＭＣ０＊ないしＭＣ３＊には，当時点でＳＢ２０を占有して
いる唯一のＣＰＵｎからのデータ・信号が反映されていることは明らかであり，あ
る作用物からの信号に他の作用物からの信号がさらに作用し得る不安定な状態にな
ることはない。
(3)　第４，４の主張について，本願明細書の「信号名に続く星印は，従来の様
式で論理零または以下のときに信号はアサートされる（asserted）ことを示す」
（７頁６～７行）という記載から，実施例の回路は負論理を採用していることが明
らかである。つまり，ＭＣ０＊～ＭＣ３＊の信号は，論理０のときにアサートの状
態であり，論理１のときにデアサートの状態であるということが理解できる。
　そうすると，ある作用物においてＳＢ２０をアクセスしない処理が行われ
ているとき，つまり，その作用物がバスアクセス権を有さず，ＳＡＥＮ信号がデア
サートとなっているとき，ＭＣ０＊～ＭＣ３＊上の信号がすべて１になり，他の作
用物がメモリ２４への書き込みアクセスを行うと，その書き込み種別はＭＣ０＊～
ＭＣ３＊に反映されることになる。
　したがって，被告が主張するような「他の作用物の書き込みを判別するこ
とができなくなる」という問題が生じることはない。
(4)　第４，５の主張について，ＣＰＵｎがメインメモリへデータを書き込み，
その後にバスアクセス権を解放し，その後にＣＰＵ１がバスアクセス権を得るまで
の間の時間（つまり，ＣＰＵ１のコンパレータ２９がＳＸＷＰ信号を出力した時か
ら，ＣＰＵ１がバスアクセス権を得る時までの時間）は，ＣＰＵ１における書き込
み方法の変更のために要する２クロック分の遅延時間よりも長いものである。ま
た，「プロセッサ１２は典型的にはＳＢ２０よりも速いクロック値で動作し」（本
願明細書５頁９～１０行）という記載からも，一般的に作用物（ＣＰＵ）内部のク
ロック速度がバスのクロック速度よりも速いことが理解できる。
　すなわち，ＣＰＵｎがバスを解放してＣＰＵ１がバスアクセス権を得るま
ではデータがＣＰＵ１からバスへ出力されず，ＦＩＦＯに保留されることになり，
且つ，ＣＰＵ１がバスアクセス権を得るまでの間にＣＰＵ１内部において書き込み
の方法が変更されることになる。したがって，ＣＰＵ１の内部においてＳＸＷＰ信
号から２クロック分遅れてＵＮＦＷＷ信号が出力されること，つまり，書き込み方
法の変更に２クロック分の時間を要することによる動作上の不具合は全くない。
第４　被告の反論の要点
　本件審決の判断に誤りはなく，原告の主張する本件審決の取消事由には理由が
ない。
１　コンパレータには，基準信号と比較する信号とがそれぞれ入力されるのが通
常であり，原告の主張するような，その内部に基準値が予め複数個設定され，比較
する信号のみを入力するようなコンパレータは一般には知られていない。例えば，
市販されている一般的なＩＣの規格を示した「'９０年最新７４シリーズＩＣ規格
表」（１９９０年６月３０日ＣＱ出版株式会社発行）（乙１）には，基準信号と比
較する信号とがそれぞれ入力される２入力のコンパレータしか示されていない。
　原告の主張するコンパレータ２９は，４ビットの入力値を，内部に設定した
４ビットの複数の設定値のいずれかと比較して一致するか否かを検出し，出力する
ものであるが，甲１１記載のコンパレータは，複数個（６個）の４ビット比較器を
使用する従来例のコンパレータを小型化するという目的からしても，４ビット以下
の比較を前提とし得ないものであり，しかも，ウインドウコンパレータであるか
ら，その比較は設定値と比較して一致を出力するものではない。したがって，甲１
１は，原告の主張するようなコンパレータが一般に知られていることの裏付けには
ならない。
２　本願明細書の記載からは，ＣＰＵ１によるハーフワード書き込み処理を，Ｆ
ＩＦＯ１８内に記憶しておいたワードデータに対し行うと，もはや，ＣＰＵ１が上
位又は下位のいずれのハーフワードを書き換えたのか区別がつかなくなるから，そ
うすると，ＦＩＦＯ１８のワードデータに基づき，ハーフワード書き込みでメイン
メモリ２４のデータを書き換えようとしても，ＦＩＦＯ１８の上位又は下位のいず
れのハーフワードを用いて書き換えればよいのか判断できなくなる。
　また，本願明細書の記載からは，強制ワード書き込みを無効とすることによ
り，強制ワード書き込みをハーフワード書き込み又はバイト書き込みに変更し，ハ
ーフワード書き込みはハーフワード書き込みのまま，バイト書き込みはバイト書き
込みのまま維持する際に，アドレスデータをどのように変更するのか，また，書き
込みデータをワードデータからハーフワード又はバイトのデータにどのように変更
するのか，が明らかでない。
　さらに，本願明細書の記載からは，書き込み命令に対応したデータ単位でデ
ータをＦＩＦＯ１８から読み出すための具体的構成や，ＦＩＦＯ１８から読み出し
た情報を処理してメモリ制御装置に渡すための具体的構成が不明である。
３　本願明細書の「バッファ２６ｃ乃至２６ｆはＳＢ２０に４ビットメモリ制御
信号（ＭＣ０＊乃至ＭＣ３＊）を与え」（７頁４～５行）等の記載によれば，ＳＢ
２０には，各作用物のＭＣ０＊～ＭＣ３＊が与えられている。そして，各作用物
は，それぞれ独立して動作するものと考えられるから，ＳＢ２０上に与えられるＭ
Ｃ０＊～ＭＣ３＊は，ある時点においてどの作用物からの信号が反映されているの
か明確でなく，ある作用物からの信号に他の作用物からの信号が更に作用し得る不
安定な状態になってしまうという問題が生じる。しかしながら，その解決方法は何
ら記載されていない。
　なお，原告が主張するように，本願発明のものがバスロック機構を備えてい
るとすると，バスロック機能は，他の作用物のバスに対するすべてのアクセスを禁
止するものであるから，バスにアクセスできない他の作用物は，当該占有した作用
物の書き込み信号を，バスの一部であるＭＣ０＊～ＭＣ３＊によって検知し得ない
こととなる。したがって，本願発明のものにバスロック機構があると，本願発明の
機能を阻害することになる。
　また，図２の回路に，どのようにバスロック機構を組み込めば原告の主張す
るような機能を発揮できるのか，その具体的構成を本願明細書から読み取ることは
できない。例えば，本願明細書の発明の詳細な説明には，バスロックをどの時点か
らどの時点まで行うか，バスロックの際にＦＩＦＯ１８に各種データがどのように
して保留されるのか等について記載がない。
４　本願明細書記載のものでは，ある作用物において，ＳＢ２０をアクセスしな
いレジスタ演算等の処理が行われている場合は，図２のＳＡＥＮ信号がＬとなり，
ワイアード・オア結合されたＭＣ０＊～ＭＣ３＊には常に１が出力される。これに
よって，コンパレータ２９の４本の入力はすべて１に固定されるので，他の作用物
がメモリ２４へワード書き込みでアクセスしたとしても，その書き込み種別はＭＣ
０＊～ＭＣ３＊に反映されず，正常にその書き込みを判別することができなくなっ
てしまうという問題が生じる。しかしながら，その解決方法は何ら記載されていな
い。
５　本願明細書の発明の詳細な説明と図２とを参照すると，ＳＸＷＰ信号は，Ｊ
Ｋフリップフロップ３０及び３６を経て，２クロック分遅れて，キャッシュヒット
による強制ワード書き込み信号ＦＷＷを無効にするＵＮＦＷＷ信号となる。したが
って，ＦＩＦＯ１８から前記強制ワード書き込みデータ，アドレス，制御信号が出
力されてから，最も早い場合でも，２クロック後にＵＮＦＷＷ信号が出力されるこ
ととなる。ところが，この２クロックの間にも，当該作用物のＦＩＦＯ１８を含め
他の作用物のＦＩＦＯ１８からも，本来無効にされるべきワード書き込みのための
データ，アドレス，制御信号が出力され得るとの問題が生じる。しかしながら，そ
の解決方法は何ら記載されていない。
　なお，原告の主張するように，ＣＰＵｎがメインメモリヘデータを書き込
み，その後にバスアクセス権を解放し，その後にＣＰＵ１がバスアクセス権を得る
までの間の時間が，ＣＰＵ１における書き込み方法の変更のために要する２クロッ
ク分の遅延時間よりも長いものであるとすると，作用物（ＣＰＵ）内部のクロック
速度がバスのクロック速度よりも速いのであるから，ＣＰＵｎがメモリ制御装置に
指令を渡し終えた後，バスのロックを解除し，ＣＰＵ１がバスを占有するまでの間
に，常識的には，ＣＰＵ１において２クロック以上経過することとなる。そして，
その２クロック以上の間に作用物のＳＸＷＰ信号が通り過ぎたＪＫフリップフロッ
プ３０，３６のＫはＨレベルとなっており，ＳＸＷＰ信号のない状態がＭＣ０＊～
ＭＣ３＊に伝搬されているから，新たにバスを占有したＣＰＵ１においては，ＭＣ
０＊～ＭＣ３＊においてＣＰＵｎがメモリにアクセスした時のＳＸＷＰ信号を検出
することはできないこととなる。したがって，原告主張のとおりであれば，そもそ
も本願発明が機能しない。
第５　当裁判所の判断
１　原告は，「本件審決は，本願明細書の記載に関して，コンパレータ２９にお
いて，何が比較されているのか，比較の結果どのような信号が出力されているのか
が不明瞭である旨判断したが，本願明細書には，コンパレータ２９で比較される信
号や，その比較の結果出力される信号が記載されているから，上記判断は誤りであ
る。」旨主張する。
(1)　本願明細書及び図面には，本願発明の目的及び実施例等について，次のよ
うに記載されている。
ア　「本発明はデータ処理用の装置及び方法に関し，より詳細には，ライト
スルーキャッシュと書き込みデータをバッファリングするための前記キャッシュと
平行するローカルバッファメモリとを有する中央処理装置（ＣＰＵ）に関する。Ｃ
ＰＵは外部で生じたメインメモリへの書き込みの発生（occurrence）を検出する回
路，及びメインメモリのデータがバッファメモリからの新しくない可能性のあるデ
ータで重ね書きされるのを避けるために，関連するメモリコマンドを書き込みアク
セスのワード形式から，書き込みアクセスのワード形式より少ないように変更する
回路を含む。」（１頁４～１１行）
イ　「ここで説明される発明は，マルチバイトのメモリワードを記憶するた
めに編成された複数のメモリ装置をメモリ制御装置が制御するデータ処理システム
の形式で特に有用である。そのようなメモリでは，エラー検出及び訂正シンドロー
ムビットは典型的にはメモリの多数のバイト，例えば３２ビットメモリワードの４
バイト，にわたって生成される。中央処理装置ＣＰＵがそのようなメモリにデータ
のワードを書き込むとき，エラーシンドロームビットはそのワード全体に対して生
成され，関連するメモリ装置に記憶される。しかしながら，ＣＰＵが，１バイト
（８ビット）又はハーフワード（１６ビット）のデータなどのような，全ワードの
データよりも少ない書き込みをするときには，メモリ制御装置は最初に全ワードの
データを読み，そのバイトをマージし，全マージされたワードにわたってエラーシ
ンドロームビットを生成し，関連するシンドロームビットをもつマージされたワー
ドをメモリに戻して書き込むように動作する。周知のように，この読み取り／変
更（modify）／書き込み形式のアクセスは時間のかかる処理である。
　あるシステムでは複数のＣＰＵが共通のシステムバスに結合され，そし
てそのバスを通じて１つまたはそれ以上のメモリユニットに結合されている。各Ｃ
ＰＵはローカルキャッシュメモリを有しており，メインシステムメモリの一部分の
コピーが維持される。そのようなシステムでは，キャッシュメモリ内のデータの変
化に正確に反映してメインメモリが更新されることが，望まれる目標である。例え
ば，そのようなシステムはライトスルー形式のキャッシュメモリを用いており，キ
ャッシュに書き込まれたデータはまたキャッシュを”スルー（through）”してメイ
ンメモリに書き込まれる。こうするためにキャッシュと平行に先入れ先出し（ＦＩ
ＦＯ）メモリが用いられる。ＦＩＦＯはＣＰＵから書き込みデータを受け入れて，
そのデータをシステムバスを通じてメインメモリにあたえる前に一時的にそのデー
タをバッファリングする。ＦＩＦＯは通常はワード幅又はそれ以上である。
　幅が１つのワードよりも少ないこれらの書き込み動作に対しては，ＦＩ
ＦＯ内に記憶されたデータは読み取り／変更／書き込み形式のアクセスの結果に反
映され，そこではバイト又はハーフワードはＣＰＵによってキャッシュワードと既
にマージされている。よって，バイト又はハーフワードをメモリに書き込みそして
エラーシンドロームビットの生成における読み取り／変更／書き込みサイクルの時
間遅延を被る代わりに，より効率的なキャッシュメモリライトスルー技術は全かつ
既にマージされたワードをＦＩＦＯからメモリに書き込む。
　しかしながら，マルチプロセッサシステムの他のＣＰＵのような他のシ
ステムバス作用物（agent）が，ワードのデータが一時的にＦＩＦＯにバッファされ
る時間の間隔の間に，メインメモリに書き込むときに問題が起こる。この場合，メ
インメモリのワード，即ちＦＩＦＯのターゲット，は他のバス作用物によって今更
新されたところかも知れない。ＦＩＦＯからフルワードが書き込まれることを許す
と，ＦＩＦＯ内に含まれる古いデータによって新しいデータが重ね書きされ，メイ
ンメモリの新しいデータが壊される結果となる。
　従って本発明の１つの目的は，ローカルキャッシュメモリへの書き込み
動作の結果としてメインメモリ内のデータを更新するための方法及び装置を提供す
ることである。
　本発明の他の目的は，ＦＩＦＯバッファのようなデュアルポートメモリ
をキャッシュメモリと平行に与えることによってメインメモリ内のデータを更新す
るライトスルーキャッシュを用いるための方法及び装置を提供し，更にいつＦＩＦ
Ｏバッファからメインメモリへのフルワード書き込みのデータを無効にする書き込
みがメインメモリに起こるかを検出するための回路を提供することである。
　更に本発明の目的は，ＦＩＦＯバッファをキャッシュメモリと平行に与
えることによってメインメモリ内のデータを更新する，ライトスルーキャッシュを
用いるための方法及び装置を提供し，更にいつ書き込みがメインメモリに起こるか
を検出するための回路，及びメインメモリのデータが新しくない可能性のあるデー
タで重ね書きされるのを避けるために，関連するメモリコマンドをワード書き込
み（wordwrite）アクセスから，書き込みアクセスのワード形式より少ないように
変更する回路を提供することである。」（１頁１３行～３頁１３行）
ウ　「図１は本発明に従って構成され動作するデータ処理システム１の一部
分のブロック図である。システム１はＣＰＵ１からＣＰＵｎで示されたような少な
くとも１つの中央処理装置（ＣＰＵ）を含む。典型的には各ＣＰＵ１０は他のＣＰ
Ｕと同じ構成である。ＣＰＵ１０は，マイクロプロセッサデバイスのようなプロセ
ッサ１２を含み，それは複数のデータライン（ＤＡＴＡ）１２ａ，アドレスライン
（ＡＤＤＲ）１２ｂ及び制御ライン（ＣＯＮＴ）１２ｃを経由でローカルキャッシ
ュメモリ１４に結合されている。キャッシュメモリ１４はバス１４ａを経由してバ
スインターフェースユニット１６に結合されていて，そのバスインターフェースユ
ニット１６はシステムバス（ＳＢ）２０との両方向データ通信を提供する。」（４
頁１８～２６行）
エ　「ＦＩＦＯバッファ１８のようなデュアルポートメモリデバイスがキャ
ッシュ１４と並列に結合されている。ＦＩＦＯ１８は，メインメモリ２４を更新す
ることを意図している書き込みデータを短期間バッファするように機能し，メイン
メモリ２４はメモリ制御装置２２を介してシステムバス２０に結合されている。Ｆ
ＩＦＯ１８は，書き込みデータがＳＢ２０に与えられる前に，プロセッサ１２から
データを受信し記憶するように動作する。」（５頁３～８行）
オ　「１つのワードよりも短い書き込み動作については，ＦＩＦＯ１８に記
憶されたデータはキャッシュ書き込みヒットの結果を反映し，そこでは読み取り／
変更／書き込み形式のアクセスは１つのバイト又はハーフワードとキャッシュワー
ドとをマージするようにプロセッサ１２によって行われる。また，あるＣＯＮＴ１
２ラインは，ワード書き込みとして書き込みが成されたことをメモリ制御装置２２
に示し，それによって読み取り／変更／書き込みのメモリ制御装置サイクルを達成
するのに要求される付加的な時間を除去する。しかしながら，例えば，ワードのデ
ータが一時的にＦＩＦＯ１８にバッファされる時間の間隔の間にＣＰＵｎがメモリ
２４に書き込むとき，前記の問題が起こる。この場合，メインメモリのワード，即
ちＦＩＦＯ１８書き込みのターゲット，はＣＰＵｎによってちょうど変えられたと
ころかもしれない。もしＦＩＦＯ１８書き込みがワード書き込みとして処理される
ことが許されたら，新しいデータはキャッシュ１４からの古いデータによって重ね
書きされてしまうであろう。ＣＰＵｎ又は他のバス作用物によってメモリ２４にな
された書き込みをＣＰＵ１内で検出し，そしてＣＯＮＴ１２ｃメモリコマンドライ
ンがワード書き込みの代わりにバイト書き込み又はハーフワード書き込み動作を示
すように変えることによって，この問題は避けられることを説明する。このことに
よって，メモリ制御装置２２は書き込まれたバイト又はハーフワードのデータにの
み動作し，そしてバイト又はハーフワードとメインメモリからのワードとをマージ
するように従来の読み取り／変更／書き込み形式のサイクルを行うようにする。バ
イト又はハーフワードはアドレスの最下位側ビットによって識別され，それもはた
ＦＩＦＯによってバッファされる。」（５頁２４行～６頁１６行）
カ　「図２を参照すると，ＦＩＦＯ１８が詳細に示されている。単一のデバ
イスとして示されているが，ＦＩＦＯ１８は３２データライン１２ａ，関連する３
２ビットアドレスライン１２ｂ，及び関連する制御ライン１２ｃをバッファするた
めに典型的には複数の個別のＦＩＦＯデバイスを備えていることに留意されたい。
例によると，制御ラインはデータ及びアドレスに関連するメモリアクセスの形式を
識別する。即ち，制御ラインはプロセッサ１２がＦＩＦＯ１８に記憶された関連す
るワードのデータにバイト書き込み，ハーフワード書き込み，又はワード書き込み
を行ったかどうかを示す。バス１８ａはＦＩＦＯ１８の出力からの，バッファされ
たデータ（ＢＤＡＴＡ），バッファされたアドレス（ＢＡＤＤＲ），及びバッファ
された制御ライン（ＢＣＯＮＴ）を含む。複数のシステムバス２０ドライバはＦＩ
ＦＯ１８の出力１８ａと関連している。図２ではＢＣＯＮＴラインの一部分と関連
しているそれらドライバ２６のみが示されている。バッファ２６ｃ乃至２６ｆはＳ
Ｂ２０に４ビットメモリ制御信号（ＭＣ０＊乃至ＭＣ３＊）を与え，信号名に続く
星印は，従来の様式で論理零又は以下のときに信号はアサートされる（asserted）
ことを示す。ＭＣｎ＊制御ビットは以下の様式でメモリアクセスの形式をメモリ制
御装置２２に識別するようにコード化される。
　ＭＣ０＊　ＭＣ１＊　ＭＣ２＊　ＭＣ３＊
　０　　　　０　　　　０　　　　０　　　　ワード書き込み
　０　　　　０　　　　１　　　　０　　　　ハーフワード書き込み
　０　　　　０　　　　１　　　　１　　　　バイト書き込み
ＮＡＮＤバッファ２６ｃから２６ｆは，制御システムアクセスイネーブル
（ＳＡＥＮ）信号がＣＰＵ１０の回路（示さず）にアサートされたときに，それら
の関連するメモリ制御ビットをＳＢ２０に駆動するようにイネーブル（使用可能）
にされる。ＳＡＥＮのアサートはＣＰＵ１０からＳＢ２０へのデータの駆動をイネ
ーブル（enable）にする。
　２個の更なるＮＡＮＤバッファ２６ａ及び２６ｂがバッファ２６ｃ及び
２６ｄに関連していて，それらの出力はそれぞれバッファ２６ｃと２６ｄの出力に
ワイヤーオアド（wire-ored）されている。好ましくはバッファ２６はオープン制御
装置形式のデバイスであり，そこではそのようなワイヤーオアド接続は容易になさ
れている。
　バッファ２６ａ及び２６ｂの目的は，制御信号表示をＭＣ２＊及びＭＣ
３＊が両方低のワード書き込み表示にするよう，バイト書き込み又はハーフワード
書き込み制御信号表示，ＭＣ２＊及びＭＣ３＊高又はＭＣ２＊高及びＭＣ３＊低
を，それぞれ，通常無効にすることである。バッファ２６ａ及び２６ｂの各々は入
力信号としてゲート２８の出力を有し，ゲート２８は入力信号として”強制ワード
書き込み（forcewordwrite）”（ＦＷＷ）信号を有する。ＦＷＷはバッファされ
た制御ラインのひとつであってＦＩＦＯ１８から出力されており，ＦＷＷはプロセ
ッサ１２書き込みがキャッシュをヒットするときにアサートされるキャッシュ書き
込みヒット（ＣＡＣＨＥＷＲＩＴＥ　ＨＩＴ）信号の結果として高とアサートされ
る。」（６頁２１行～８頁４行）。
キ　「更に本発明に従うと，ＣＰＵ１０は，ＳＢ２０に結合された他の作用
物がメモリ２４に書き込みを行うときに検出するための，コンパレータ２９のよう
な，回路を含む。」（８頁１９～２１行）
ク　「更にＳＢ２０を通じてのそのような書き込みアクセスの発生はコンパ
レータ２９によって検出され，”システム外部書き込み保留（systemexternal
writepending）”（ＳＸＷＰ）信号を生成する。この信号はＪＫフリップフロップ
（Ｆ／Ｆ）３０への入力であり，この信号のアサートはＦ／Ｆ３０が次のクロック
（ＣＬＫ）入力のエッジにセットするように影響する。Ｆ／Ｆ３０のＱ出力は”外
部書き込み保留”（ＸＷＰ）と表示された信号であり，アサートされたときに，そ
れは外部で生成された書き込みがＳＢ２０に起こったことを示す。」（８頁２６行
～９頁５行）
ケ　「Ｆ／Ｆ３０からのＸＷＰ信号出力は，ＦＩＦＯ１８からのＥＭＰＴＹ
＊フラグと関連してＡＮＤゲート３４に与えられる。ＦＩＦＯ１８が空のとき，即
ちＦＩＦＯ１８がバッファされた書き込みを含んでいないとき，ＥＭＰＴＹ＊信号
は低でありＡＮＤゲート３４からの低を強制する。ＦＩＦＯ１８が１個又はそれ以
上のバッファされた書き込みを含むときＥＭＰＴＹ＊信号はデアサート又は高であ
る。ＸＷＰが高，ＸＷＰはメモリ２４への外部システムバス書き込みの発生を示
す，であるのに関連してＥＭＰＴＹ＊が高であると，ＡＮＤゲート３４は高の出力
を有するようになる。ＡＮＤゲート３４からの高の出力はＪＫ　Ｆ／Ｆ３６のＪ入
力に加えられ，ＣＬＫのエッジと関連して，Ｑ＊出力が低に行くようにする。Ｆ／
Ｆ３６のＱ＊出力は”強制ワード書き込みアンドゥ（undoforcedwordwrite）”
（ＵＮＦＷＷ＊）で表された信号である。外部システムバス書き込みが検出されキ
ャッシュ問い合わせが保留され（ＸＷＰは高）そしてＦＩＦＯ１８が少なくとも１
個のバッファされた書き込みを含んでいる（ＥＭＰＴＹ＊は高）ときのみ，ＵＮＦ
ＷＷ＊信号は低にアサートされる。ＵＮＦＷＷ＊がアサートされ，即ち低であるこ
とがＡＮＤゲート２８の出力を低にし，更にＮＡＮＤゲート２６ａ及び２６ｂの出
力を高にするようにする。これがＦＷＷのアサートにより強制されたワード書き込
みを無効にし，バッファされたメモリ制御信号（ＢＭＣ２とＢＭＣ３）の状態が，
それぞれメモリ制御ラインドライバ２６ｄと２６ｃの出力で反映されるようにす
る。言い換えると，もしプロセッサ１２がＦＩＦＯ１８内でのワードのデータの生
成においてバイト書き込み又はハーフワード書き込みを達成したら，ＭＣ０＊乃至
ＭＣ３＊ラインはメモリ制御装置２２にそれを表示する。バイト書き込み又はハー
フワード書き込みメモリ制御信号の発生は，アドレスバスと関連して，メモリ２４
のアドレスされたワードへの読み取り／変更／書き込みサイクルとしてメモリ制御
装置２２によって解釈される。アドレスバスの最下位側ビットによって識別される
バイト又はハーフワードが，メインメモリから読まれるデータワードとマージさ
れ，ＥＣＣシンドロームビットが生成され，ワードがメモリに戻して書き込まれ
る。この様式では他のバス作用物によって最近変えられたかもしれないワード内の
いずれの他のデータもＦＩＦＯ１８内のフルワードのデータによって重ね書きされ
ない。
　もしＵＮＦＷＷ＊がアサートされなければ，ＦＷＷがアサートされてい
る間はＡＮＤゲート２８の出力は高である。この高は，ＳＡＥＮがアサートされて
いるのと関連し，オープンコレクタバッファ２６ａと２６ｂの出力の両方が低であ
るようにする。これらの出力の各々に結合されたワイヤーオアドノードは従って論
理低に強制され，そしてメモリ制御信号がメモリ制御装置２２へのワード書き込み
（ＭＣ０＊乃至ＭＣ３＊すべて低）として現れる結果となる。」（９頁１１行～１
０頁１７行）
コ　図２には，制御信号ＭＣ０＊～ＭＣ３＊がコンパレータ２９に入力され
ること，コンパレータ２９の出力ＳＸＷＰ信号がＪＫＦ／Ｆ３０に入力されるこ
と，ＪＫＦ／Ｆ３０の出力ＸＷＰ信号がＡＮＤゲート３４を介してＪＫＦ／Ｆ３６
に入力されること，ＦＩＦＯ１８の出力ＢＣＯＮＴ信号がＮＡＮＤバッファ２６ｃ
～２６ｆを介して制御信号ＭＣ０＊～ＭＣ３＊として出力されること，ＦＩＦＯ１
８の出力ＦＷＷ信号とＪＫＦ／Ｆ３６の出力ＵＮＦＷＷ信号がＡＮＤゲート２８に
入力され，その出力はＮＡＮＤバッファ２６ａ及び２６ｂを介してそれぞれＮＡＮ
Ｄバッファ２６ｃ及び２６ｄの出力と接続されることが記載されている。
(2)　以上の記載を総合すると，①本願発明は，各々がライトスルー型式のキャ
ッシュメモリとバッファのための記憶手段（ＦＩＦＯメモリ）とを有する複数のＣ
ＰＵが，共通のシステムバスを通じてメインメモリに結合されたマルチプロセッサ
システムであって，メインメモリはマルチバイトのメモリワード（例えば，３２ビ
ット）を記憶するように構成され，ＣＰＵがバイト（８ビット）又はハーフワード
（例えば，１６ビット）でデータの書き込みを行うときにキャッシュメモリ内に存
在する１ワードのデータとマージして記憶手段（ＦＩＦＯ）内に蓄積し，フルワー
ドとしてメインメモリに書き込むようにされたシステムにおいて，ある１つのＣＰ
Ｕがデータを更新する際に，そのキャッシュ内に存在する更新されていない古いデ
ータとマージしてワード書き込みを行う場合に生じる問題を解決することを目的と
し，各ＣＰＵに他のＣＰＵが行った書き込み（バイト書き込み，ハーフワード書き
込み及びワード書き込み）を検出するための手段を設け，他のＣＰＵの書き込みが
検出された場合には，ワード書き込みをするところを，元の書き込み方法（バイト
書き込み，ハーフワード書き込み）による書き込みに変更するものであること，②
そのために，本願発明の実施例では，各ＣＰＵに検出手段としてのコンパレータ２
９を設け，コンパレータ２９は，システムバスＳＢ２０上の各ＣＰＵからの制御信
号ＭＣ０＊～ＭＣ３＊を入力し，ワード書き込みを表す（０，０，０，０）（順
に，ＭＣ０*～ＭＣ３＊の各信号を表す。以下同様である。），ハーフワード書き込
みを表す（０，０，１，０）及びバイト書き込みを表す（０，０，１，１）を検出
すること，この検出に応じて出力されるＳＸＷＰ信号は，ＪＫＦ／Ｆ等を介してＵ
ＮＦＷＷ信号としてＡＮＤゲート２８に入力され，強制ワード書き込み信号ＦＷＷ
信号を無効化すること，ＡＮＤゲート２８の出力は，（強制ワード書き込み信号Ｆ
ＷＷ信号が出力されたときは，ＮＡＮＤバッファ２６ａ及び２６ｂを介してＭＣ２
＊及びＭＣ３＊を論理０とし，ワード書き込みを表す（０，０，０，０）の信号を
形成するが，）ＵＮＦＷＷ信号により強制ワード書き込み信号が無効化された場合
は，ＮＡＮＤバッファ２６ａ及び２６ｂの出力はＭＣ２＊及びＭＣ３＊に影響を及
ぼさなくなることが記載されているものということができる。
　そして，上記のとおり，コンパレータ２９の機能，すなわち，制御信号Ｍ
Ｃ０＊～ＭＣ３＊が入力され，制御信号が，ワード書き込みを表す（０，０，０，
０），ハーフワード書き込みを表す（０，０，１，０）及びバイト書き込みを表す
（０，０，１，１）になったことを検出することが，本願明細書に明確に記載され
ている以上，当業者であれば，コンパレータ２９には，上記書き込みを表す信号が
基準信号として与えられており，制御信号ＭＣ０＊～ＭＣ３＊との論理の一致を検
出する機能を有するものであること（したがって，コンパレータ２９が甲１１のも
ののように内部に基準信号を有するか，または，単に，コンパレータ２９に入力さ
れる基準信号についての記載が本願明細書において省略されたにすぎないものと解
されること）は，十分理解することができるというべきである。
　そうすると，本願明細書の記載から，コンパレータ２９は，ワード書き込
みを表す（０，０，０，０），ハーフワード書き込みを表す（０，０，１，０）及
びバイト書き込みを表す（０，０，１，１）の各基準信号と制御信号ＭＣ０＊～Ｍ
Ｃ３＊とを比較し，その比較により両信号の論理の一致が検出されれば，ＳＸＷＰ
信号（システム外部書き込み保留信号）を出力するものであることが明らかであ
る。したがって，本件審決の「コンパレータ２９において，何が比較されているの
か，比較の結果どのような信号が出力されているのかが不明瞭である」旨の判断
は，誤りである。
(3)　これに対し，被告は，以下のとおり主張するが，いずれも理由がない。
ア　被告は，「コンパレータには，基準信号と比較する信号とがそれぞれ入
力されるのが通常であり，その内部に基準値が予め複数個設定され，比較する信号
のみを入力するようなコンパレータは一般には知られていない。」旨主張する。
　しかしながら，本願の優先日前である昭和６３年３月２５日に国内で頒
布された甲１１（特開昭６３―６６６３４号公報）には，「〔問題点を解決するた
めの手段〕上記目的は，予め所定の内容に設定された記憶素子のアドレス入力に被
比較値を印加し，該記憶素子の出力を比較結果とする構成をとることにより，達成
される。〔作用〕記憶素子は，アドレス入力信号によって指定された番地のデータ
出力を行なうように動作する。それによって，或る値以下のアドレスに対応するデ
ータを負極性，その値を越えるアドレスに対応するデータを正極性に設定しておく
ことにより，該記憶素子のアドレス入力信号として印可した被比較値が或る値以下
にあるか，上にあるかを該記憶素子の出力から知ることができる。また該記憶素子
のある範囲内のみのデータを他と逆極性にすることにより，被比較値が範囲内にあ
るか否かを判定することができる。」との記載があるから，本願出願前に，その内
部に基準値が予め複数個設定され，比較する信号のみを入力するコンパレータが一
般に知られていたことが明らかである。
　これに対し，被告は，「甲１１記載のコンパレータは，４ビット以下の
比較を前提とし得ないものであり，しかも，その比較は設定値と比較して一致を出
力するものではない。」旨主張するが，甲１１のものが，その内部に基準値が予め
複数個設定され，比較する信号のみを入力するコンパレータである以上，ビット数
の多寡や，比較機能の差（ウインドウ型であるか，一致検出機能を有するものであ
るか）の点は，上記認定を何ら左右しない。
イ　被告は，「①本願明細書の記載からは，ハーフワード書き込みでメイン
メモリのデータ書き換えを行う場合，ＦＩＦＯ１８内のワードデータの上位又は下
位のいずれのハーフワードを用いて書き換えればよいのか判断できないという問題
がある。②強制ワード書き込みを無効とすることにより，アドレスデータをどのよ
うに変更するのか，書き込みデータをワードデータからハーフワード又はバイトの
データにどのように変更するのかが明らかでない。」旨主張する。
　しかしながら，本願明細書には，前記(1)で指摘したように，「１つのワ
ードよりも短い書き込み動作については，ＦＩＦＯ１８に記憶されたデータはキャ
ッシュ書き込みヒットの結果を反映し，そこでは読み取り／変更／書き込み形式の
アクセスは１つのバイト又はハーフワードとキャッシュワードとをマージするよう
にプロセッサ１２によって行われる」こと（前記(1)オ），「ＦＩＦＯ１８は３２デ
ータライン１２ａ，関連する３２ビットアドレスライン１２ｂ，及び関連する制御
ライン１２ｃをバッファするために典型的には複数の個別のＦＩＦＯデバイスを備
え」，「制御ラインはプロセッサ１２がＦＩＦＯ１８に記憶された関連するワード
のデータにバイト書き込み，ハーフワード書き込み，又はワード書き込みを行った
かどうかを示す」ものであり，「バッファ２６ａ及び２６ｂの目的は，制御信号表
示をＭＣ２＊及びＭＣ３＊が両方低のワード書き込み表示にするよう，バイト書き
込み又はハーフワード書き込み制御信号表示，ＭＣ２＊及びＭＣ３＊高又はＭＣ２
＊高及びＭＣ３＊低を，それぞれ，通常無効にする」こと（前記(1)カ），コンパレ
ータによる外部書き込み保留信号（ＳＸＷＰ）の発生は，強制されたワード書き込
みを無効にし，これにより，「バッファされたメモリ制御信号（ＢＭＣ２とＢＭＣ
３）の状態が，それぞれメモリ制御ラインドライバ２６ｄと２６ｃの出力で反映さ
れ」，「バイト書き込み又はハーフワード書き込みメモリ制御信号の発生は，アド
レスバスと関連して，メモリ２４のアドレスされたワードへの読み取り／変更／書
き込みサイクルとしてメモリ制御装置２２によって解釈され」，「アドレスバスの
最下位側ビットによって識別されるバイト又はハーフワードが，メインメモリから
読まれるデータワードとマージされ，ＥＣＣシンドロームビットが生成され，ワー
ドがメモリに戻して書き込まれる」こと（前記(1)ク，ケ）が記載されている。
　そうすると，上記記載から，ＣＰＵからのハーフワード書き込みのデー
タは，ＦＩＦＯ１８において，キャッシュメモリからのデータとマージされてフル
ワードとして記憶され，同時に，ＣＰＵからのアドレス信号及び書き込み形式を指
定する制御信号もＦＩＦＯ１８に記憶され，データとともにメモリ制御装置に送ら
れるものであること，ハーフワード書き込みであることは上記制御信号により示さ
れ，いずれのハーフワードであるかは，アドレスの最下位側ビットによって判別す
ることができること，ワード書き込みを行う場合は，制御信号のＭＣ２＊及びＭＣ
３＊を強制的に低レベルにするが，コンパレータの検出動作により書き込みが検出
されると，制御信号ＭＣ２＊及びＭＣ３＊の低レベルへの強制が無効とされるこ
と，ワード書き込みを無効にするときにアドレスデータや書き込みデータの変更は
行われないことが明らかである。
　したがって，上記①の主張については，アドレスの最下位側ビットによ
りワード内のハーフワードやバイトの位置を特定できるから，被告の主張するよう
な「ＦＩＦＯ１８内のワードデータの上位又は下位のいずれのハーフワードを用い
て書き換えればよいのか判断できない」という問題が生じることはない。また，上
記②の主張については，強制ワード書き込みを無効とする際にアドレスデータや書
き込みデータの変更は必要でないから，主張の前提を欠き，理由がない。
　また，被告は，「書き込み命令に対応したデータ単位でデータをＦＩＦ
Ｏ１８から読み出す具体的構成や，読み出した情報を処理してメモリ制御装置に渡
す具体的構成が不明である。」旨主張する。しかしながら，書き込み命令に対応し
たデータの単位は，アドレス及び制御信号により判別可能であることが明らかであ
るし，また，メモリ制御装置に情報を渡す構成に関しては，キャッシュメモリ及び
ＦＩＦＯメモリ１８がバスインターフェースを介してシステムバス２０に接続され
ることが図１に記載されている。したがって，それ以上に上記各具体的構成の開示
がなくても，当業者であれば，本願発明を容易に実施することができるものという
べきである。
ウ　被告は，「ＳＢ２０には，各作用物（ＣＰＵ）のＭＣ０＊～ＭＣ３＊が
与えられており，各作用物は，それぞれ独立して動作すると考えられるから，ＳＢ
２０上に与えられるＭＣ０＊～ＭＣ３＊は，どの作用物からの信号が反映されてい
るのか明確でなく，ある作用物からの信号に他の作用物からの信号が更に作用し得
る不安定な状態となる。」旨主張する。しかしながら，原告が主張するように，複
数のＣＰＵを含むマルチプロセッサシステムにおいて，複数の作用物が同時にバス
にアクセスできないことは，周知の技術常識である（例えば，甲１２）から，上記
のような問題が生じることは考えられない。
　これに対し，被告は，「バスロック機能は，他の作用物のバスに対する
すべてのアクセスを禁止するものであるから，バスにアクセスできない他の作用物
は，バスを占有した作用物の書き込み信号を検知し得ない。したがって，本願発明
のものにバスロック機構があると，本願発明の機能を阻害する。」旨主張する。し
かしながら，バスロック機能は，他のＣＰＵのバスの使用を禁止するものであり，
他のＣＰＵがバス上の信号をコンパレータで検知するのに，バスへのアクセス権を
必要とすることは考えられないし，他のＣＰＵのコンパレータの検出動作がアクセ
ス権を有するＣＰＵのバスアクセス動作に反するものであるとも認められない。
　また，被告は，「バスロック機構をどのように組み込むかについての具
体的構成が記載されていない。」旨主張する。しかしながら，バスロック機構自体
は周知の技術常識であるところ，本願発明は，バスロック機構を前提としたもので
あって，特段，バスロック機構と矛盾する原理や機能を有するものではないから，
本願発明にバスロック機構をどのように組み込むかについての具体的構成が本願明
細書に開示されていなくても，当業者であれば，本願発明を容易に実施することが
できるものというべきである。
エ　被告は，「ある作用物において，ＳＢ２０をアクセスしないレジスタ演
算等の処理が行われている場合には，ＳＡＥＮ信号がＬとなり，ワイアード・オア
結合されたＭＣ０＊～ＭＣ３＊には常に１が出力される。これによって，コンパレ
ータ２９の入力がすべて１に固定されるので，他の作用物がメモリ２４にワード書
き込みでアクセスしたとしても，その書き込み種別がＭＣ０＊～ＭＣ３＊に反映さ
れず，正常にその書き込みを判別することができなくなる。」旨主張する。
　本願明細書には，上記のように，「バッファ２６ｃ乃至２６ｆはＳＢ２
０に４ビットメモリ制御信号（ＭＣ０＊乃至ＭＣ３＊）を与え，信号名に続く星印
は，従来の様式で論理零又は以下のときに信号はアサートされる（asserted）こと
を示す」（前記(1)カ）と記載されており，このことは，ＭＣ０＊～ＭＣ３＊の信号
は，論理０のときにその信号が意味をもつこと（いわゆる負論理）を表している。
また，「好ましくはバッファ２６はオープン制御装置形式のデバイスであり，そこ
ではそのようなワイヤーオアド接続は容易になされている」（前記(1)カ）ものであ
り，バッファ２６ａと２６ｂはオープンコレクタバッファである（前記(1)ケ〔１０
頁１４行〕）から，バッファ２６の出力が，論理０の場合は接地され，論理１の場
合はオープンであることも記載されている。
　そうすると，ＳＡＥＮ信号がＬレベルとなれば，ＮＡＮＤバッファ２６
ａ～２６ｆの出力は論理１となるが，この状態は，本願明細書にいう「デアサー
ト」（出力オープン）であるから，制御信号ＭＣ０＊～ＭＣ３＊の状態を強制しな
いものであり，他の作用物がＳＢ２０のラインに論理０の「アサート」（出力接
地）信号を送出すれば，ＭＣ０＊～ＭＣ３＊はこれを反映して論理０の状態とな
り，コンパレータで検知できることは明らかである。
　また，「もしＵＮＦＷＷ＊がアサートされなければ，ＦＷＷがアサート
されている間はＡＮＤゲート２８の出力は高である。この高は，ＳＡＥＮがアサー
トされているのと関連し，オープンコレクタバッファ２６ａと２６ｂの出力の両方
が低であるようにする。これらの出力の各々に結合されたワイヤーオアドノードは
従って論理低に強制され，そしてメモリ制御信号がメモリ制御装置２２へのワード
書き込み（ＭＣ０＊乃至ＭＣ３＊すべて低）として現れる結果となる。」（前記(1)
ケ）との記載によれば，強制ワード書き込み信号（ＦＷＷ信号）が出力されると，
ＮＡＮＤバッファ２６ａ及び２６ｂは論理０の出力をＭＣ３＊及びＭＣ２＊に出力
し，これにより，ＮＡＮＤバッファ２６ｃ及び２６ｄの出力が仮に論理１であって
も，ＭＣ３＊及びＭＣ２＊は論理０となり，ワード書き込みを表すことになるもの
であるから，この観点からも，上記のとおり，ＮＡＮＤバッファ２６ａ～２６ｆの
出力が論理１の状態は，「デアサート」（出力オープン）であって，制御信号ＭＣ
０＊～ＭＣ３＊の状態を強制しないものであり，他の作用物が論理０の「アサー
ト」（出力接地）信号を送出すれば，ＭＣ０＊～ＭＣ３＊はこれを反映して論理０
の状態となることが明らかである。
　したがって，「ＭＣ０＊～ＭＣ３＊に１が出力されると，コンパレータ
２９の入力がすべて１に固定される」ことはない。
オ　被告は，「ＳＸＷＰ信号は，ＪＫＦ／Ｆのために２クロック分遅れてＵ
ＮＦＷＷ信号となるところ，この間にも，当該作用物のＦＩＦＯを含め他の作用物
のＦＩＦＯからも，本来無効にされるべきワード書き込みのためのデータ，アドレ
ス，制御信号が出力され得るとの問題がある。」旨主張する。しかしながら，コン
パレータ２９がＳＸＷＰ信号を検出した時点では，当該書き込みを行った別の作用
物（ＣＰＵｎ）がバスのアクセス権を有しており，他の作用物がバスのアクセス権
を得るまでに一定の時間が必要であることは明らかである。上記２クロック分の時
間は，この点も考慮したものと考えられるから，被告の主張するような問題が生じ
るとは認められない。また，仮に，被告の主張するような問題が生じ得るとして
も，そのような問題は，当業者であれば，２クロック分の時間を適宜調整すること
により，容易に解決し得ることであるから，それによって，当業者が本願発明を容
易に実施することができないということはできない。
　これに対し，被告は，「ＣＰＵｎがメインメモリへデータを書き込み，
その後にＣＰＵ１がバスアクセス権を得るまでの時間が，ＣＰＵ１における書き込
み方法の変更のために要する２クロック分の遅延時間よりも長いとすると，その間
に，ＳＸＷＰ信号のない状態がＭＣ０＊～ＭＣ３＊に伝搬されているから，新たに
バスを占有したＣＰＵ１は，ＳＸＷＰ信号を検出することができない。」旨主張す
る。この主張は，２クロックの遅延時間中に，ＳＸＷＰ信号を伝達するＪＫＦ／Ｆ
３０，３６のＫ入力にＨレベルの信号が入力し，２クロックの遅延時間経過後は，
ＪＫＦ／Ｆ３０，３６がクリアされてしまい，強制ワード書き込みを無効にするこ
とができない旨の主張と解される。しかるに，本願明細書の図２には，ＪＫＦ／Ｆ
３０のＫ入力には，ＳＸＷＰ信号とＣＬＲＸＷＰ信号（外部書き込み保留クリア信
号）を入力とする論理ゲート３２の出力が入力され，ＪＫＦ／Ｆ３６のＫ入力に
は，ＥＭＰＴＹ＊信号が入力されることが記載されているのみであり，書き込みを
行う以前にＣＬＲＸＷＰ信号（外部書き込み保留クリア信号）やＥＭＰＴＹ＊信号
によりＪＫＦ／Ｆ３０，３６がクリアされてしまう旨の記載は本願明細書には一切
ないから，上記主張は，本願明細書の記載に基づかないものである。また，前記(2)
のとおり，本願発明は，マルチプロセッサシステムにおいて，ある１つのＣＰＵが
データを更新する際に，そのキャッシュ内に存在する更新されていない古いデータ
とマージしてワード書き込みを行う場合に生じる問題を解決することを目的とする
ものであるから，その目的に照らして，書き込みを行う以前にＪＫＦ／Ｆ３０，３
６がクリアされてしまうような時点において，ＣＬＲＸＷＰ信号が出力されること
は考えられない。
２　以上のとおり，本願明細書の発明の詳細な説明の記載不備に関する本件審決
の判断は誤りであり，この誤りが本件審決の結論に影響を及ぼすことは明らかであ
るから，本件審決は取消しを免れない。
　したがって，原告の本件請求は理由があるから，これを認容することとし，
主文のとおり判決する。
　　東京高等裁判所知的財産第１部
　　　　裁判長裁判官　　　北　　山　　元　　章
　　　裁判官　　　　　青　　柳　　　　　馨
　　　　　　　　　裁判官　　沖　　中　　康　　人

戻る