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平成２３年２月１５日判決言渡同日判決原本領収裁判所書記官
平成２２年（行ケ）第１０１６５号審決取消請求事件
口頭弁論終結日平成２３年１月２５日
判決
原告富士電機システムズ株式会社
訴訟代理人弁理士阪本朗
松本洋一
被告特許庁長官
指定代理人近藤幸浩
相田義明
安田雅彦
廣瀬文雄
田村正明
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実及び理由
第１原告が求めた判決
特許庁が不服２００７−２９９８号事件について平成２２年４月５日にした審決
を取り消す。
第２事案の概要
本件訴訟は，特許出願拒絶査定を不服とする審判請求を成り立たないとした審決
の取消訴訟である。争点は，補正の適否（補正後の本願発明の進歩性（容易想到性）
の有無）である。
１特許庁における手続の経緯
富士電機株式会社は，平成９年１月１４日，優先日を平成８年１月２２日，優先
権主張国を日本として，名称を「半導体装置及びその製造方法」とする発明の特許
出願をしたが（特願平９−４９１８号），平成１３年４月６日，この特許出願から分
割出願し（特願２００１−１０９０７１号），平成１３年７月１６日，この特許出願
から分割出願し（特願２００１−２１５６７７号），平成１５年４月１７日，さらに
これから分割して本件出願とした（特願２００３−１１２９９１号）。
富士電機デバイステクノロジー株式会社は，平成１５年１０月１日，会社分割を
原因として，富士電機株式会社から本件出願に係る特許を受ける権利を承継し，同
年１１月７日，特許庁に対してこの旨の届出をし，平成１８年１１月２８日，特許
請求の範囲及び発明の詳細な説明の記載を改める旨補正し，その結果請求項の数は
１となったが，拒絶査定を受けたので，平成１９年１月２５日，特許庁に対して不
服審判請求をするとともに，発明の名称を「横型ＭＯＳ半導体装置」に改め，特許
請求の範囲及び発明の詳細な説明の記載を改める旨の本件補正をした。
原告は，平成２１年１０月１日，会社分割を原因として，富士電機デバイステク
ノロジー株式会社から本件出願に係る特許を受ける権利を承継し，同年１１月１２
日，特許庁に対してこの旨の補正手続をした。
上記不服審判請求は，不服２００７−２９９８号事件として係属したが，特許庁
は，平成２２年４月５日，「本件補正を却下する。」との決定とともに，「本件審判の
請求は，成り立たない。」との審決をし，その謄本は平成２２年４月２０日に原告に
送達された。
２本願発明の要旨
本願発明は，高耐圧かつ大電流容量の半導体装置に関する発明であるが，本件補
正前後の請求項の記載は次のとおりである。
【補正前の請求項１】
「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏
化するドリフト領域を半導体基板に有する半導体装置において，前記ドリフト領域
は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群
と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕
切領域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流
す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で，かつそれ
ぞれの幅が１μm以下で半導体基板の厚さ方向の深さが同じであり，半導体基板表
面の第２導電型チャネル領域に形成された第１導電型ソース領域と前記第２導電型
チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し，前記第２
導電型チャネル領域と半導体基板表面の第１導電型ドレイン領域との間がドリフト
電流を流す平面方向であることを特徴とする半導体装置。」
【補正後の請求項１】
「半導体基板表面に第１導電型ドレイン領域と，該第１導電型ドレイン領域から
離間する第２導電型チャネル領域と，該第２導電型チャネル領域内に形成された第
１導電型ソース領域と，前記第２導電型チャネル領域上にゲート絶縁膜を介して形
成されたゲート電極とを有し，オン状態で半導体基板の平面方向にドリフト電流を
流すと共にオフ状態で空乏化するドリフト領域を第１導電型ドレイン領域と第２導
電型チャネル領域間に有する横型ＭＯＳ半導体装置において，前記ドリフト領域は，
並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，
前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領
域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平
面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で，かつそれぞれ
の幅が１μm以下で半導体基板の厚さ方向の深さが同じであり，さらに前記第１導
電型ドレイン領域と第２導電型チャネル領域のそれぞれに接していることを特徴と
する横型ＭＯＳ半導体装置。」
３審決の理由の要点
(1)本願補正発明は，下記引用例１に記載された引用発明に下記引用例２の記
載事項を組み合わせることにより，当業者が容易に発明できたもので進歩性を欠く。
【引用例１】特開平７−７１５４号公報（甲１）
【引用例２】特開平４−１０７８７７号公報（甲２）
引用発明，本願補正発明と引用発明の一致点及び相違点はそれぞれ下記のとおり
であるが，相違点１は実質的に相違せず，相違点２の構成は，格別な技術的意義を
有しないか，当業者の設計事項であるか，又は当業者が適宜なし得たことであり，
相違点３の構成は，当業者が容易に想到できたものである（必要な都度，後記当裁
判所の判断の項で，審決の説示を引用摘記する。）。
【引用発明】
「半導体基体の第１の表面２に第１の導電形の強ｎドーピングされたドレイン領
域２４と，前記ドレイン領域２４から離間する反対の導電形のｐドーピングされた
ベース領域３と，前記ベース領域３内に埋込まれた第１の導電形の強ｎドーピング
されたソース領域４と，前記表面２に絶縁されて設けられたゲート電極８とを有し，
第１の導電形の弱ｎドーピングされたウエル２２が前記ドレイン領域２４とドリフ
ト区間２３とを含んでいて，前記ドリフト区間２３は前記ゲート電極８の下から始
まり前記ドレイン領域２４まで延びている横形ＭＯＳＦＥＴにおいて，前記ウエル
２２内の前記ドリフト区間２３には，前記ウエル２２とは反対の導電形の少なくと
も２つの補助領域２６が配置され，前記補助領域２６の間には前記ウエル２２と同
じ第１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７
が配置され，前記補助領域２７は前記ベース領域３と前記ドレイン領域２４との間
の最短接続路に対して平行に配置されており，前記ベース領域３と前記ウエル２２
の間に存在して前記ゲート電極８の下に位置する反対の導電形の弱ｐドーピングさ
れた内部領域１を有することを特徴とする横形ＭＯＳＦＥＴ。」
【本願補正発明と引用発明の一致点】
「半導体基板表面に第１導電型ドレイン領域と，該第１導電型ドレイン領域から
離間する第２導電型チャネル領域と，該第２導電型チャネル領域内に形成された第
１導電型ソース領域と，前記第２導電型チャネル領域上にゲート絶縁膜を介して形
成されたゲート電極とを有し，ドリフト領域を第１導電型ドレイン領域と第２導電
型チャネル領域間に有する横型ＭＯＳ半導体装置において，前記ドリフト領域は，
並列接続した複数の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，
前記第１導電型分割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領
域とを有する構造であって，前記並行ドリフト経路群は前記ドリフト電流を流す平
面方向とは直交する半導体基板の平面方向に交互に繰り返す構造を有することを特
徴とする横型ＭＯＳ半導体装置」である点。
【本願補正発明と引用発明の相違点】
・相違点１
「本願補正発明は，『ドリフト領域』が，『オン状態で半導体基板の平面方向にド
リフト電流を流すと共にオフ状態で空乏化する』のに対して，引用発明は，本願補
正発明の『ドリフト領域』に対応する『ドリフト区間２３』が，『オン状態で半導体
基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する』かどうか不明
である点。」
・相違点２
「本願補正発明は，『前記並行ドリフト経路群』の『それぞれの幅が１μm以下で
半導体基板の厚さ方向の深さが同じであ』るのに対して，引用発明は，本願補正発
明の『並行ドリフト経路群』に対応する『補助領域２７』の『それぞれの幅』につ
いての限定がなく，また，『補助領域２７』の『半導体基板の厚さ方向の深さが同じ
であ』るかどうか不明である点。」
・相違点３
「本願補正発明は，『前記ドリフト領域は，並列接続した複数の第１導電型分割ド
リフト経路域を持つ並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の
相隣る同士の間に介在する第２導電型仕切領域とを有する構造であって，前記並行
ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面
方向に交互に繰り返す構造で，』『さらに前記第１導電型ドレイン領域と第２導電型
チャネル領域のそれぞれに接している』のに対して，引用発明は『前記ウエル２２
内の前記ドリフト区間２３には，前記ウエル２２とは反対の導電形の少なくとも２
つの補助領域２６が配置され，前記補助領域２６の間には前記ウエル２２と同じ第
１の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配
置され，前記補助領域２７は前記ベース領域３と前記ドレイン領域２４との間の最
短接続路に対して平行に配置されて』いるものであって，『補助領域２６』及びこの
間の『補助領域２７』が『ウェル２２内』に配置されているために，『補助領域２７』
が，本願補正発明の『第１導電型ドレイン領域』に対応する引用発明の『第１の導
電形の強ｎドーピングされたドレイン領域２４』，及び，本願補正発明の『第２導電
型チャネル領域』に対応する，『反対の導電形のｐドーピングされたベース領域３』
と『反対の導電形の弱ｐドーピングされた内部領域１』とを合わせた構成のいずれ
にも接していない点。」
(2)以上の次第で，本件補正は，平成１８年法律第５５号改正附則３条１項に
よりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項（現
行法の６項）において準用する同法１２６条５項の規定に違反するので，同法１５
９条１項において読み替えて準用する同法５３条１項の規定により，却下すべきで
ある。
(3)本願補正発明は，補正前の「半導体装置」の発明について，文言の配置を
変え「横型ＭＯＳ半導体装置」であると限定するとともに，補正前の発明の「並行
ドリフト経路群」が「さらに前記第１導電型ドレイン領域と第２導電型チャネル領
域のそれぞれに接している」と限定したものである。逆にいえば，本件補正前の発
明（本願発明）は，本願補正発明からこのような限定をなくしたものである。
そうすると，本願発明の構成要件をすべて含み，これをより限定したものである
本願補正発明が，引用発明と引用例２の記載に基づいて，当業者が容易に発明する
ことができたものであるから，補正前の本願発明も，同様の理由により，当業者が
容易に発明をすることができたものである。
第３原告主張の審決取消事由
１本願補正発明と引用発明との相違点の認定の誤り（取消事由１）
(1)相違点２について
本願補正発明の「ドリフト領域」は，「並行ドリフト経路群」と「第２導電型仕切
領域」とを有し，「第１導電型分割ドリフト経路域」と「第２導電型仕切領域」は「そ
れぞれ幅が１μm以下」で「厚さ方向の深さが同じ」である。
そうすると，本願補正発明と引用発明の相違点２は，「本願補正発明は，その『前
記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ並行
ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介在す
る第２導電型仕切領域とを有する構造であって，』『かつそれぞれの幅が１μm以下
で半導体基板の厚さ方向の深さが同じ』であるのに対して，引用発明は，・・・点。」
と認定すべきであったところ，審決は相違点２につき前記のとおり，各第１導電型
分割ドリフト経路域の間に介在する第２導電型仕切領域の幅や厚さ（深さ）の相違
を意識することなく認定しており，審決の相違点２の認定には誤りがある。
(2)相違点３について
ア本願補正発明の「ドリフト領域」は「並行ドリフト経路群」と「第２導
電型仕切領域」とを有し，「並行ドリフト経路群」と「第２導電型仕切領域」とが「第
１導電型ドレイン領域」と「第２導電型チャネル領域」のそれぞれに接している。
本願補正発明のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では，上記
のとおり第２導電型（ｐ型）チャネル領域と並行ドリフト経路群が接していること
から，ゲートがオンした際にチャネル領域にチャネルを形成し，このチャネルを経
て電流が流れるが，その電流は直接並行ドリフト経路群に流れ込むため，オン抵抗
が小さくなる。一方，ｎ＋
型（第１導電型）のドレイン領域と並行ドリフト経路群
が接していることから，オフ時においてその接続面からも空乏化され，高耐圧構造
となる。さらに，第２導電型（ｐ型）仕切領域２と第２導電型（ｐ型）チャネル拡
散領域７とが接していることから，オフ時に第２導電型（ｐ型）仕切領域２内の伝
導電子を早くなくすことが可能となる。また，第２導電型（ｐ型）仕切領域２とｎ
＋
型のドレイン領域９とが接していることから，オフ時にこの接続面も空乏化され
ることで，素子全体としての空乏化が早まる。つまり，第２導電型（ｐ型）仕切領
域２と第２導電型（ｐ型）のチャネル拡散領域７及びドレイン領域９とが接してい
ることで，空乏化が早まり高耐圧構造が実現される。
イ他方，本願補正発明の「並行ドリフト経路群」は「ドリフト電流を流す
平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」を有している。
ウそうすると，本願補正発明と引用発明の相違点３は，「本願補正発明は，
『前記ドリフト領域は，並列接続した複数の第１導電型分割ドリフト経路域を持つ
並行ドリフト経路群と，前記第１導電型分割ドリフト経路域の相隣る同士の間に介
在する第２導電型仕切領域とを有する構造であって，』，『前記並行ドリフト経路群は
前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り
返す構造』で，さらに前記並行ドリフト経路群と前記第２導電型仕切領域の双方が
『前記第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接して』い
るのに対して，引用発明は，・・・点。」と認定すべきであったところ，審決は，相
違点３につき前記のとおり，本願補正発明の半導体装置では単に並行ドリフト経路
群が第１導電型ドレイン領域及び第２導電型チャネル領域の双方に接していると認
定しており，審決の相違点３の認定には誤りがある。
２容易想到性の判断の誤り（取消事由２）
(1)相違点１について
引用例１の図１の実施例では，内部領域１に補助領域１１と１２を有するだけで
あるが，図５の実施例では，補助領域２６，２７（図６）に加えて，強ｎドーピン
グされた区間である（段落【００１５】）ドリフト区間２３を有している。そうする
と，上記の図１の縦型ＭＯＳＦＥＴと図５の横型ＭＯＳＦＥＴとでは，ドリフト区
間の有無が異なり，「ＭＯＳＦＥＴ」としての動作が同様であることの一事をもって
両者を一括して取り扱うのは誤りである。
したがって，上記の相違を無視して，本願補正発明と引用発明の相違点１が実質
的には相違点ではないとした審決は誤りである。
(2)相違点２について
ア本願補正発明における「前記並行ドリフト経路群」の「それぞれの幅が
１μｍ以下」であることは，補正明細書（本件補正後の明細書）の段落【００１２】
に記載された「ドリフト領域の構造を改善することにより，オン抵抗と耐圧とのト
レードオフ関係を大幅に緩和させて，高耐圧でありながら，オン抵抗の低減化によ
る電流容量の増大が可能の半導体装置を提供する」という課題を解決するために必
要なドリフト領域の構造条件を規定したものであり，デザインルールではない。
イ一般のＭＯＳ半導体装置（ＭＯＳＦＥＴ）においては，ドレイン領域（ド
リフト領域）の不純物濃度によるＭＯＳＦＥＴのオン抵抗と耐圧間にはトレードオ
フの関係があるため，ドリフト領域の構造を改善して高耐圧化しつつドレイン領域
（ドリフト領域）の不純物濃度を高くすることで，高耐圧でありながら低オン抵抗
のＭＯＳ半導体装置を実現する必要がある。
しかるに，本願補正発明の構成を採用すると，ドリフト経路域の幅方向の両側面
からも空乏端が広がるので空乏化が非常に早まり，高耐圧が実現できると共に，並
行ドリフト経路群の不純物濃度を高めることでオン抵抗の低減が実現できることに
なる。他方，従来の構造のＭＯＳＦＥＴにおいて低濃度ドレイン層２２を厚くする
と（不純物濃度を高くすると），低濃度ドレイン層２２が完全に空乏化されずに耐圧
性能が低下するから，低濃度ドレイン層２２の不純物濃度を高めてオン抵抗を低減
することは困難である。
ところで，理想耐圧と理想オン抵抗の間には，材料によって決まる理論限界が存
在し（シリコンの場合は，シリコンリミット），甲第１３号証のとおり，補正明細書
の第１導電型（ｎ型）分割ドリフト経路域及び第２導電型（ｐ型）仕切領域の幅１
０μｍの比較例では，不純物濃度を変えても，従来構造の理想耐圧と理想オン抵抗
の関係線図をほとんど下回ることができない。一方，上記幅を１μｍとした実施例
１，又は上記幅を０．１μｍとした実施例２の場合には，上記関係線図を大幅に下
回っており，シリコンリミットを超えた劇的なオン抵抗の低減が図られている。補
正明細書の段落【００３３】等の記載にも照らせば，本願補正発明において，第１
導電型（ｎ型）分割ドリフト経路域１と第２導電型（ｐ型）仕切領域２の幅を１μ
ｍ以下と規定することで，劇的なオン抵抗の低減が図られることは明らかである。
また，オン抵抗を小さくすることができるＭＯＳＦＥＴとして二重拡散型（ｎ型）
ＭＯＳＦＥＴは既知であるところ，本願補正発明はＳＯＩ−ＭＯＳＦＥＴのみに関
する発明ではなく，二重拡散型ＭＯＳＦＥＴをも含む発明であるし，補正明細書の
実施例２では，従来の二重拡散型ｎ型ＭＯＳＦＥＴよりもオン抵抗が２０％低減さ
れている。
したがって，「第１導電型分割ドリフト経路域」（並行ドリフト経路群の構成単位）
及び「第２導電型仕切領域」の双方の幅を「１μｍ以下」としたことには，前記ア
の技術的課題を解決する上で格別の技術的意義がある。
ウ「第２導電型仕切領域」の厚さ方向の深さが「並行ドリフト経路群」の
厚さ方向の深さよりも小さい場合には，「並行ドリフト経路群」の底面部近傍で空乏
化が遅れることにより耐圧性能が低下する。一方，本願補正発明では，「並行ドリフ
ト経路群」と「第２導電型仕切領域」との「厚さ方向の深さが同じ」であることに
より，「並行ドリフト経路群」の両側面の全体から空乏端が広がるものである。この
とおり，「並行ドリフト経路群」と「第２導電型仕切領域」との「厚さ方向の深さ」
をどのようにするかは単なる設計事項ではない。
エ結局，当業者において相違点２に係る構成に想到することは容易ではな
いのであって，これに反する審決の判断は誤りである。
(3)相違点３について
ア引用例２の半導体装置では，ボロンの濃度を小さくしてｎ型領域とした
基板表面の部分と，ｐ型領域１０の下部に位置するｎ型延長ドレイン領域とで，不
純物濃度が明らかに異なり，かつ基板の深さ方向で測った場合の，基板表面のｎ型
領域とｐ型領域下部のｎ型延長ドレイン領域の各厚さ（厚さ方向の各深さ）が異な
る。したがって，引用例２では，本願補正発明の「並行ドリフト経路群」に相当す
る構成が開示されていない。
また，本願補正発明の「第２導電型仕切領域」に相当する引用例２の「Ｐ型領域
１０」は，本願補正発明の「第２導電型チャネル領域」に相当する引用例２の「ア
ンチパンチスルー領域１２」に接していない。そうすると，引用例２では，「第２導
電型仕切領域」が「第１導電型ドレイン領域」及び「第２導電型チャネル領域」の
双方に接するという本願補正発明との相違点２に係る構成に相当する構成が開示さ
れていない。
イ審決が本願補正発明の優先日（平成８年１月２２日）当時の周知技術と
してあげる米国特許第５２１６２７５号（甲３）は，上記優先日当時，上記公報に
記載された事項が当業者の間に広く知れわたっていたことまで示すものではない。
また，上記優先日当時，上記公報に記載されているような事項が当業者の間に広く
知れわたっていた事実はなかった。
ウ引用例１の図５に記載されているのは，図１の縦型ＭＯＳＦＥＴの構成
を横型に改めた横型ＭＯＳＦＥＴに関する発明であるところ，当業者であれば先願
である甲第３号証の半導体装置よりも後願である引用例１の縦型ＭＯＳＦＥＴの方
が優れていると考えるから，甲第３号証に記載された周知技術を，横型ＭＯＳＦＥ
Ｔに関する引用発明に組み合わせたときに，当業者が期待する以上の格別の効果が
得られるとの発想に至るとは通常考え難い。
また，引用例１の縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴとではドリフト区間２３
の有無が相違するところ，引用例１の横型ＭＯＳＦＥＴに甲第３号証に記載された
周知技術を組み合わせた場合，ドリフト区間２３をどのように取り扱うかにつき困
難が生じる。
そうすると，本願補正発明の優先日当時，当業者が引用発明に甲第３号証に記載
された周知技術を組み合わせる動機付けがなかったというべきである。
エ結局，本願補正発明の優先日当時，当業者において，引用発明に引用例
２に記載された事項及び周知技術を組み合わせることによっても，相違点３に係る
構成に想到することは容易ではないのであって，これに反する審決の判断は誤りで
ある。
第４取消事由に関する被告の反論
１取消事由１に対し
(1)相違点２について
本願補正発明の特許請求の範囲の記載の体裁に照らせば，本願補正発明において
は，「並行ドリフト経路群」を構成する「並列接続した複数の第１導電型分割ドリフ
ト経路域」のそれぞれの幅が１μｍ以下であり，かつ，厚さ方向の深さが同じであ
ると解するのが自然であって，審決の相違点２の認定に誤りはない。
なお，原告は，その審判請求書（乙１）においても，「第２導電型仕切領域」の各
幅が１μｍ以下である旨や厚さ方向の深さが同じである旨を主張していなかったし，
補正明細書の段落【００１３】及び図１の記載からも，「第２導電型仕切領域」の厚
さ方向の深さと「第１導電型分割ドリフト経路域」の厚さ方向の深さが同じである
かは判然としない。また，補正明細書中には「第２導電型仕切領域」の各幅が１μ
ｍ以下であることに臨界的意義がある旨の記載はなく，本願補正発明の技術的範囲
に属するすべての半導体装置について補正明細書の段落【００２７】及び【００３
３】に記載された抵抗値が得られるわけではないから，上記段落中の記載をもって，
本願補正発明においては「第２導電型仕切領域」の各幅が１μｍ以下であると解釈
しなければならないものではない。
(2)相違点３について
本願補正発明の特許請求の範囲の記載の体裁に照らせば，本願補正発明において
は，「並行ドリフト経路群」が「第１導電型ドレイン領域」と「第２導電型チャネル
領域」のそれぞれに接していると解するのが自然であって，審決の相違点２の認定
に誤りはない。補正明細書中の記載に照らしても，「並行ドリフト経路群」と「第２
導電型仕切領域」の双方が「第１導電型ドレイン領域」と「第２導電型チャネル領
域」のそれぞれに接していると限定的に解釈しなければならないものではない。
２取消事由２に対し
(1)相違点１について
引用例１の段落【００１５】，図５の記載，さらには引用例１が引用するドイツ連
邦共和国特許第２８５２６２１号明細書（乙２の１）に照らせば，ドリフト区間２
３が含まれるウエル２２が低濃度にｎドーピングされた（弱ｎドーピングされた）
領域であることは明らかである。そうすると，引用例１の半導体装置のドリフト区
間２３は強ｎドーピングされた区間（領域）ではなく，図１の縦型ＭＯＳＦＥＴと
図５の横型ＭＯＳＦＥＴとで，「ＭＯＳＦＥＴ」としての動作が同様であることに着
目し，引用発明の半導体装置の「ドリフト区間２３」においても，本願補正発明と
同様に，「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で
空乏化する」とした審決の判断に誤りはない。
(2)相違点２について
ア引用例１が引用する乙第２号証の１の記載（４欄９∼１４行，図１，２）
にかんがみても，本願補正発明の「並行ドリフト経路群」に相当する引用例１の「補
助領域２７」のそれぞれの幅を１μｍ以下とすることは，半導体装置の設計，製造
を行う上で普通の数値設定であって，かかる数値で半導体装置を設計，製造するこ
とに何ら技術的な困難はない。
イ各ｎ型（第１導電型）分割ドリフト経路域１の幅を１０分の１にすると，
理想オン抵抗Ｒもほぼ１０分の１になるという単純な比例関係にあり，各ｎ型分割
ドリフト経路域１の幅を１μｍ以下にすると急激に理想オン抵抗Ｒが低下するもの
ではない。また，補正明細書の段落【００２７】に記載された実施例ではｎ型分割
ドリフト経路域１の幅が１μｍのときに理想オン抵抗が０．８ｍΩ・ｃｍ２
となっ
て，従来構造の同様の半導体装置のオン抵抗である約０．５ｍΩ・ｃｍ２
（段落【０
０３３】）よりも劣る。
そうすると，補正明細書中に「並行ドリフト経路群」を構成する「分割ドリフト
経路域」のそれぞれにつき「幅１μｍ以下になると劇的な低オン抵抗化が可能であ
る」と記載されているとしても，字義どおり信用することはできず，少なくとも上
記段落【００２７】の半導体装置は劇的な低オン抵抗化が実現できていない。
また，上記段落【００２７】の記載は，横型構造のＳＯＩ−ＭＯＳＦＥＴに関す
る〔実施形態１〕についてのものであって，本願補正発明に包含される，例えば，
２重拡散型のＭＯＳＦＥＴについても，同様な特性が得られるか否かは補正明細書
の記載からは必ずしも明らかではないし，仮に同様な特性が得られるとしても，従
来構造の半導体装置を超える効果を奏しないものも含むことになって，いずれにし
ても従来の半導体装置を超える「劇的な低オン抵抗化」が実現できているものでは
ない。
そして，補正明細書段落【００１９】の関係式（１１）も，「第２導電型仕切領域
２」の幅を無限小と仮定した上で得られたものにすぎず，「第２導電型仕切領域２」
がある分だけドリフト電流が流れる「第１導電型分割ドリフト経路域」の幅が狭く
なるという実際の半導体装置の構造を反映していないし，甲第１３号証の他の記載
も，本願補正発明で「第１導電型分割ドリフト経路域」の各幅が１μｍ以下とする
ことに格別の技術的意義があることの裏付けとなっていない。
したがって，本願補正発明の「並行ドリフト経路群」の「それぞれの幅が１μｍ
以下」であることには格別の技術的意義がないとした審決の判断に誤りはない。
ウ引用発明においても，本願補正発明の「並行ドリフト経路群」に対応す
る「補助領域２７」の各々を，例えば同一条件で一括して形成するなど，半導体製
造技術において通常採用される方法により，同じ深さとすることは，当業者の設計
事項である。また，素子構成上も，極めて当然に，「並行ドリフト経路群」の「半導
体基板の厚さ方向の深さが同じであ」るように構成されるものである。
他方，「第２導電型仕切領域」の厚さ方向の深さが「並行ドリフト経路群」の厚さ
方向の深さよりも小さい場合には，「並行ドリフト経路群」の底面部近傍で空乏化が
遅れることにより耐圧性能が低下するが，本願補正発明では，「並行ドリフト経路群」
と「第２導電型仕切領域」との「厚さ方向の深さが同じ」であることにより，「並行
ドリフト経路群」の両側面の全体から空乏端が広がるという効果は補正明細書に記
載されていない。
したがって，引用例１の「補助領域２７」の厚さ方向の深さを同じにすることが
当業者の設計事項にすぎないとする審決の判断に誤りはない。
エ結局，「前記並行ドリフト経路群」の「それぞれの幅が１μｍ以下で半導
体基板の厚さ方向の深さが同じであ」ることは，当業者が適宜なし得たことである，
とした，審決の相違点２に関する判断に誤りはない。
(3)相違点３について
ア引用例２の「ｎ型延長ドレイン領域１１」は，埋め込まれたｐ型領域に
より，半導体基板の上下方向ではあるが並行になっている。仮に，並行ドリフト経
路群の深さ方向での厚さ（厚さ方向の深さ）が，引用例２に記載された事項と本願
補正発明とで同じにならないとしても，上下に並行するｎ型延長ドレイン領域１１
を構成する各ｎ型の領域がそれぞれドリフト経路として作用することは明らかであ
る。
また，前記のとおり，本願補正発明の構成としては，「並行ドリフト経路群」と「第
２導電型仕切領域」の双方が「第１導電型ドレイン領域」と「第２導電型チャネル
領域」にそれぞれ接していることまでは必要ない。
そうすると，引用例２の半導体装置では，本願補正発明の「並行ドリフト経路群」
に相当する構成が開示されているし，引用例２の「Ｐ型領域１０」の構成を本願補
正発明の「第２導電型仕切領域」に相当する構成と解して差し支えない。
イ「並行ドリフト経路群」が「第１導電型ドレイン領域」と「第２導電型
チャネル領域」の双方に接していることは，米国特許第５２１６２７５号公報（甲
３）のみならず，特開昭５６−１４２６７３号公報（乙４）や特開昭５６−１２０
１６３号公報（乙５）にも記載されている周知技術にすぎない。
ウ引用例１の横型ＭＯＳＦＥＴで，周知技術のとおり，「並行ドリフト経路
群」が「第１導電型ドレイン領域」と「第２導電型チャネル領域」の双方に接する
ようにした場合には，「ゲート電極８の下から始まり，ドレイン領域２４まで延びて
いる」「ドリフト区間２３」が補助領域２６及び２７により構成され，ゲート電極８
下の内部領域１に形成されるチャネル及び前記補助領域２７を介して，ソース領域
とドレイン領域の間をキャリアが流れ，ＭＯＳＦＥＴとして動作することは明らか
である。したがって，引用例１の横型ＭＯＳＦＥＴに上記周知技術を組み合わせる
ことは，当業者において適宜なされる程度のものにすぎず，組合せの動機付けに欠
けるところはない。
引用例１の図５の横型ＭＯＳＦＥＴでは，ドリフト区間２３にウエル２２の一部
と補助領域２６，２７が設けられているところ，引用発明に周知技術を組み合わせ
て，引用発明の「補助領域２７」が「反対の導電形の弱ｐドーピングされた内部領
域１」と「ドレイン領域２４」に接するようにした場合でも，補助領域２６，２７
により構成されるドリフト区間が存在することに変わりはない。したがって，この
場合にドリフト区間２３の取扱いに困難が生ずることはなく，本願補正発明の優先
日当時，当業者が引用発明に引用例２に記載された事項を組み合わせる動機付けが
存したものである。
エ結局，引用発明において，「前記ドリフト経路群」が「前記第１導電型ド
レイン領域」と「第２導電型チャネル領域」のそれぞれに接するように構成するこ
とは，当業者が適宜なし得たことであって，審決の相違点３の構成に係る容易想到
性の判断に誤りはない。
(4)小括
補正明細書の段落【００１２】の記載及び引用例１の段落【０００２】，【０００
３】の記載にかんがみれば，引用例１の半導体装置が解決しようとする技術的課題
は，本願補正発明が解決しようとする技術的課題と事実上同一であって，前記(1)な
いし(3)の結論によれば，本願補正発明の優先日当時，当業者において，引用発明に
引用例２に記載された事項を組み合わせることにより，本願補正発明と引用発明の
相違点に係る構成に容易に想到することができたものであり，これと同旨の審決の
判断に誤りはない。
第５当裁判所の判断
１取消事由１（本願補正発明と引用発明との相違点の認定の誤り）について
(1)相違点２について
ア本願補正発明は，請求項１で，「・・・半導体装置において，前記ドリフ
ト領域は，・・・を有する構造であって，前記並行ドリフト経路群は前記ドリフト電
流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で，か
つそれぞれの幅が１μｍ以下で半導体基板の厚さ方向の深さが同じであり，さら
に・・・ことを特徴とする横型ＭＯＳ半導体装置。」と規定されているから，「それ
ぞれの幅が１μｍ以下で半導体基板の厚さ方向の深さが同じである」の主語が「前
記並行ドリフト経路群」であることは明らかであり，主語が「前記並行ドリフト経
路群」と「第２導電型仕切領域」の双方であるとすると，語句の対応関係が不合理
となり相当でない。
そうすると，このことを前提にした審決による相違点２の認定に原告主張の誤り
があるとはいえない。
イこれを明細書の記載に照らしてみるに，補正明細書（甲４の１，甲６）
の段落【００１３】では，ＭＯＳＦＥＴ等の半導体装置の「オン状態でドリフト電
流を流すと共にオフ状態で空乏化するドリフト領域」を，複数の並行する領域に分
割し，ｎ型半導体の領域である第１導電型分割ドリフト経路域とｐ型半導体の領域
である第２導電型仕切領域がお互いに隣り合うように配置される並行分割構造の構
成が開示されているにすぎず，「第２導電型仕切領域」の厚さ方向の深さと「第１導
電型分割ドリフト経路域」の厚さ方向の深さが同じであることや，「第２導電型仕切
領域」の幅が１μｍ以下であることは不明である。
補正明細書の図１も，「第２導電型仕切領域」の厚さ方向の深さと「第１導電型
分割ドリフト経路域」の厚さ方向の深さが同じであること等を裏付けるものではな
い。
また，段落【００２７】には，発明の実施形態の一つ〔実施形態１〕につき，「第
１導電型分割ドリフト経路域」に当たるｎ型分割ドリフト経路域１及び「第２導電
型仕切領域」に当たるｐ型仕切領域２の幅を各１μｍ以下としたときに，理想オン
抵抗Ｒの劇的な低下が可能である（上記幅が１０μｍのときにＲが７．９ｍΩ・ｃ
ｍ２
であるのに対して，上記幅が１μｍのときにＲが０．８ｍΩ・ｃｍ２
，上記幅が
０．１μｍのときにＲが０．０８ｍΩ・ｃｍ２
と計算できる）旨の記載がある。し
かしながら，この記載は実施例に関する記載にすぎない。
段落【００３３】にも，発明の実施形態の一つ〔実施形態２〕につき，「第１導電
型分割ドリフト経路域」に当たるｎ型分割ドリフト経路域１及び「第２導電型仕切
領域」に当たるｐ型仕切領域２の厚さ方向の深さが１μｍ，幅が０．５μｍのとき
に０．４ｍΩ・ｃｍ２
であり，「第１導電型分割ドリフト経路域」に当たるｎ型分割
ドリフト経路域１及び「第２導電型仕切領域」に当たるｐ型仕切領域２の幅をさら
に僅少にすれば，オン抵抗の大幅な低減を図ることができる旨の記載がされている
が，この記載も段落【００２７】と同様に，実施例に関するものにすぎない。
ここで，【課題を解決するための手段】の段落【００１８】では，本願補正発明の
効果に関し，「第１導電型分割ドリフト経路域１の単位面積当たりの本数（分割数）
を増やすにつれ，オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。」との
記載がされている一方，「第２導電型仕切領域」の幅に関しては「第２導電型仕切領
域２の占有幅は僅少であることが好ましい。」とされているに止まるし，「第２導電
型仕切領域」の厚さ方向の深さを設定する効果については格別指摘がされていない。
したがって，本願補正発明の発明者が，「第２導電型仕切領域」の幅を具体的な数値
をもって限定したり，「第２導電型仕切領域」の厚さ方向の深さと「第１導電型分割
ドリフト経路域」の厚さ方向の深さが同じＭＯＳＦＥＴ（半導体装置）の構成に限
定する趣旨で，本願補正発明の出願をしたものとはいい難い。
そうすると，段落【００２７】，【００３３】の上記記載にかかわらず，本願補正
発明において，「第２導電型仕切領域」の幅を１μｍ以下とする構成や，「第２導電
型仕切領域」の厚さ方向の深さと「第１導電型分割ドリフト経路域」の厚さ方向の
深さを同じとする構成が不可欠であるとはいえない。
なお，本件審判請求書（乙１）においては，「第２導電型仕切領域」の各幅が１
μｍ以下である旨や厚さ方向の深さが同じである旨が格別指摘されていない。
したがって，審決がした本願補正発明と引用発明の相違点２の認定に誤りがある
とはいえない。
(2)相違点３について
ア前記(1)アと同様に，本願補正発明の請求項１によれば，「・・・半導体
装置において，前記ドリフト領域は，・・・を有する構造であって，前記並行ドリフ
ト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に
交互に繰り返す構造で，かつ・・・であり，さらに前記第１導電型ドレイン領域と
第２導電型チャネル領域のそれぞれに接していることを特徴とする横型ＭＯＳ半導
体装置。」と発明が特定されているから，上記「さらに前記第１導電型ドレイン領域
と第２導電型チャネル領域のそれぞれに接している」の主語が「前記並行ドリフト
経路群」であることは明らかであり，主語が「前記並行ドリフト経路群」と「第２
導電型仕切領域」の双方であるとすると，語句の対応関係が不合理となって相当で
ない。
そうすると，このことを前提にした審決による相違点３の認定に原告主張の誤り
があるとはいえない。
イなるほど，補正明細書の段落【００１４】には，ドリフト領域が複数の
プレート状の第１導電型分割ドリフト経路域と複数のプレート状の第２導電型仕切
領域の双方が交互に積層されて構成されることや，第２導電型仕切領域が少なくと
も端部で相互に並列接続されることが記載されているが，「第２導電型仕切領域」が
「第１導電型ドレイン領域」と「第２導電型チャネル領域」のそれぞれに接してい
るか否かは不明である。
そして，段落【００２５】，【００３１】は，発明の実施例に関する記載にすぎず，
これらのほかに，本願補正発明の発明者が，「第２導電型仕切領域」が「第１導電型
ドレイン領域」と「第２導電型チャネル領域」のそれぞれに接している構成に限定
する趣旨で，本願補正発明の出願をしたことを裏付ける補正明細書中の記載は存し
ない。
したがって，本願補正発明として，「第２導電型仕切領域」が「第１導電型ドレ
イン領域」と「第２導電型チャネル領域」のそれぞれに接している構成が不可欠で
あるとはいえず，補正明細書の記載を考慮しても，審決による本願補正発明と引用
発明の相違点３の認定に誤りがあるとはいえない。
(3)小括
結局，審決がした本願補正発明と引用発明の相違点の認定に誤りがあるとはいえ
ず，原告が主張する取消事由１は理由がない。
２取消事由２（容易想到性の判断の誤り）について
(1)相違点１について
ア審決は，本願補正発明と引用発明の相違点１に係る構成の容易想到性に
つき，次のとおり説示する（１６頁）。
「・・・引用例１の図１に示される実施例は，『縦形ＭＯＳＦＥＴ』に関するもの
であるが，引用発明の『横形ＭＯＳＦＥＴ』においても，『ＭＯＳＦＥＴ』としての
動作は，『縦形ＭＯＳＦＥＴ』と同様であるから，引用発明の『横形ＭＯＳＦＥＴ』
も，上記ウ，エに記載の動作を有しているので，本願補正発明の『ドリフト領域』
に対応する引用発明の『ドリフト区間２３』は，本願補正発明のように『オン状態
で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する』もの
であり，相違点１は，実質的に相違しない。」
イこれに対し，原告は，引用例１の図５の実施例では，強ｎドーピングさ
れた区間であるドリフト区間２３を有しており，図１の縦型ＭＯＳＦＥＴと図５の
横型ＭＯＳＦＥＴとでは，ドリフト区間の有無が異なるから，両者を一括して取り
扱うのは誤りである等と主張する。
ウこの点について判断するに，引用例１（甲１）の段落【００１５】には，
下記図５の断面図で示される横型ＭＯＳＦＥＴにつき，「同じ表面２内に弱ｎドーピ
ングされたウエル２２が埋込まれ，・・・。ウエル２２は強ｎドーピングされたドレ
イン領域２４とドリフト区間２３とを含んでいる。このドリフト区間はゲート電極
８の下から始まり，ドレイン領域２４まで延びている。このドリフト領域を使用す
ることは知られている（ドイツ連邦共和国特許第２８５２６２１号明細書参照）。」
との記載がある。
【図５】
上記記載及び図５によれば，引用例１の図５の実施例の「ドリフト区間２３」は，
「弱ｎドーピングされたウエル２２」の一部を成し，「ゲート電極８」の下から「ド
レイン領域２４」の近傍まで延びている部分であることは明らかであって，多数キ
ャリアが電子である不純物を相対的に低い濃度でドーピングした「弱ｎドーピング
された」区間（部位）であると認められる。
また，引用例１の出願が優先権主張するドイツ連邦共和国特許出願の公開第４３
０９７６４号公報（乙３）の３欄１５，１６行には，「ウエル２２」が「ドリフト区
間２３」を含む旨の記載があるから，これからも，上記のとおり，「ドリフト区間２
３」は「弱ｎドーピングされた」区間であるということができる。
のみならず，引用例１が上記のとおり引用するドイツ連邦共和国特許第２８５２
６２１号公報（乙２の１）には，制御電極９の下部から電極７の近傍まで延びる低
濃度ｎドープ領域８をソース４から出た電子のドリフト路として使用する旨が記載
されているから（乙２の１の３，４欄，図２，これを優先権主張とする特開昭５５
−８０３５９号公報（乙２の２）３頁７欄９∼１９行，８欄１６，１７行），この記
載に照らしても，引用例１の図５の実施例の「ドリフト区間２３」は「弱ｎドーピ
ングされた」区間であるということができる。
そうすると，「ドリフト区間２３」がキャリアが電子である不純物を相対的に高
い濃度でドーピングした「強ｎドーピングされた」区間であることを前提とする原
告の主張は失当である。
エところで，引用例１の段落【０００９】には，下記図１で示される縦型
ＭＯＳＦＥＴに関し，順方向（ソース電極をマイナス，ドレイン電極をプラスとす
る方向）に電圧が印加されると，導通制御ができる旨，すなわちドレイン電極から
ソース電極に電流が流れる旨や，ソース領域４から出される電子が補助領域１２で
「高ドーピングと出会う」旨が記載されている。後者はソース領域４から出た電子
がベース領域，内部領域を経て高ｎドーピングされた補助領域１２に至ることを意
味するものであって，本願補正発明と同様に，上記縦型ＭＯＳＦＥＴにおいても，
「オン状態」すなわち順方向に電圧を印加した状態でドリフト電流が流れることが
開示されているということができる。
【図１】
他方，引用例１の段落【００１０】には，上記縦型ＭＯＳＦＥＴに関し，逆方向
（ソース電極をプラス，ドレイン電極をマイナスとする方向）に電圧が印加される
と，低ｎドーピングされた内部領域１とベース領域３（ｐ型）の接合部を起点とす
る空乏域（空間電荷領域）が逆電圧の大きさに応じて広がり，逆電圧が十分に大き
くなると，補助領域１１，１２を超えてドレイン電極に向かって広がる（破線で示
された領域１４）旨が記載されているから，本願補正発明と同様に，上記縦型ＭＯ
ＳＦＥＴにおいても，「オフ状態」すなわち逆方向に電圧を印加した状態で，「オン
状態」であればドリフト電流が流れる領域である内部領域１が空乏化することが開
示されているということができる。
そして，引用例１の請求項１では，内部領域内に多数キャリアの種類を異にする
補助領域を設け，逆電圧が印加されたときに，上記の内部領域内に空乏化された領
域が広がり，補助領域内のキャリアが空となる（空乏化する）構成が記載されてい
るところ，その記載の体裁上，縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴで各領域（部
位）の機能が区別されているものではない（例えば，各補助領域は縦型ＭＯＳＦＥ
Ｔと横型ＭＯＳＦＥＴとで一括して取り扱われている。）。また，引用例１の横型Ｍ
ＯＳＦＥＴの「ドリフト区間２３」は「弱ｎドーピングされたウエル２２」によっ
て構成される，ドレイン領域と同じ導電型（第１導電型，ｎ型）で低濃度に不純物
がドーピングされた領域であり，やはり同じ導電型の「補助領域２７」（ただし，「ド
リフト区間２３」よりも不純物の濃度が高い。）と接続されているから，ＭＯＳＦＥ
Ｔの構造にもかんがみれば，ＭＯＳＦＥＴに対して順方向に電圧が印加されるとき
には，「補助領域２７」と同様に電子の流路となり得，ＭＯＳＦＥＴに逆方向に電圧
が印加されるときには「補助領域２７」と同様に空乏域（空間電荷領域）が広がり
得るものと容易に推認することができる。そうすると，オン，オフ各状態における
縦型ＭＯＳＦＥＴにおける上記動作は，縦型ＭＯＳＦＥＴにおける空乏化する内部
領域１の部分を横型ＭＯＳＦＥＴにおけるドリフト区間２３に置き換えて考え，横
型ＭＯＳＦＥＴにおいても同様になされるものということができる。
したがって，本願補正発明と引用発明の相違点１は実質的には両発明の相違点で
はないとも評価することができ，これと同旨の審決の相違点１に係る判断に誤りが
あるとはいえず，原告の主張には理由がない。
(2)相違点２について
ア審決は，本願補正発明と引用発明の相違点２に係る構成の容易想到性に
つき，次のとおり説示する（１６，１７頁）。
「ア本願補正発明の『前記並行ドリフト経路群』の『それぞれの幅が１μm
以下』であることは，本願の優先権主張の日前における，半導体集積回路装置のデ
ザインルールとしては，普通の数値である。
（中略）
エまた，本願補正発明の『前記並行ドリフト経路群』の『半導体基板の厚さ
方向の深さが同じであ』ることは，当業者の設計事項と認められる。
オ上記ア∼エで検討したように，本願補正発明の『前記並行ドリフト経路群』
の『それぞれの幅が１μm以下で半導体基板の厚さ方向の深さが同じであ』ること
は，当業者が適宜なし得たことと認められる。」
イ(ア)そこでこの審決の判断の当否についてみるに，補正明細書の段落【０
０２７】に，「ｎ型分割ドリフト経路域１とｐ型仕切領域の幅はフォトリソグラフィ
とイオン注入により現在０．５μｍ程度までが量産レベルの限界である」との記載
があることにも照らすと，本願補正発明の優先日当時，引用例１の補助領域２６，
２７あるいは本願補正発明の「第１導電型分割ドリフト経路域」，「第２導電型仕切
領域」の幅を１μｍ以下として設計，製造することは，半導体の設計，製造として，
当業者にとって何ら技術的困難はなかったものであることが明らかである。
また，引用例１が段落【００１５】で引用するドイツ連邦共和国特許第２８５２
６２１号公報（乙２の１）中には，「ドリフト区間８の最大の幅は１０μｍ乃至１０
０μｍである。」（４欄，前記のとおりに対応する乙２の２の３頁９欄５∼７行）と
の記載があるから，引用例１のドリフト区間２３（ドリフト領域）の幅を１０μｍ
ないし１００μｍ程度にすることも可能であると推認することができる。ここで，
引用例１の横型ＭＯＳＦＥＴのドリフト区間２３につき，特に図７では，補助領域
２６，２７を合わせて９個設ける構成が開示されているから，例えばドリフト区間
２３の幅を１０μｍとし，上記図７のように，補助領域２６，２７を合わせて９個
設けるときは，補助領域２６，２７の各幅は１．１μｍ程度となる。そうすると，
本願補正発明の優先日当時，補助領域２７の各幅を１μｍ以下とするように設計，
製造することは，当業者であれば十分可能かつ容易であったということができる。
(イ)ところで，補正明細書の段落【０００１】には，「本発明は，ＭＯＳ
ＦＥＴ・・・等に適用可能の高耐圧且つ大電流容量の半導体装置に関する。」との記
載があるし，段落【００２０】，【００５９】には，それぞれ「斯かる構成により，
オン抵抗の低減と共に高耐圧化を図ることができる。」との部分があるから，本願補
正発明の目的は，ＭＯＳＦＥＴにおいて，オン動作時のＭＯＳＦＥＴの抵抗値であ
るオン抵抗を小さくするとともに高い（逆）電圧を印加しても破壊されないように
した点，すなわち低オン抵抗と高耐圧の両立にあるということができる。
補正明細書の段落【００２７】には，前記のとおり，「第１導電型分割ドリフト経
路域」に当たるｎ型分割ドリフト経路域１及び「第２導電型仕切領域」に当たるｐ
型仕切領域２の各幅を１０μｍとしたときに理想オン抵抗Ｒが７．９ｍΩ・ｃｍ２
であるのに対して，上記各幅を１μｍとしたときに理想オン抵抗Ｒが０．８ｍΩ・
ｃｍ２
，上記各幅を０．１μｍとしたときに理想オン抵抗Ｒが０．０８ｍΩ・ｃｍ２
である旨の記載がある。しかしながら，この記載は，ｎ型分割ドリフト経路域１及
びｐ型仕切領域２の各幅を１０μｍ，１μｍ，０．１μｍと順次小さくしていった
ときに，並行ドリフト群全体のオン抵抗の計算値（理論値）が概ね１０分の１，１
００分の１程度になるという趣旨のものにすぎず，幅１μｍを境にオン抵抗が顕著
に小さくなるという趣旨のものではない。
原告が本願補正発明の理想耐圧と理想オン抵抗の関係を示すために提出するグラ
フ（甲１３の図１）にも，例えば理想耐圧ＢＶを１００Ｖとする場合，ｎ型分割ド
リフト経路域１及びｐ型仕切領域２の各幅を１０μｍ，１μｍ，０．１μｍと順次
小さくしていくと，並行ドリフト群全体の理想オン抵抗ＲｏｎＡ（オン抵抗の計算
値）が概ね１０分の１，１００分の１程度になる様子等や，上記各幅が１μｍ，０．
１μｍのときに，従来構造のＭＯＳＦＥＴの理想オン抵抗を十分下回る様子が図示
されているが，前記段落と同様の事柄を示すものにすぎず，幅１μｍを境にオン抵
抗が顕著に小さくなるという趣旨のものではない。
したがって，本願補正発明において「並行ドリフト経路群」の「第１導電型分割
ドリフト経路域」の各幅を「１μｍ」以下とすることによって，当業者が予測し得
ない作用効果を奏するとは必ずしもいうことができない。
加えて，引用例１の請求項１に「補助領域のドーピング強さ及び第２の導電形の
補助領域の間隔は逆電圧が印加された際にその電荷キャリアが空にされるように設
定される」との記載があることや，特開昭５６−１４２６７３号公報（乙４），特開
昭５６−１２０１６３号公報（乙５）中に，電流が流れるｎ型高抵抗層の層数を増
加させるのに従って，複数のｎ型高抵抗層とｐ型高抵抗層とが交互に積層されたオ
フセットゲート領域の抵抗を小さくでき，その結果素子全体のオン抵抗を小さくで
きる旨の記載（乙４の２頁左下欄１６∼１９行，乙５の２頁右上欄１６∼２０行）
があることにも照らせば（なお，米国特許５２１６２７５号公報（甲３）の２欄３
９∼４２行にも，各ｎ領域の幅等のサイズを小さくすればするほど抵抗値を小さく
できる旨の記載がある。），本願補正発明の優先日当時，印加される逆電圧の大きさ
等の条件が同一であれば，例えば本願補正発明の横型ＭＯＳＦＥＴのような構造の
ＭＯＳＦＥＴにおいて，「第１導電型分割ドリフト経路域」の幅を小さくするのに従
って，「第１導電型分割ドリフト経路域」の全体により空乏域が広がりやすくなるか
ら，「第１導電型分割ドリフト経路域」の不純物濃度を高めることができ，したがっ
てＭＯＳＦＥＴのオン抵抗を小さくすることができるという傾向があること自体は，
当業者において広く知られていた事項であるものと容易に推認することができる。
なお，補正明細書の段落【００２７】の記載は，横型構造のＳＯＩ−ＭＯＳＦＥ
Ｔに関するものにすぎず，補正明細書中の記載からは，二重拡散型ＭＯＳＦＥＴ（補
正明細書の実施形態２）においても，「第１導電型分割ドリフト経路域」の各幅を「１
μｍ」以下とすることによって，オン抵抗の低減につき，横型構造のＳＯＩ−ＭＯ
ＳＦＥＴにおけるのと同様の効果，さらには当業者の予想を超えた格別の作用効果
が奏されることになるか否かは必ずしも明らかでない。
そうすると，本願補正発明の「第１導電型分割ドリフト経路域」，「第２導電型仕
切領域」の幅を１μｍ以下とする構成を採用したことによる作用効果の点を考慮に
入れても，本願補正発明の優先日当時，当業者において上記構成に想到することが
なお容易であったというべきである。
(ウ)また，お互いに極めて近傍に位置する引用発明の各「補助領域２７」
を，同一の工程で，同一条件で一括して形成する場合には，各「補助領域２７」の
厚さ方向の深さが同等になることは容易に推認できるものであって，「前記並行ドリ
フト経路群」の「半導体基板の厚さ方向の深さが同じであ」るようにすることは，
当業者の半導体製造技術上の設計的事項であることが明らかである。
(エ)結局，「本願補正発明の『前記並行ドリフト経路群』の『それぞれの
幅が１μm以下で半導体基板の厚さ方向の深さが同じであ』ることは，当業者が適
宜なし得たことと認められる。」との審決の判断に誤りはない。
ウこの点，原告は，一般のＭＯＳＦＥＴにおいては，ドレイン領域（ドリ
フト領域）の不純物濃度によるＭＯＳＦＥＴのオン抵抗と耐圧の間にはトレードオ
フの関係があるところ，従来の構造のＭＯＳＦＥＴにおいて低濃度ドレイン層２２
を厚くすると，低濃度ドレイン層２２が完全に空乏化されずに耐圧性能が低下する
から，低濃度ドレイン層２２の不純物濃度を高めてオン抵抗を低減することは困難
であるが，本願補正発明の構成を採用すると，ドリフト経路の幅方向の両側面から
も空乏端が広がるので空乏化が非常に早まり，高耐圧が実現できるとともに，高耐
圧化により並行ドリフト経路群の不純物濃度を高めることでオン抵抗の低減が実現
できることになるとか，本願補正発明においては，材料によって決まる理想耐圧と
理想オン抵抗との間の理論限界（シリコンリミット等）を超えた劇的なオン抵抗の
低減が図られているなどと主張する。
確かに，補正明細書の段落【０００３】ないし【０００７】には，ドレイン領域
の不純物濃度によるＭＯＳＦＥＴのオン抵抗と耐圧の間にはトレードオフの関係に
ある旨が記載されており，段落【００１８】には「第２導電型仕切領域２」の両側
面から空乏端が側方に広がり，空乏化が非常に早まる旨が記載されている。しかし，
これらの事項ないし効果等を考慮しても，前記イのとおり，本願補正発明と引用発
明の相違点２に係る構成を採用することにより，当業者が予測し得ない作用効果を
奏することになるものではないから，原告の上記主張を採用することはできない。
(3)相違点３について
ア審決は，本願補正発明と引用発明の相違点３に係る構成の容易想到性に
つき，次のとおり説示する（１８∼２０頁）。
「ウまた，引用例２に記載の『Ｎ型延長ドレイン領域１１』は，『埋め込まれた』
『Ｐ型領域』により半導体基板の上下方向ではあるが並行になっているので，本願
補正発明の『並行ドリフト経路群』に対応する。
エそして，引用例２の第１図の記載を参照すると，『Ｎ型延長ドレイン領域１１』
は，その左側で，『アンチパンチスルー領域１２』と接しており，また，『Ｎ型延長
ドレイン領域１１』は，その右側で，『ドレインコンタクト領域９』と接している。・・・
オそうすると，上記イ∼エの記載から，引用例２には，本願補正発明の『前記
並行ドリフト経路群』は『前記第１導電型ドレイン領域と第２導電型チャネル領域
のそれぞれに接している』ことに相当するものが，示されている。
カまた，引用例１には，横型ＭＯＳＦＥＴの実施例とともに縦型ＭＯＳＦＥＴ
の実施例も記載されているところ，縦型ＭＯＳＦＥＴの場合ではあるが，並行ドリ
フト経路群が第１導電型ドレイン領域と第２導電型チャネル領域のそれぞれに接し
ていることが，以下の周知例に記載されているように周知技術である。
（周知例（米国特許第５２１６２７５号明細書）の記載の認定につき中略）
ケそうすると，引用発明の『第１の導電形の弱ｎドーピングされたウエル２２
が前記ドレイン領域２４とドリフト区間２３とを含んでいて，』『前記ウエル２２内
の前記ドリフト区間２３には，前記ウエル２２とは反対の導電形の少なくとも２つ
の補助領域２６が配置され，前記補助領域２６の間には前記ウエル２２と同じ第１
の導電形であるが前記ウエル２２よりも高ドーピングを有する補助領域２７が配置
され，』『前記ベース領域３と前記ウエル２２の間に存在して前記ゲート電極８の下
に位置する反対の導電形の弱ｐドーピングされた内部領域１を有する』構成におい
て，上記イ∼オに記載の引用例２に記載の技術，あるいは，上記カ∼クに記載の周
知技術を適用して，引用発明の『ウエル２２』を用いずに，本願補正発明の『並行
ドリフト経路群』に対応する引用発明の『補助領域２７』が引用発明の『反対の導
電形の弱ｐドーピングされた内部領域１』と『ドレイン領域２４』に接するように
して，本願補正発明のように『前記並行ドリフト経路群』が『前記第１導電型ドレ
イン領域と第２導電型チャネル領域のそれぞれに接している』ようにすることは，
当業者が適宜なし得たことと認められる。
また，これによって，本願補正発明の『前記ドリフト領域は，並列接続した複数
の第１導電型分割ドリフト経路域を持つ並行ドリフト経路群と，前記第１導電型分
割ドリフト経路域の相隣る同士の間に介在する第２導電型仕切領域とを有する構造
であって，前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交す
る半導体基板の平面方向に交互に繰り返す構造で』あるとの構成を自然と備えたも
のとなることは明らかである。」
イ(ア)そこで当裁判所として判断するに，引用例２の第１図に記載された
ｎ型（Ｎ型）の「延長ドレイン領域１１」は，その内部に「Ｐ型領域１０」を含む
構造を有しているものであるが，オン動作時に「ソース領域１３」から生じた電子
を「ドレインコンタクト領域９」に流し，オフ動作時に「Ｐ型領域１０」との間に
空乏域を広げる領域であるから（２頁左下欄１∼１７行），審決が認定するとおり，
「半導体基板の上下方向ではあるが並行になっているので，本願補正発明の『並行
ドリフト経路群』に」相当するものである。
この点，原告は，ボロンの濃度を小さくしてｎ型領域とした基板表面の部分と，
「Ｐ型領域１０」の下部に位置するｎ型延長ドレイン領域とで，不純物濃度が明ら
かに異なり，かつ基板の深さ方向で図った場合の，基板表面のｎ型領域とｐ型領域
下部のｎ型延長ドレイン領域の各厚さが異なる等と主張する。
確かに，引用例２の「Ｐ型領域１０」は，「半導体基板１５」にイオン注入等を行
っていったんｎ型の領域（延長ドレイン領域１１）を形成した後に，ｐ型領域を形
成するための不純物であるボロン（ホウ素）を上記ｎ型領域にイオン注入する等し，
さらに上記ｎ型領域の基板表面部分を熱酸化して，上記ｎ型領域の内部に埋め込ま
れた構造で形成されるものであるから，「Ｐ型領域１０」を取り囲む「延長ドレイン
領域１１」のうちの「Ｐ型領域１０」よりも基板表面側の部分と「Ｐ型領域１０」
よりも基板内側の部分とで，キャリア（電荷）に寄与する不純物の濃度が異なる可
能性や，「Ｐ型領域１０」の形成方法次第で，「延長ドレイン領域１１」のうちの「Ｐ
型領域１０」よりも基板表面側の部分と「Ｐ型領域１０」よりも基板内側の部分と
で厚さが異なる可能性も存するが，引用例２中に両部分が果たす機能が異なる旨の
記載は存しないし，「延長ドレイン領域１１」が果たす機能と本願補正発明の「並行
ドリフト経路群」が果たす機能との共通性にかんがみれば，上記の不純物濃度の大
小や厚さの相違をもって，引用例２では，本願補正発明の「並行ドリフト経路群」
に相当する構成が開示されていない等ということはできない（なお，前記のとおり，
本願補正発明にいう「第１導電型分割並行ドリフト経路域」ないし「並行ドリフト
経路群」の厚さは設計的事項と評価し得る事項である。）。
そして，審決が認定するとおり，引用例２の「延長ドレイン領域１１」は，本願
補正発明の「第１導電型ドレイン領域」に相当するｎ型の「ドレインコンタクト領
域９」と，本願補正発明の「第２導電型チャネル領域」に相当するｐ型の「アンチ
パンチスルー領域１２」の双方に接しているものである。ここで，本願補正発明の
「第２導電型仕切領域」に相当する引用例２の「Ｐ型領域１０」は「アンチパンチ
スルー領域１２」，「ドレインコンタクト領域９」に接していないが，前記のとおり，
本願補正発明の請求項においては，「第２導電型仕切領域」が「第２導電型チャネル
領域」に接していることまで構成となっていないから，引用例２における「Ｐ型領
域１０」の接続状況は，引用例２の「延長ドレイン領域１１」によって開示される
構成に係る上記結論を左右するものではない。
(イ)また，前記アで摘示して引用した説示以外の部分（キの項）で審決
が周知例として引用する米国特許第５２１６２７５号公報（甲３）の１欄５５ない
し５８行，１欄６７行ないし２欄１行，図４，５では，ｎ型の領域とｐ型の領域６，
７が交互に隣合うように形成されたエピ層（ＣＢ層）５が，ドレイン電極と接続さ
れた領域４（ドレイン領域）及び領域６と異なる導電型（領域６がｎ型ならｐ型）
であって，ゲート電極とゲート酸化膜１を介して接する領域３と接続されている構
成が開示されているから，本願補正発明にいう「第１導電型分割ドリフト経路域」
（領域６）ないし「並行ドリフト経路群」（エピ層５）が「第１導電型ドレイン領域」
（領域４）及び「第２導電型チャネル領域」（領域３）の双方に接している構成に相
当する構成が開示されているものと評価できる。
(ウ)そして，特開昭５６−１４２６７３号公報（乙４），特開昭５６−１
２０１６３号公報（乙５）においても，ＭＯＳＦＥＴにおいて，ｎ型高抵抗層がｐ
型高抵抗層と互いに隣り合うように形成され，上記ｎ型高抵抗層がｎ型領域で結ば
れてｐ型のゲート領域と接するとともに，他方でｎ型のドレイン領域と接する構成
が開示されているから（乙４の２頁右上欄１１行∼左下欄６行，図２∼４，乙５の
２頁左上欄１４行∼右上欄６行，図２∼４），やはり本願補正発明にいう「第１導電
型分割ドリフト経路域」（ｎ型高抵抗層）ないし「並行ドリフト経路群」（ｎ型高抵
抗層及びこれを接続するｎ型領域）が「第１導電型ドレイン領域」（ｎ型のドレイン
領域）及び「第２導電型チャネル領域」（ｐ型のゲート領域）の双方に接している構
成に相当する構成が開示されているものと評価できる。
(エ)そうすると，本願補正発明の優先日当時，例えば短冊状の相互に隣
り合うｎ型領域とｐ型領域とを複数組み合わせて引用例１のような「補助領域２６，
２７」の集合体（本願補正発明にいう「ドリフト領域」）を作成する当業者にあって
は，引用例１にいう「補助領域２７」が「ドレイン領域２４」（本願補正発明にいう
「第１導電型ドレイン領域」）及びゲート電極直下の「内部領域１」（本願補正発明
にいう「第２導電型チャネル領域」）の双方に接するように構成することは，上記当
時の周知技術にすぎないか，あるいは少なくとも，上記当時の技術水準に照らし，
当業者において容易になし得る程度の事柄にすぎなかったものというべきである。
(オ)したがって，引用発明に引用例２に記載された事項を組み合わせる
ことによっても，あるいはさらに本願補正発明の優先日当時の技術水準（甲３，乙
４，５）を勘案することによっても，上記優先日当時，当業者において，本願補正
発明と引用発明の相違点３に係る構成に容易に想到することができたというべきで
ある。
そうすると，これと結論を同じくする審決の相違点３の容易想到性に係る判断に
誤りがあるとはいえない。
ウ原告は，当業者であれば先願である甲第３号証の半導体装置よりも後願
である引用例１の縦型ＭＯＳＦＥＴの方が優れていると考えるから，甲第３号証に
記載された周知技術を，横型ＭＯＳＦＥＴに関する引用発明に組み合わせたときに，
当業者が期待する以上の格別の効果が得られるとの発想に至るとは通常考え難い等
と主張するが，前記のとおり，本願補正発明の構成を採用したことによる効果が当
業者の予測を超えた格別のものであるとはいい難いし，引用例１に縦型のＭＯＳＦ
ＥＴの構成と横型のＭＯＳＦＥＴの構成とが並記されていることから明らかなよう
に，本願補正発明の優先日当時には，両者の構成の違いは絶対的なものではなく，
一方の構成の長所のうち他方の構成にも流用可能なものは，格別の支障がない限り
当業者において流用し，新たな構成に想到することが容易であったものと推認でき
るから，原告の上記主張は失当である。
また，原告は，引用例１の横型ＭＯＳＦＥＴに甲第３号証に記載された周知技術
を組み合わせた場合，ドリフト区間２３をどのように取り扱うかにつき困難が生じ
る等と主張するが，例えば引用例１の「補助領域２７」の両端を延ばして「ドレイ
ン領域２４」（本願補正発明にいう「第１導電型ドレイン領域」）及びゲート電極直
下の「内部領域１」（本願補正発明にいう「第２導電型チャネル領域」）と接続する
ように構成し，かつ構成上余分な「ドリフト区間２３」の一部を省略する程度のこ
とは，当業者であれば適宜なし得る事柄であるということができる。
したがって，本願補正発明の優先日当時，当業者において引用発明に甲第３号証
に記載された事項を組み合わせる動機付けがなかったということはできず，かかる
動機付けがなかった旨をいう原告の主張は採用できない。
(3)小括
前記(1)，(2)のとおり，引用発明に引用例２に記載された事項を組み合わせること
によっても，あるいはさらに本願補正発明の優先日当時の技術水準（甲３，乙４，
５）を勘案することによっても，上記優先日当時，当業者において，本願補正発明
と引用発明の相違点１ないし３に係る構成に容易に想到することができたというべ
きであって，この旨をいう審決の判断に誤りはなく，原告が主張する取消事由２は
理由がない。
第６結論
以上によれば，原告が主張する取消事由はいずれも理由がないから，主文のとお
り判決する。
知的財産高等裁判所第２部
裁判長裁判官
塩月秀平
裁判官
真辺朋子
裁判官
田邉実

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