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平成２２年４月１９日判決言渡
平成２１年（行ケ）第１０２６８号審決取消請求事件（特許）
口頭弁論終結日平成２２年４月１２日
判決
原告インフィネオンテクノロジーズ
アクチエンゲゼルシャフト
訴訟代理人弁理士原謙三
同小池隆彌
同福井清
同黒田敏朗
同野山孝
被告特許庁長官
指定代理人安田雅彦
同北島健次
同市川篤
同廣瀬文雄
同田村正明
主文
１原告の請求を棄却する。
２訴訟費用は原告の負担とする。
３この判決に対する上告及び上告受理申立てのための付加期間を３
０日と定める。
事実及び理由
第１請求
特許庁が不服２００６−１７１４３号事件について平成２１年４月１３日に
した審決を取り消す。
第２事案の概要
１本件は，原告が名称を「ソースダウンパワートランジスタ」とする発明につ
いて国際特許出願（本願）をしたところ，日本国特許庁から拒絶査定を受けた
ので，これを不服として審判請求をしたが，同庁から請求不成立の審決を受け
たことから，その取消しを求めた事案である。
２争点は，本願の請求項１に係る発明（本願発明）が下記引用文献に記載され
た発明との関係で進歩性を有するか（特許法２９条２項），である。
記
・特開昭４８−５５６７３号公報（発明の名称「ＭＯＳ型集積回路」，出願人
日本電気株式会社，公開日昭和４８年８月４日。以下，この文献を「刊行
物１」といい，これに記載された発明を「刊行物１発明」という。甲１）
・実願昭６１−１５３２０５号（実開昭６３‐５９３４９号）のマイクロフィ
ルム（考案の名称「ＭＯＳトランジスタ」，出願人新日本無線株式会社，
公開日昭和６３年４月２０日。以下，この文献を「刊行物２」といい，こ
れに記載された発明を「刊行物２発明」という。甲２）
第３当事者の主張
１請求原因
(1)特許庁における手続の経緯
原告は，１９９９年（平成１１年）５月２１日の優先権（ドイツ連邦共和
国）を主張して，２０００年（平成１２年）５月１０日，名称を「ソースダ
ウンパワートランジスタ」とする発明について国際特許出願（ＰＣＴ／ＤＥ
００／０１４５９。日本における出願番号は特願２０００−６２０６５９
号）をし，平成１３年９月２５日に日本国特許庁に翻訳文（国内公表公報は
特表平２００３‐５００８５３号，〔甲５〕）を提出し，その前後の平成１
３年９月２６日付け（甲７）及び平成１８年３月１７日付け（甲６，請求項
の数５）で特許請求の範囲の変更等を内容とする補正をしたが，拒絶査定を
受けたので，これに対する不服の審判請求をした。
特許庁は，上記請求を不服２００６−１７１４３号事件として審理した上，
平成２１年４月１３日，「本件審判の請求は，成り立たない。」との審決を
し（出訴期間として９０日附加），その謄本は平成２１年５月１２日原告に
送達された。
(2)発明の内容
平成１８年３月１７日付け補正後の特許請求の範囲は，上記のとおり請求
項１∼５から成るが，このうち請求項１に係る発明（以下「本願発明」とい
う。）の内容は以下のとおりである。
・【請求項１】
互いに対向する２つの表面を，一方の伝導型の半導体基板（１）とその
上に設けられた他方の伝導型の少なくとも１つの半導体層（２ないし８）
とから呈する半導体部材を有するソースダウンパワートランジスタであっ
て，
上記半導体基板（１）と，上記半導体部材の，上記半導体基板（１）に
対向する表面との間の少なくとも１つの上記半導体層（２ないし８）に，
上記表面から上記半導体基板（１）にまで達する，一方の伝導型の第１の
高ドーピングされた領域（９）が設けられており，上記領域（９）と上記
半導体基板（１）とが，ソース領域を形成し，
上記第１の領域（９）から間隔を置いて一方の表面から少なくとも１つ
の半導体層（２ないし８）内において，一方の伝導型の第２の高ドーピン
グされた領域（１０）が設けられており，この領域が，ドレイン領域を形
成し，このドレイン領域が，上記半導体基板（１）から間隔を置いて終っ
ており，
両方の領域（９，１０）の間の範囲に，その長手方向が両方の領域（９，
１０）の間に延びた複数の狭いトレンチ（１１）が設けられており，これ
らのトレンチが，絶縁層（１３）によって覆われ，かつ導電材料（１４）
によって満たされており，この導電材料が，ゲート電極を形成し，かつ，
上記半導体部材の他方の表面を形成する上記半導体基板（１）の側に，
ソース電極（２０）が設けられていることを特徴とするソースダウンパワ
ートランジスタ。
(3)審決の内容
審決の内容は，別添審決写しのとおりである。
その理由の要点は，本願発明は刊行物１発明，刊行物２に記載された発明
及び周知技術に基づいて当業者が容易に発明をすることができたから特許を
受けることができない（特許法２９条２項），というものである。
なお，審決が認定した刊行物１発明の内容，同発明と本願発明との一致点
及び相違点１∼３は，上記審決写し記載のとおりである。
(4)審決の取消事由
しかしながら，審決には，以下に述べるとおり誤りがあるので，違法とし
て取り消されるべきである。
ア取消事由１（相違点２を刊行物２発明により克服することの困難性）
(ｱ)審決における論理付けの誤り
ａ審決は，相違点２について，刊行物１発明のゲート電極の構造とし
て刊行物２発明を採用することによって当業者が容易に想到し得たこ
とであると判断し，その理由として以下の２点に依拠した。
①「刊行物１発明と刊行物２に記載された発明とは，共に，ＭＯＳ
トランジスタに関する技術分野に属し，面積の縮小を課題とするも
のである点で共通するものである。」（８頁３行∼６行）
②「一般に，ＭＯＳトランジスタに関する技術分野において，電流
密度を増大させることは，当然求められる周知の課題であり，刊行
物１発明においても，電流密度が大きいことが望ましいことは明ら
かである。」（８頁６行∼８行）
しかし，以下で述べるとおり，上記①及び②の認定は妥当性を欠く
ものである。
ｂ上記①につき
刊行物１の記載（２頁左上欄７∼１６行）によれば，刊行物１発明
は，ＭＯＳ型集積回路のうち，共通端子を接続するためのコンタクト
窓及び金属配線に相当する部分の面積，すなわちＭＯＳトランジスタ
自体の面積ではなくＭＯＳトランジスタへの配線部分の面積を小さく
することを課題とするものである。
一方，刊行物２の記載（２頁１６行∼１９行）によれば，刊行物２
発明は，ＭＯＳトランジスタの一部をなすチャンネルの幅を狭める，
すなわちＭＯＳトランジスタ自体の面積を小さくすることを課題とす
るものである。
以上のとおり，刊行物１発明と刊行物２発明とは，前者がＭＯＳト
ランジスタの外部構造に着目した課題を掲げ，後者がＭＯＳトランジ
スタの内部構造に着目した課題を掲げていることになるから，両者の
課題は互いにまったく異なるものであるが，審決は「共に，ＭＯＳト
ランジスタに関する技術分野に属し，面積の縮小を課題とするもので
ある点で共通するものである。」（８頁４∼６行）として，それぞれ
の課題の着目する部分の相違を無視し，事後的分析ともいえる手法で
各課題の共通部分のみを抽出することによって，課題が共通している
と判断しているから，論理付けとしては不適切である。
また，刊行物１発明及び刊行物２発明がそれぞれ単独では集積回路
全体の微細化に資するとしても，集積回路の微細化においては，当該
集積回路を構成する配線や素子等の要素について，個別の大きさのみ
ならず互いの配置関係等が複雑に影響を及ぼし合うことから，集積回
路全体の微細化に対してある要素の微細化と他の要素の微細化とが同
時に寄与するとは限らない。例えば，コンタクト部や金属配線部分の
配置に要する幅よりもチャンネルの配置に要する幅の方が極端に大き
ければ，刊行物２発明によるチャンネル幅の微細化の効果は集積回路
全体の微細化に寄与したとしても，刊行物１発明による金属配線部分
の省略による微細化の効果は集積回路全体の微細化には寄与し得ない。
したがって，審決は不用意に課題を上位概念化しており，誤りがある
というべきである。
ｃ上記②につき
審決は「一般に，ＭＯＳトランジスタに関する技術分野において，
電流密度を増大させることは，当然求められる周知の課題であ」ると
認定しているが，これを裏付ける証拠は何ら示されていない。
そもそも，刊行物２には「・・・本考案によれば，実効的にチャン
ネル幅を広くすることができ，・・・電流密度の増大化・・・可能と
なる。」（５頁８行∼１１行）と記載されているが，刊行物２発明に
よってチャンネル幅を実効的に広げた構成では，チャンネル（電流が
流れる経路）の断面積は広がることにはなるものの，そのことがなぜ
電流密度（単位断面積当たりの電流量）の増大化という効果を奏する
のか，技術的に不明確である。このように，刊行物２に記載されてい
る「電流密度の増大化」という効果は技術的に不明確なのであるから，
この記載に基づいて刊行物２が掲げる課題の技術的意義を正確に理解
することは当業者といえども困難であることになる。そうすると，
「電流密度の増大化」という観点においては，刊行物２発明の課題を
正確に理解することができないのであるから，刊行物１発明の課題と
の共通性について議論すること自体が不可能である。
したがって，「電流密度の増大化」という観点に基づき，刊行物１
発明のゲート電極の構造として刊行物２発明を採用することについて，
当業者が容易に想到し得たということはできない。
(ｲ)示唆等の不存在
発明が容易想到であると判断するためには，主たる刊行物１発明，従
たる刊行物２発明，技術常識ないし周知技術の各内容の検討に当たって，
当該発明の特徴点に到達できる試みをしたであろうという推測が成り立
つのみでは十分ではなく，当該発明の特徴点に到達するためにしたはず
であるという示唆等が存在することが必要である。
審決は，相違点２について，刊行物１発明のゲート電極の構造として
刊行物２発明を採用することによって当業者が容易に想到し得たことで
あると判断するに当たり，刊行物１発明，刊行物２発明，その他技術常
識ないし周知技術に刊行物１発明のゲート電極の構造として刊行物２発
明を採用する試みをしたはずであるという示唆等の存在については一切
指摘せず，単に課題の共通性についての上記①及び②の認定がなされて
いるにすぎない。
また，刊行物１の第３図では，チャンネル防止用拡散層３０３の配置
に応じ，ドレイン領域３０５とソース領域３０６とが非常に近接して形
成された状態が開示されている。これに接した当業者であれば，ドレイ
ン領域３０５とソース領域３０６とが非常に近接していることから，こ
れらの間に溝を設けてゲート電極を埋め込む，あるいはそのために絶縁
膜３０４に対して窓を設けるなどといった試みをするとは考え難い。
したがって，刊行物１発明のゲート電極の構造として刊行物２発明を
採用する試みをしたはずであるという示唆等が存在しないのみならず，
そのような試みをしたであろうという推測すら成り立たない。
イ取消事由２（刊行物１発明から本願発明を想到することについての阻害
要因の存在）
(ｱ)刊行物１発明におけるゲート電極の構造及び機能
審決においても認定されているとおり，刊行物１にはゲート電極の構
造について明示されていないものの，刊行物１発明はｎ型ソース拡散領
域１０６及びｎ型ドレイン拡散領域１０５の間にゲート電極が設けられ
るものである（審決７頁２行∼６行参照）。また，ＭＯＳトランジスタ
において，ゲート電極はソース領域とドレイン領域との間の半導体層に
対して絶縁膜を介して設けられるという技術常識に照らせば，刊行物１
の第１図に示されたＭＯＳトランジスタでは，ゲート電極はｎ型ソース
拡散領域１０６及びｎ型ドレイン拡散領域１０５の間に設けられた絶縁
膜１０４（刊行物１の第１図中の「４０１」ないし「４０６」が，それ
ぞれ「１０１」ないし「１０６」の誤記であることは，審決の認めると
おりである〔審決３頁１５行∼１７行〕。）上に設けられる。
一方，刊行物１の第１図に示されたＭＯＳトランジスタの製造工程は，
刊行物１の第３図に示されている。ここで，第１図と第３図（ｄ）とを
対比すれば，第１図において「１０１」ないし「１０６」（刊行物１の
第１図中の「４０１」ないし「４０６」が，それぞれ「１０１」ないし
「１０６」の誤記であることは，審決の認めるとおりである（３頁１５
行∼１７行）。）が付与された部材は，それぞれ第３図（ｄ）において
「３０１」ないし「３０６」が付与された部材に対応するものである。
したがって，第１図のＭＯＳトランジスタにおける絶縁膜１０４は，第
３図では絶縁膜３０４に対応することになる。
そして，上記絶縁膜３０４に関し，刊行物１（甲１）には，次のよう
に記載されている。
・「・・・選択的に絶縁膜３０４を付着させて，しかる後にドレイン領
域には前記ｐ型チャンネル防止用拡散層の上からｐ型不純物を相殺す
るに充分なだけの量のｎ型不純物を拡散して接合面が半導体基体まで
到達しないドレイン拡散領域３０５とし，ソース領域となるべき所で
はｐ型チャンネル防止拡散層を避けてｎ型不純物を拡散して半導体基
体まで到達させたようなソース拡散領域３０６とすることによりＭＯ
Ｓ型集積回路を得ることが出来る。
このような製造方法によれば，チャンネル防止用拡散層３０３を利
用してソースとドレインの拡散層の拡散の深さを違えて，一方を半
導体基体３０１に達するように，他方を達しないように１回の拡散
工程で行なえるので，本発明のＭＯＳ型集積回路を製造するに際し
ては非常に有利である。」（３頁右上欄８行∼左下欄４行）
上記記載及び第３図（ｄ）に基づけば，絶縁膜３０４はｎ型不純物を
選択的に拡散させて所定の位置にドレイン拡散領域３０５及びソース拡
散領域３０６を形成するためのマスクとして用いられていることが理解
できる。
そうすると，刊行物１発明では，絶縁膜１０４（絶縁膜３０４）はＭ
ＯＳトランジスタの完成時においては半導体層とゲート電極とを絶縁す
るゲート絶縁膜として機能し，かつＭＯＳトランジスタの製造工程（ｎ
型不純物の拡散工程）においてはマスクとして機能することになる。
(ｲ)刊行物１発明の目的
刊行物１（甲１）の記載（２頁右上欄１４行∼左下欄２行）によれば，
刊行物１では，ソース領域及びドレイン領域の一方が半導体基体に到達
し，他方が到達しない構成を有するＭＯＳ型集積回路を製造するに当
たって，拡散用マスクの増加及び製造工程の追加を回避することについ
ても課題として掲げられていることになる。
また，刊行物１の記載（２頁左下欄２行∼右下欄１行）によれば，エ
ピタキシャル層に含まれる不純物と同じ型の不純物を拡散させた領域と
拡散させていない領域とを予め設けておくことによって，これら２つの
領域に対してエピタキシャル層に含まれる不純物と反対の型の不純物を
１つのマスクによって同時に拡散させたとしても不純物の到達深さをコ
ントロールできることから，拡散用マスクの増加及び製造工程の追加を
回避しているものと理解できる。
さらに，上記(ｱ)のとおり，ＭＯＳトランジスタの製造工程（ｎ型不
純物の拡散工程）において使用するマスク（上記「１つのマスク」）は
ＭＯＳトランジスタの完成時にはゲート絶縁膜としても機能することを
考慮すると，刊行物１発明は不純物の到達深さをコントロール可能な構
成を採用しつつ，後にゲート絶縁膜となる絶縁膜３０４をマスクとして
活用した１回の不純物拡散工程において，一方が半導体基体に到達し，
他方が到達しないソース領域及びドレイン領域を同時に形成し，これに
より，拡散用マスクの増加，及び製造工程の追加を回避するという目的
を達成するものであることが理解できる。
(ｳ)阻害要因の存在
刊行物１発明のＭＯＳトランジスタにおいて，刊行物２発明のゲート
電極（チャンネル用の溝９の内壁及び底に酸化膜１０を形成し，その
溝９内にポリシリコンを埋め込んで形成されるゲート電極〔刊行物２
の４頁１３行∼１７行参照〕。）の構造を採用しようとすると，刊行
物１発明における上記(ｲ)に記載の目的を達成できなくなることになる。
なぜなら，刊行物２発明では，第２図から明らかなとおり，ゲート絶
縁膜である酸化膜１０は溝９内壁にのみ形成されることになるので，ソ
ース領域３及びドレイン領域４を形成するための不純物拡散工程におけ
るマスクとして機能し得ないからである。また，仮に刊行物２発明にお
いて，ソース領域３及びドレイン領域４上に形成されているフィールド
酸化膜１２を上記マスクとして利用しようとしても，このフィールド酸
化膜１２はゲート絶縁膜である酸化膜１０とは異なる膜であることから，
ゲート絶縁膜を拡散用マスクとして活用することにはならない。すなわ
ち，刊行物１発明のＭＯＳトランジスタにおいて，刊行物２発明のゲー
ト電極の構造を採用しようとすると，折角不純物の到達深さをコントロ
ール可能な構成を採用してまで拡散用マスクの増加及び製造工程の追加
の回避を図った刊行物１発明をその目的に反する方向に変更することに
なる。
このように，刊行物１発明のＭＯＳトランジスタにおいて刊行物２発
明のゲート電極の構造を採用することは，刊行物１発明の目的に反する
方向への変更になるのであるから，この変更には阻害要因が存在すると
いうべきである。したがって，上記変更によって本願発明に到達するこ
とは，当業者といえども決して容易になし得たものではない。
(ｴ)なお，後記乙４文献及び乙５文献は，刊行物１の作成時点では公開さ
れていないから，上記各文献の記載が刊行物１の内容に影響を及ぼすこ
とはあり得ない。
(ｵ)以上，刊行物１発明のＭＯＳトランジスタにおいて刊行物２発明のゲ
ート電極の構造を採用しようとすることは，刊行物１発明の目的に反す
る方向への変更を行うことになるので，刊行物１発明に対して刊行物２
発明を適用して本願発明の構成を得ることが容易であったものというこ
とはできない。
２請求原因に対する認否
請求原因(1)∼(3)の各事実は認めるが，同(4)は争う。
３被告の反論
審決の判断は正当であり，原告主張の取消事由は理由がない。
(1)取消事由１に対し
ア「審決における論理付けの誤り」につき
(ｱ)①の論理付けに関する主張につき
半導体装置の技術分野において，微細化は常に要請されている不断の
課題であるから，半導体装置の異なる部分の構成要素をそれぞれ微細化
することにより全体としてのさらなる微細化を実現しようとする試みは，
当業者であれば当然行うべき技術常識である。実際，刊行物１において
も「コンタクト部の面積および金属配線部分が相当大きな面積を占め，
したがって，集積回路全体のパターン面積もその分だけ大きくなるとい
う欠点があった。」（２頁左上欄１０行∼１４行）と記載されているよ
うに，部分的な構成要素の面積が集積回路全体のパターン面積に影響す
ることを意識しており，単にコンタクト部及び金属配線部分のみならず，
集積回路全体の微細化をも課題としていることは明らかである。
そして，刊行物１及び２の記載に接した当業者であれば，刊行物１発
明及び刊行物２発明が共に微細化という共通の課題を解決するためのも
のであり，集積回路全体の微細化に資するものであることは当然に察知
できたことであるから，上記技術常識に照らせば，刊行物１発明と刊行
物２発明とを組み合わせることにより，集積回路全体としてのさらなる
微細化を実現しようと試みることが，当業者が容易に想到し得た事項で
あることが認められる。
原告は，刊行物１発明の課題がＭＯＳトランジスタの外部構造に着目
したものであるとし，刊行物２発明の課題がＭＯＳトランジスタの内部
構造に着目したものであるとした上で，両発明の課題が互いにまったく
異なるものである旨主張しているが，集積回路全体の微細化という共通
の課題を無視し，構成要素をことさらに細部に分けて意図的に差異を抽
出したものであり，妥当性を欠く。
(ｲ)②の論理付けに関する主張につき
まず，「電流密度」の技術的意味について，刊行物２発明における
「電流密度」についてみると，刊行物２（甲２）には「このようにチャ
ンネル構造を二次元から三次元の構造とすることにより，平面的には従
来と同一のチャンネル幅でありながら，実効的に『２ｄ』だけ増加した
チャンネル幅となる。・・・また，従来と同等のチャンネル幅を採用す
れば，電流密度を増大することができる。」（３頁１９行∼４頁７行）
と記載されており，平面的には従来と同一のチャンネル幅（すなわち，
従来と同一のチャンネル面積）でありながら，実効的に増加したチャン
ネル幅の部分により，「電流密度」を増大できることが開示されている。
よって，刊行物２において用いられている「電流密度」が平面的な単位
面積当たりの電流量を示していることは明らかであり，刊行物２に記載
された「電流密度の増大化」という効果は明確である。
また，刊行物２発明のように平面的な単位面積当たりの電流量を増大
させることは，例えば，特開昭５７−１０９７３号公報（発明の名称
「半導体装置」，出願人工業技術院長，公開日昭和５７年１月２０日。
以下，この文献を「乙１文献」という。乙１）の「さらに主電流通路の
幅は基板の厚さのオーダーまでは主面の占有面積を増大させることなく
大きな値とすることができる。主電流通路の長さが１μｍ前後のときは
単位主面の面積あたりの電流密度は従来構成の１０∼１０００倍までに
増大させることができる。このように本発明によれば，必要に応じて，
主電流通路の長さは従来構造から由来したような制限なく小さくできる
し，単位基板主面々積あたりの電流密度は飛躍的に増大させることがで
きる。」（２頁右下欄４行∼１３行）との記載，特開平５−１１００８
３号公報（発明の名称「電界効果トランジスタ」，出願人沖電気工業
株式会社，公開日平成５年４月３０日。以下，この文献を「乙２文
献」という。乙２）の「この発明の電界効果トランジスタによれば，・
・・実効的なゲート幅が増加する。従ってこの発明によれば，平面的に
見た場合のゲート幅が従来と同じ大きさであっても，実効的なゲート幅
を平面的に見た場合のゲート幅よりも大きくすることができるのでドレ
イン電流量を従来よりも増加させこれにより動作速度を従来よりも速く
することができる。」（段落【００３０】）との記載，特開昭５４−９
９５７３号公報（発明の名称「電界効果トランジスタ」，出願人パイ
オニア株式会社，公開日昭和５４年８月６日。以下，この文献を「乙
３文献」という。乙３）の「かゝる製造方法により得られたＩＧＦＥＴ
の導電チャンネルは第３図に明示する如く，凹部１０の半導体層１と接
する部分１２に沿って形成されることになる。その結果チャンネル巾が
実質的に凹部１０の底面に対して更に両側面を加えた長さに等しくなり，
チャンネル巾Ｗが増大することになる。従って凹部の深さによりチャン
ネル巾Ｗを大とすることができるのでトランジスタの占有面積を増加さ
せることなく小面積で大電流のＩＧＦＥＴが可能となる。」（２頁左下
欄１行∼１０行）との記載からも明らかなように，ＭＯＳトランジスタ
の技術分野において周知の課題である。
イ示唆等の不存在に関する主張につき
進歩性の判断がその技術分野における当業者の視点を踏まえた上で技術
分野ごとの実情に合うよう適切に論じられるべきであるのは当然であり，
それは複数の公知技術を組み合わせる際の推考容易性の判断においても同
様である。また，当業者が公知文献に記載された公知技術を組み合わせて
新規の構成とする際の推考容易性を判断する場合に，それを組み合わせる
目的若しくは技術思想又はその組み合わせに係る新規の構成の作用効果等
が，細部にわたってすべて当該公知文献に記載又は示唆されていなければ
推考が容易といえないというものではなく，当該公知文献に接した当業者
であれば通常着想することができ，又は予測することができる範囲内のも
のは，そこに記載又は示唆されていることを要しないというべきである。
半導体装置の技術分野における当業者の技術常識についてみると，上記
のとおり，微細化とは常に要請されている不断の課題である。また，半導
体装置を全体として微細化するためには，半導体装置を構成する構成要素
の一部のみを微細化すればよいというわけではなく，あらゆる構成要素に
対して微細化が求められるほか，構成要素間の間隔や配置に対しても微細
化のための工夫が求められることは，当業者であれば当然認識することで
ある。
よって，このような技術常識を有する当業者が刊行物１発明及び刊行物
２発明に接したのであれば，組み合わせの示唆について具体的な形での明
示がなくても，上記両発明に共通する課題に着目して組み合わせを推考す
ることは容易であり，何らの困難性はない。
なお，原告の「刊行物１の第３図では，チャンネル防止用拡散層３０３
の配置に応じ，ドレイン領域３０５とソース領域３０６とが非常に近接し
て形成された状態が開示されている。」との主張についていえば，刊行物
１には第３図を含め，ドレイン領域３０５とソース領域３０６とが非常に
近接して形成された状態の記載はなく，少なくとも溝埋め込みゲートの採
用が不可能な程度にまで近接していることは全く記載されていない。よっ
て，原告の「これに接した当業者であれば，ドレイン領域３０５とソース
領域３０６とが非常に近接していることから，これらの間に溝を設けてゲ
ート電極を埋め込む，あるいはそのために絶縁膜３０４に対して窓を設け
るなどといった試みをするとは考え難い。」との主張は，前提自体が誤り
である。
(2)取消事由２に対し
ア「刊行物１発明におけるゲート電極の構造及び機能」につき
刊行物１に「絶縁膜１０４」（「絶縁膜３０４」）が拡散マスクとして
機能する点に関する記載はあるが，ゲート絶縁膜として機能する点に関す
る記載はなく自明でもないから，原告が主張する「ゲート電極は，ｎ型ソ
ース拡散領域１０６及びｎ型ドレイン拡散領域１０５の間に設けられた絶
縁膜１０４上に設けられる」という前提自体が誤りである。
実際，拡散によってソース領域及びドレイン領域を形成した後に，拡散
マスクとして機能した絶縁膜を一旦除去した上で，あらためてゲート絶縁
膜を形成し直すことは，特開昭５３−１２３６６１公報（発明の名称「半
導体装置の製造方法」，出願人三菱電機株式会社，公開日昭和５３年１
０月２８日。以下，この文献を「乙４文献」という。乙４）の「まず，第
１図（ａ）に示すように，Ｎ形のシリコン単結晶基板（１）上に選択的に
シリコン酸化膜（ＳｉＯ膜）（２）を形成した後，ジボラン（ＢＨ）２２６
を含む雰囲気中にて加熱しホウ素を拡散させて，Ｐ形のソース・ドレイン
領域（３）を形成する。次に，第１図（ｂ）に示すように，ＳｉＯ膜２
（２）を除去後・・・つづいて，第８図（ｃ）に示すように，開口部
（６）に露出する半導体基板（１）上にゲート絶縁膜（７）を形成した
後，」（２頁左上欄７行∼２０行）との記載（被告注：「第８図（ｃ）」
とあるのは，「第１図（ｃ）」の誤記である。），特開昭４９−５３３８
４号公報（発明の名称「絶縁ゲート形電界効果トランジスタの製法」，出
願人ソニー株式会社，公開日昭和４９年５月２３日。以下，この文献を
「乙５文献」という。乙５）の「この基体（１１）の表面に特に酸化雰囲
気中で加熱処理することによつて表面を熱酸化させてＳｉＯよりなる拡２
散マスク層（１２）を形成する（第２図Ｂ）。・・・これら窓（１３ｓ）
及び（１３ｄ）を通じて基体（１１）と異る導電形例えばＰ形となる不純
物のボロンＢを拡散してソース領域（１４ｓ）及びドレイン領域（１４
ｄ）を形成する（第２図Ｃ）。・・・次いで，本発明に於ては，基体（１
１）上の領域（１４ｓ）及び（１４ｄ）が形成された側の面上の拡散マス
ク層（１２）を全面的に例えばエツチングによつて除去する（第２図Ｄ）。
・・・その後，この窓（１５ａ）を通じて例えば基体（１１）の表面を熱
酸化して数１００∼数１０００Å程度の所要厚味を有するゲート絶縁層
（１６）を形成する（第２図Ｇ）。」（２頁左下欄７行∼３頁左上欄３
行）との記載にもあるように，当業者において広く行われている技術であ
るから，刊行物１において，拡散マスクとして用いた絶縁膜１０４（絶縁
膜３０４）をそのまま用いて「ゲート電極は，ｎ型ソース拡散領域１０６
及びｎ型ドレイン拡散領域１０５の間に設けられた絶縁膜１０４上に設け
られる」とする必然性はない。
また，刊行物１には，刊行物１発明を製造する方法の発明も記載されて
いるが，当該方法の発明は製造工程の簡略化を課題の１つとしているので
あるから，もし仮に，絶縁膜１０４（絶縁膜３０４）が，ＭＯＳトランジ
スタのゲート絶縁膜としての機能とｎ型不純物の拡散工程におけるマスク
としての機能とを兼ねるのであれば，まさに製造工程簡略化のための技術
となるものであり，積極的に記載される可能性が高い。しかし，刊行物１
にそのような記載はないから，ｎ型不純物の拡散工程におけるマスクとし
て用いられた絶縁膜１０４（絶縁膜３０４）をＭＯＳトランジスタのゲー
ト絶縁膜として兼用することまでは想定されていなかったと解するのがむ
しろ自然である。
したがって，「刊行物１発明では，絶縁膜１０４（絶縁膜３０４）は，
ＭＯＳトランジスタの完成時においては半導体層とゲート電極とを絶縁す
るゲート絶縁膜として機能し，かつＭＯＳトランジスタの製造工程（ｎ型
不純物の拡散工程）においてはマスクとして機能する」旨の原告の主張は
誤りである。
イ「刊行物１発明の目的」につき
刊行物１の特許請求の範囲の記載をみると，物の発明である第１項と方
法の発明である第２項があることからも明らかなように，刊行物１には物
の発明と方法の発明の両方が開示されているが，そのうち審決において刊
行物１発明として認定したのは物の発明に基づく部分であり，より具体的
にはコンタクト部及び金属配線部分を含む集積回路全体の面積についての
課題を解決した物の構造に関する発明の部分である。
また，刊行物１は「最も効果的な製造方法として以下に示すような製造
方法が考えられる。」（２頁左下欄２行∼３行）とした上で特許請求の範
囲第２項に対応する製造方法を開示しているが，物の発明である刊行物１
発明は特許請求の範囲第２項に対応する製造方法でしか製造できないわけ
ではなく，このことは刊行物１の「本発明のＭＯＳ型集積回路を製造する
場合，半導体基体に到達させるべき領域部と他の領域部との拡散を別々に
行ない，両領域部の拡散層の深さをコントロールして半導体基体に到達さ
れた領域および到達しない領域を作るような製造方法ももちろん採用され
うるが，」（２頁右上欄１４行∼１９行）との記載からも明らかである。
よって，物の発明である刊行物１発明は，特許請求の範囲第２項に対応
する製造方法を用いて製造された物のみには限定されないから，ソース領
域１０５の形成とドレイン領域１０６の形成とを１回の拡散工程で同時に
行わずに製造された物を排除していない。
これに対し，原告の主張は，特許請求の範囲第２項に対応した刊行物１
に記載された製造方法（２頁右上欄１４行∼右下欄１行）を用いることを
前提とした上で，刊行物１発明を「絶縁膜３０４をマスクとして活用した
１回の不純物拡散工程において，一方が半導体基体に到達し，他方が到達
しないソース領域及びドレイン領域を同時に形成」する方法によって製造
された物に限定し，それを根拠にしてなされたものであるが，上記前提自
体が誤りである。
ウ「阻害要因の存在」につき
仮に，刊行物１発明が原告主張のとおり「不純物の到達深さをコントロ
ール可能な構成を採用しつつ，後にゲート絶縁膜となる絶縁膜３０４をマ
スクとして活用した１回の不純物拡散工程において，一方が半導体基体に
到達し，他方が到達しないソース領域及びドレイン領域を同時に形成し，
これにより，拡散用マスクの増加，及び製造工程の追加を回避するという
目的を達成するもの」であったしても，半導体装置，特に集積回路を製造
するために必要な製造工程は数百とあり，その工程の各々に対してどのよ
うな技術を用いるかは，半導体装置に要求される性能やコストをはじめと
する様々な観点から総合的に決定されるのが通常である。よって，上記数
百の製造工程のうち，刊行物１発明のようにある部分の製造において工程
を簡略化する技術を採用したとしても，そのことは他の部分の製造におい
てそれとは異なる技術，例えば刊行物２発明のように半導体装置の性能向
上を優先させた技術を採用することに対して何ら阻害要因とはならない。
これに対し，原告の主張は，刊行物１の記載が数百にわたるすべての工
程に対して制限を課すものであること，すなわち，いかなる工程の追加に
対しても阻害要因となることを主張しているに等しく，その主張が半導体
装置の技術分野における製造工程の常識に沿わない妥当性を欠くものであ
る。
したがって，仮に刊行物１発明が原告主張のとおりのものであったとし
ても，「刊行物１発明のＭＯＳトランジスタにおいて，刊行物２発明のゲ
ート電極の構造を採用することは，刊行物１発明の目的に反する方向への
変更になるのであるから，」「この変更には阻害要因が存在する」との原
告主張は理由がない。
第４当裁判所の判断
１請求原因(1)（特許庁における手続の経緯），(2)（発明の内容），(3)（審
決の内容）の各事実は，いずれも当事者間に争いがない。
２本願発明の意義
(1)平成１８年３月１７日付け補正後の特許請求の範囲【請求項１】の記載は，
前記第３，１(2)のとおりである。
(2)また，上記補正後の明細書（甲５，６）には，以下の記載がある。
・【発明の詳細な説明】
「本発明は，互いに対向する２つの表面を，一方の伝導型の半導体基板
と，その上に設けられた他方の伝導型の少なくとも１つの半導体層とから
呈する半導体部材を備えたソースダウンパワートランジスタに関する。」
・「ソース電極が半導体部材の“下側”に置かれ，したがって半導体部材の
その主表面に，ゲート電極及びこの場合にドレイン電極をも有する主表面
が対向しているパワートランジスタを実際に実現しようという提案はこれ
までない。それでもなおこのようなＭＯＳパワートランジスタがあれば，
例えば自動車における車体接続部のように，とくに０Ｖ電位にある冷却フ
ィン上における冷却に関する多くの用途に対して非常に有利である。この
ような場合に限って，それがあると熱伝導を減少させてしまう電気絶縁物
が，冷却フィンに対して不要であるということになる。」（甲５，段落
【０００１】）
・「それ故に本発明の課題は，簡単な構成の点で優れており，かつ困難なく
製造することができる，ソースダウンパワートランジスタを提供すること
にある。」（甲５，段落【０００２】）
・「本発明によれば，この課題は，初めに挙げたようなソースダウンパワー
トランジスタにおいて次のようにして解決される。すなわち
互いに対向する２つの表面を，一方の伝導型の半導体基板とその上に設
けられた他方の伝導型の少なくとも１つの半導体層とから呈する半導体部
材を有するソースダウンパワートランジスタであって，
上記半導体基板と，上記半導体部材の，上記半導体基板に対向する表面
との間の少なくとも１つの上記半導体層に，上記表面から上記半導体基板
にまで達する，一方の伝導型の第１の高ドーピングされた領域が設けられ
ており，上記領域と上記半導体基板とが，ソース領域を形成し，
上記第１の領域から間隔を置いて一方の表面から少なくとも１つの半導
体層内において，一方の伝導型の第２の高ドーピングされた領域が設けら
れており，この領域が，ドレイン領域を形成し，このドレイン領域が，上
記半導体基板から間隔を置いて終っており，
両方の領域の間の範囲に，その長手方向が両方の領域の間に延びた複数
の狭いトレンチが設けられており，これらのトレンチが，絶縁層によって
覆われ，かつ導電材料によって満たされており，この導電材料が，ゲート
電極を形成し，かつ，
上記半導体部材の他方の表面を形成する上記半導体基板の側に，ソース
電極が設けられている。」（甲６，段落【０００３】）
・「多結晶シリコン１４を有するトレンチ１１は，狭く，かつソース領域９
とドレイン領域１０との間に延びている。ドレイン電極Ｄに正のドレイン
電圧Ｕが，かつゲート電極Ｇに正のゲート電圧が加えられると，これらD
のトレンチの側壁に制御可能な反転チャネルが形成されるので，電流が流
れる。この電流は，ゲート電圧の変化によって制御することができる。」
（甲５，段落【００１６】）
・「このようにしてソースダウンパワートランジスタが得られ，そのソース
電極Ｓは，“下側”に配置されており，かつここにおいて例えば０Ｖ電位
にある冷却フィンに取付けることができる。このソースダウンパワートラ
ンジスタは，前記のように，通常の方法ステップによって比較的簡単に製
造することができる。そのために，注入を含む種々のエピタキシャルステ
ップ並びに複数のトレンチの導入が必要なだけである。」（甲５，段落
【００１７】）
・図面
【図１】図２における線Ａ‐Ａに沿った本発明によるソースダウンパワ
ートランジスタの断面表示図
【図２】図１のソースダウンパワートランジスタの平面図
(3)上記記載によれば，本願発明は，ソース電極が半導体部材の下側の主表面
に配置され，半導体部材の他方（上側）の主表面にゲート電極及びドレイン
電極を有するパワートランジスタを実現しようとするものであって，簡単な
構成の点で優れており，かつ困難なく製造することができるソースダウンパ
ワートランジスタを提供することを課題とする。そして，特許請求の範囲に
記載された本願発明の構成を採用することにより，トレンチの側壁にもゲー
ト電圧の変化によって制御可能な電流が流れるようにし，パワートランジス
タの大電流化を図ると共に，下側に配置されたソース電極により，熱伝導率
の低い電気絶縁物を介することなく，例えば零Ｖ電位にある冷却フィンに取
付けることができるようにし，冷却効果を高めるものであるといえる。
３刊行物１発明の意義
(1)刊行物１(甲１）には，以下の記載がある。
・「従来，ＭＯＳ型集積回路では，回路中の共通端子をたとえば零電位に接
続する場合，拡散層の表面にコンタクト窓を設け，ここから金属配線で零
電位に接続するようにしていたため，コンタクト部の面積および金属配線
部分が相当大きな面積を占め，したがって，集積回路全体のパターン面積
もその分だけ大きくなるという欠点があった。
本発明の目的は，このような欠点を是正したＭＯＳ型集積回路を提供す
ることにある。」（２頁左上欄７行∼１６行）
・「本発明のＭＯＳ型集積回路は，ｐ型あるいはｎ型のどちらか一方の型の
不純物を含む半導体基体の上に，前記不純物と反対の型の不純物を含むエ
キピタキシャル層からなる半導体基板の表面に，ソースあるいはドレイン
領域の２つの拡散層を有し，その２つの拡散層のうち一方を半導体基体ま
で達するように拡散させ，他方を半導体基体まで達しないように拡散させ
たＭＯＳトランジスタを含む回路を形成したことを特徴ととする集積回路
で，このような集積回路によれば，ＭＯＳトランジスタのソースあるいは
ドレイン一方の領域を半導体基体につけることにより半導体基体を電源線
として使えるため，従来のＭＯＳ集積回路に必要であった配線部分および
配線を行なうためのコンタクト面積を省略できる。」（２頁左上欄１７行
∼右上欄１３行）
・「また，本発明のＭＯＳ型集積回路を製造する場合，半導体基体に到達さ
せるべき領域部と他の領域部との拡散を別々に行ない，両領域部の拡散層
の深さをコントロールして半導体基体に到達された領域および到達しない
領域を作るような製造方法ももちろん採用されうるが，このような方法に
よる場合，両拡散用のマスクが２つ必要になり，また，製造工程も１工程
追加することになる。そのため，最も効果的な製造方法として以下に示す
ような製造方法が考えられる。」（２頁右上欄１４行∼左下欄３行）
・「第１図に示されるＭＯＳトランジスタは，ｎ型半導体基体１０１の上に
有るｐ型エピタキシャル層１０２，チャンネル防止用ｐ型拡散層１０３，
絶縁膜１０４，半導体基体１０１まで到達していないｎ型ドレイン拡散領
域１０５，および半導体基体１０１まで到達しているｎ型ソース拡散領域
１０６とから構成されている。・・・」（２頁右下欄１４行∼２０行）
・「第３図において，まず（ａ）図のようなｎ型半導体基体３０１の上にｐ
型エピタキシャル層３０２を有するような半導体基板の表面から（ｂ）図
のように選択的に絶縁膜３０４を付着させて，しかる後にドレイン領域に
は前記ｐ型チャンネル防止用拡散層の上からｐ型不純物を相殺するに充分
なだけの量のｎ型不純物を拡散して接合面が半導体基体まで到達しないド
レイン拡散領域３０５とし，ソース領域となるべき所ではｐ型チャンネル
防止拡散層を避けてｎ型不純物を拡散して半導体基体まで到達させたよう
なソース拡散領域３０６とすることによりＭＯＳ型集積回路を得ることが
出来る。」（３頁右上欄５行∼１７行）
・「このような製造方法によれば，チャンネル防止用拡散層３０３を利用し
てソースとドレインの拡散の深さを違えて，一方を半導体基体３０１に達
するように，他方を達しないように１回の拡散工程で行なえるので，本発
明のＭＯＳ型集積回路を製造するに際しては非常に有利である。」（３頁
右上欄１８行∼左下欄４行）
・「以上述べたように，本発明によれば大幅にパターン面積を縮小されたＭ
ＯＳ型集積回路が得られる。」（３頁左下欄５行∼７行）
・図面
【第１図】本発明のＭＯＳ型集積回路のうちの１つのＭＯＳトランジスタ
部分の構造について示した図
【第３図】本発明のＭＯＳ型集積回路の製造方法を示す図
(2)上記記載によれば，刊行物１発明は，ＭＯＳ型集積回路に関するものであ
り，拡散層の表面にコンタクト窓を設けると，コンタクト部の面積及び金属
配線部分が相当大きな面積を占め集積回路全体のパターン面積もその分だけ
大きくなるという従来のＭＯＳ集積回路の欠点を是正することを目的とし，
それを解決するため，ｐ型あるいはｎ型のどちらか一方の型の不純物を含む
半導体基体の上に，前記不純物と反対の型の不純物を含むエキピタキシャル
層からなる半導体基板の表面に，ソースあるいはドレイン領域の２つの拡散
層を有し，その２つの拡散層のうち一方を半導体基体まで達するように拡散
させ，他方を半導体基体まで達しないように拡散させたＭＯＳトランジスタ
を含む回路を形成することとし，それによりコンタクト部の面積を省略して，
大幅にパターン面積が縮小されたＭＯＳ型集積回路を得るものであることが
認められる。
４刊行物２発明の意義
(1)刊行物２(甲２）の明細書には，以下の記載がある。
・［産業上の利用分野］
「本考案は，チャンネル部分について特徴を有するＭＯＳトランジスタ
に関する。」（１頁１１行∼１３行）
・［考案の目的］
「本考案の目的は，構造的には狭いチャンネルながら実効的には広いチ
ャンネルを実現でき，狭チャンネル効果を防止して，動作速度の向上，素
子分離の容易化を図ることである。」（２頁１５行∼１９行）
・［考案の構成］
「このために本考案のＭＯＳトランジスタは，ソース領域とドレイン領
域の間に，両領域方向に沿って両領域に接し或いは食い込むように溝を形
成し，該溝内に絶縁物を充填し，該絶縁物を介してゲート電圧を印加する
ように構成した。」（２頁２０行∼３頁５行）
・［実施例］
「・・・第１図に示すように，本実施例では，ソース領域３とドレイン
領域４との間に，それらの領域３，４に一部が食い込むように（少なくと
も接すれば良い。）溝９を形成し，その溝９の底面及び壁面部分がチャン
ネルとして機能するようにしている。・・・」（３頁６行∼１４行）
・「このようにチャンネル構造を二次元から三次元の構造とすることにより，
平面的には従来と同一のチャンネル幅でありながら，実効的に「２ｄ」だ
け増加したチャンネル幅となる。よって，狭チャンネル効果が顕著となる
直前のチャンネル幅よりも『２ｄ』だけ狭いチャンネル構造を採用するこ
とができ，素子の微細化が可能となる。また，従来と同等のチャンネル幅
を採用すれば，電流密度を増大することができる。」（３頁１９行∼４頁
７行）
・「第２図は最終的にＦＥＴとして構成したトランジスタの断面を示す図
である。このＦＥＴの作成に当たっては，まず①単結晶層２の上にソース
領域３とドレイン領域４を従来と同様な方法で形成し，次に②チャンネル
用の溝９を選択エッチングにより形成し，次に③その溝９の内壁及び底を
酸化処理してそれらの面に酸化膜１０を形成し，次に④その溝９内にポリ
シリコンを埋め込んで，ゲート電極１１を形成する。」（４頁９行∼１７
行）
・［考案の効果］
「以上から本考案によれば，実効的にチャンネル幅を広くすることがで
き，狭チャンネル効果を伴わずに微細構造とすることができ，また電流密
度の増大化，素子分離の容易化も可能となる。」（５頁７行∼１１行）
・図面
【第１図】本考案の一実施例のトランジスタのチャンネル溝部分の構造を
示す説明図
【第２図】同トランジスタの断面図
(2)上記記載によれば，刊行物２発明は，ＭＯＳトランジスタに関するもので
あり，構造的には狭いチャンネルながら実効的には広いチャンネルを実現す
ることを目的とし，そのためにソース領域とドレイン領域の間に両領域方向
に沿って両領域に接し或いは食い込むように溝を形成し，該溝内に絶縁物を
充填し，該絶縁物を介してゲート電圧を印加するように構成したものであり，
それにより狭チャンネル効果を伴わずに微細構造とすることができる上，電
流密度の増大化を可能とするものであることが認められる。
５取消事由１に対する判断
そこで，上記１ないし４に基づき，原告主張の取消事由１（相違点２を刊行
物２発明により克服することの困難性）の当否について判断する。
(1)刊行物１発明及び刊行物２発明の課題について
原告は，刊行物１発明がＭＯＳトランジスタの外部構造に着目した課題を
掲げているのに対し，刊行物２発明はＭＯＳトランジスタの内部構造に着目
した課題を掲げており，両者の課題は互いにまったく異なるものであるにも
かかわらず，審決が「共に，ＭＯＳトランジスタに関する技術分野に属し，
面積の縮小を課題とするものである点で共通するものである。」（８頁４∼
６行）としたことは誤りであると主張する。
しかし，集積回路は各種の半導体素子や電極・配線部分を含む様々な構成
要素が集積されて構成されており，集積回路全体の縮小化（微細化）は，一
般的には各構成要素の微細化効果と集積回路全体のレイアウトの改善等に
よってもたらされるものであることに照らすと，高集積化と微細化が求めら
れる半導体集積回路の技術分野において，微細化の対象部分は異なるとして
も，半導体集積回路の各部の構成要素をそれぞれ微細化することにより，全
体としてのさらなる微細化を実現しようとする試みは，当業者（その発明の
属する技術の分野における通常の知識を有する者）であれば当然に検討すべ
き技術常識であるといえる。したがって，刊行物１発明と刊行物２発明とを
組み合わせることにより，集積回路全体の縮小化・微細化を実現しようとす
ることは，当業者が当然に考慮することであるというべきである。原告の主
張は，集積回路全体の微細化に何れか一方の配置間隔が支配的になるという
条件（例えば，コンタクト部や金属配線部分の配置に要する幅よりもチャン
ネルの配置に要する幅の方が極端に大きい場合等）の下では，他方の微細化
の効果は集積回路全体の微細化に十分寄与し得ない場合があることを指摘し
ているにすぎず，仮にこのような場合であっても，一方の配置間隔の微細化
が十分に進めば他方の微細化技術の寄与が次第に大きくなると考えられるか
ら，特定条件の下で微細化の相乗効果が現れないとしても，そのことが直ち
に複数の微細化技術の組合せに関する試みを妨げるということはでず，採用
することができない。
(2)電流密度について
原告は，刊行物２発明によってチャンネル幅を実効的に広げた構成がなぜ
電流密度の増大化という効果を奏するのか技術的に不明確であり，この観点
において刊行物１発明の課題との共通性について議論することはできないと
主張する。
この点，前記のとおり，刊行物２には「平面的には従来と同一のチャンネ
ル幅でありながら，実効的に『２ｄ』だけ増加したチャンネル幅となる」こ
と，これにより「従来と同等のチャンネル幅を採用すれば，電流密度を増大
することができる」ことが記載されている。この記載は，従来技術において，
ＭＯＳトランジスタのチャンネル部分（ゲート電極下の領域）は半導体基板
表面のみが電流路（チャンネル）として機能していたが，ゲート領域に溝
（深さｄ）を形成すると溝の側面も電流路として機能するようになり，基板
の平面方向から見ると同じ大きさのチャンネル部分でも，電流路の幅（実効
的なチャンネル幅）が溝の両側面（２ｄ）だけ拡張し，結果として，トラン
ジスタの電流が増大するということを意味していることが認められる。そし
て，「電流密度」とは「電流に垂直な単位面積当たりの電流」のこと（岩波
理化学辞典，甲８）であって，刊行物２における「電流密度」は，ＭＯＳト
ランジスタの電流に垂直な面（ソース・ドレイン方向に対して垂直な面）に
単位面積を想定し，その単位面積を流れるトランジスタの電流のことである
と解されるから，刊行物２に記載された「電流密度を増大することができ
る」との記載は，溝により平面視で同じ幅のチャンネル部分に流れる電流が
増大することにより，ＭＯＳトランジスタの電流に垂直な単位面積当たりの
電流を増大することができるというものであり，「電流密度」及び「電流密
度の増大」の技術的意味は明確であるというべきである。
なお，被告の「『電流密度』が，平面的な単位面積当たりの電流量を示し
ている」との主張，あるいは，乙１∼３文献等における「単位基板主面々積
あたりの電流密度」等の記載は，平面視でチャンネル長とチャンネル幅を同
一にした従来技術のＭＯＳトランジスタとの比較を前提として，同一のチャ
ンネル長とチャンネル幅（チャンネル部分の面積）を流れる電流が増加する
こと，すなわち，電流密度として平面的な単位面積当たりの電流量を採用し
た場合であっても電流密度が増大することを指摘していると理解でき，結局，
ＭＯＳトランジスタの占有面積を大きくすることなく電流量を増大させるこ
とを「電流密度の増大」と呼んでいる点で両者は同じ意味であるということ
ができ，技術的にも正しく解釈できるというべきである。
よって，刊行物２の「電流密度の増大化」という効果の技術的意味は明確
である。
(3)電流密度の増大が周知の課題であるかについて
ア原告は，審決において，ＭＯＳトランジスタに関する技術分野において
電流密度を増大させることが当然求められる周知の課題であることを裏付
ける証拠は何ら示されていないと主張するので，まず，周知技術について
検討する。
イ以下の各文献には，次のとおりの記載がある。
(ｱ)特開平８−２２７９９８号公報（発明の名称「バックソースＭＯＳＦ
ＥＴ」，出願人富士電機株式会社，公開日平成８年９月３日。以下，
この文献を「甲３文献」という。甲３）
・【産業上の利用分野】
「本発明は，パワーＩＣのパワー素子として，またディスクリート
素子として，使用される高耐圧パワーＭＯＳＦＥＴ（金属−酸化膜−
半導体構造の電界効果トランジスタ）に関する。」(段落【０００
１】）
・「以上の問題に鑑み，本発明の目的は，大電流化，低オン抵抗化に適
する構造をもち，しかもロジック部へのノイズ発生の問題のないＭＯ
ＳＦＥＴを提供することにある。」（段落【０００８】）
・「ｎソース領域１０４の拡散深さｘｊは５μｍであり，ｎソース領++
域１０４とｎ基板１０１とは完全に短絡し，ｎ基板１０１の裏面全++
体に設けられたＡｌ合金膜はソース電極１１０となる。また，ｎ基+
板１０１の表面側にはｎドレイン領域１０６に接触してドレイン電+
極１１１が全面に形成される。このようにソース電極１１０とドレイ
ン電極１１１とをそれぞれ基板裏面，基板表面に形成することにより，
配線面積が増大し，配線抵抗が大幅に低減できて，低オン抵抗のＭＯ
ＳＦＥＴとすることができる。また，ｎ基板１０１の裏面のソース+
電極１１０に放熱板を形成することにより，通常のディスクリート素
子並みの大電流出力化が可能となる。」（段落【００２２】）
・【発明の効果】
「以上説明したように本発明のバックソースＭＯＳＦＥＴは，下記
する効果を奏する。ソース電極とドレイン電極とを別の面に分離する
ことにより，配線形状の簡素化，配線抵抗の大幅な低減を実現し，し
かも基板とソース領域とを短絡させて，ソース電極を基板裏面に形成
することにより，基板電位を安定化して，ノイズの発生を抑制す
る。」（段落【００３５】）
・「基板自体をソース領域として使用するトレンチＭＯＳＦＥＴ構造と
することによっても，高集積化による低オン抵抗化および低ノイズ化
を実現できる。」（段落【００３７】）
(ｲ)特開昭５０−１５２６７６号公報(発明の名称「絶縁ゲート型電界効
果トランジスタ」，出願人株式会社日立製作所，公開日昭和５０年１
２月８日。以下，この文献を「甲４文献」という。甲４）
・特許請求の範囲
「１．第１導電型の半導体基板表面上に形成された第２導電型の半
導体層内に互に離れて該層表面から形成された第１導電型のソース領
域およびドレーン領域を有すると共に該ソース領域と該ドレーン領域
との間の上記半導体層表面上に絶縁膜を介してゲート電極を有する絶
縁ゲート型電界効果トランジスタにおいて，上記ドレーン領域（また
はソース領域）を上記基板に達するものとすると共に上記基板の裏面
からドレーン電極（またはソース電極を取り出すようにしたことを特
徴とする絶縁ゲート型電界効果トランジスタ。」（６頁左下欄５行∼
１５行）
・発明の詳細な説明
「・・・しかし，上記構造では，上記両領域の取り出し電極６，７
が同一表面上に形成されているため，上記２，３の領域を小さくはで
きず，チップサイズが定められると，とり得るＷの値にも自ずと限界
があり，大きな出力電流を得るためには最適な構造ではなかった。」
（７頁右上欄１行∼６行）
・「・・・このような構造とした結果，出力が大きく，とくに，オン抵
抗が大幅に改善されたＭＯＳＦＥＴが得られる。」（７頁左下欄２０
行∼右下欄２行）
・「・・・このように，このＭＯＳＦＥＴでは，ドレーン取り出し電極
７は，素子の裏面から取り出しているため，ドレーン領域１０は小さ
くてすみ，かつ，ソース領域２をメッシュ状にしたため，バー状の従
来のものに比べ，ソース抵抗が約２桁減少したため，ソース抵抗によ
る相互コンダクタンスの低下がなくなり，単位面積当りの出力電流が，
従来のもの（第１図）に比べて大幅に増加した。」（８頁右上欄６行
∼１４行）
・「実施例６
さらに，この発明の他の実施例により得られたＭＯＳＦＥＴの断面
構造を第９図に，その回路構成を第１０図に示す。この構造では，裏
面にソース領域１３が基板として共通になり，ドレーン領域１４が表
面に形成されている。」（９頁左上欄１６行∼右上欄１行）
(ｳ)特開昭５７−１０９７３号公報（乙１文献）
・「２.特許請求の範囲
(1)夫々互いに直交する長さ，厚さ，幅にて規定される主電流通路
を有する半導体装置において，
上記長さ及び厚さを基板の主面に略々平面方向に，上記幅を基
板の主面に略々直交方向に，夫々規定すると共に，上記幅を上記
長さより大寸法としたことを特徴とする半導体装置。」（１頁左
下欄４行∼１２行）
・発明の詳細な説明
「このような構成によると，主電流通路の長さが短くなつても，そ
の厚さを不純物拡散，イオン注入のアニール温度等の限界に制限され
ることなく，小さくできるので，特性上の限界は大幅に改善できる。
さらに主電流通路の幅は基板の厚さのオーダーまでは主面の占有面積
を増大させることなく大きな値とすることができる。主電流通路の長
さが１μｍ前後のときは単位主面の面積あたりの電流密度は従来構成
の１０∼１０００倍までに増大させることができる。このように本発
明によれば，必要に応じて，主電流通路の長さは従来構造から由来し
たような制限なく小さくできるし，単位基板主面々積あたりの電流密
度は飛躍的に増大させることができる。」（２頁左下欄２０行∼右下
欄１３行）
・「・・・チヤネル幅Ｗは基板が半導体の場合は基板の厚さＤのオーダ
ーまでは大きくできるので，トランジスタの電流を大きくとることが
でき，要すれば電力トランジスタを小面積で実現するのにも好適な構
造となつている。」（３頁左上欄１８行∼右上欄３行）
(ｴ)特開平５−１１００８３号公報（乙２文献）
・【発明の効果】
「上述した説明からも明らかなように，この発明の電界効果トラン
ジスタによれば，溝はソース領域及びドレイン領域を結ぶ方向に延在
するので，素子形成領域の溝を設けた部分ではドレイン電流が流れる
方向と交差する方向における素子形成領域の表層部分の長さＰが溝を
設けない場合よりも長くなり，従って実効的なゲート幅が増加する。
従ってこの発明によれば，平面的に見た場合のゲート幅が従来と同じ
大きさであっても，実効的なゲート幅を平面的に見た場合のゲート幅
よりも大きくすることができるのでドレイン電流量を従来よりも増加
させこれにより動作速度を従来よりも速くすることができる。」(段
落【００３０】）
(ｵ)特開昭５４−９９５７３号公報(乙３文献）
・「かゝる製造方法により得られたＩＧＦＥＴの導電チャンネルは第３
図に明示する如く，凹部１０の半導体層１と接する部分１２に沿って
形成されることになる。その結果チャンネル巾が実質的に凹部１０の
底面に対して更に両側面を加えた長さに等しくなり，チャンネル巾Ｗ
が増大することになる。従って凹部の深さによりチャンネル巾Ｗを大
とすることができるのでトランジスタの占有面積を増加させることな
く小面積で大電流のＩＧＦＥＴが可能となる。」（２頁左下欄１行∼
１０行）
ウ上記のとおり，甲３文献及び甲４文献には，ソース電極を裏面から取り
出したＭＯＳＦＥＴ（ＭＯＳトランジスタ）が開示されており，これは，
ソース領域を裏面の半導体基体まで到達させるという点において刊行物１
発明のＭＯＳトランジスタと同等の構造を有するところ，このような構造
を採ることにより，オン抵抗の改善が図られるとともに，甲３文献に記載
された発明では，裏面のソース電極に放熱板を形成することもでき，大電
流出力化が可能となることが認められる。そして，素子面積を拡大するこ
となくトランジスタ構造を改良し，オン抵抗を改善して大電流出力化を図
ることは，単位面積当たりの出力電流の増加，すなわち，電流密度の増大
を図っているものといえる。
また，乙１∼３文献には，刊行物２と同じく，チャンネル部分に溝又は
凹部を設けたゲート構造を有するＭＯＳトランジスタが記載されており，
該ゲート構造により，平面的に見た場合のゲート幅（すなわちトランジス
タの占有面積）を増加させることなく大電流とすること，すなわち，電流
密度を増大させることが記載されている。
以上より，トランジスタの占有面積を増加させることなく大電流とする
こと，すなわち電流密度を増大させることは，ＭＯＳトランジスタの技術
分野において周知の課題であると認めることができる。
そして，上記のとおり，ＭＯＳトランジスタに関する技術分野において，
電流密度を増大させることは当然求められる周知の課題であって，刊行物
１発明と同じくソース領域を裏面の半導体基体まで到達させたＭＯＳトラ
ンジスタにおいては大電流出力化を課題としており，他方，刊行物２発明
の溝を利用したゲート構造によって電流密度を増大することにより同面積
での電流量を大きくできるから，このゲート構造がソース・ドレイン電流
の大電流化に寄与することが認められる。そうすると，刊行物１発明と刊
行物２発明の技術を組み合せること，具体的には，刊行物１発明のソース
・ドレイン構造と刊行物２発明のゲート構造を組み合わせることは，当業
者が当然に検討すべきことということができる。したがって，トランジス
タの大電流化又は電流密度の増大という共通の課題を解決するために，刊
行物１発明のソース・ドレイン構造を有するＭＯＳトランジスタに対して
刊行物２発明のゲート構造を採用することは，当業者が容易に想到し得た
ことと認めるのが相当である。
(4)示唆の不存在について
ア原告は，刊行物１発明，刊行物２発明，その他技術常識ないし周知技術
には，刊行物１発明のゲート電極の構造として刊行物２発明を採用する試
みをしたはずであるという示唆等は一切存在していないから，本願発明は，
刊行物１発明，刊行物２発明及びその他技術常識ないし周知技術から容易
に想到し得たものではない，と主張する。
しかし，刊行物１発明と刊行物２発明に技術課題の共通性が存在し，両
発明の作用・効果の相乗効果が期待されることは前記のとおりであるから，
当業者が両発明の技術を組み合わせる動機付けは存在するというべきであ
る。よって，原告の上記主張は採用することができない。
イなお，原告は，刊行物１の第３図では，ドレイン領域３０５とソース領
域３０６とが，埋込ゲートの採用が不可能な程度まで非常に近接して形成
されていると主張する。
しかし，刊行物１の第３図を見ても，ドレイン領域３０５とソース領域
３０６が埋込ゲートの採用が不可能な程度まで非常に近接して形成されて
いるとは認めがたい上，刊行物１のその他の記載を見ても，ドレイン領域
３０５とソース領域３０６とが，埋め込みゲートの採用が不可能な程度ま
で非常に近接して形成されていることを窺わせる記載は見当たらない。し
たがって，原告の上記主張はその前提において誤りがある。
また，刊行物１発明においては少なくとも平面的なゲート電極の形成が
可能なのであるから，これに刊行物２発明の溝埋め込みゲートの採用が不
可能であるということはできない。
加えて，埋込ゲートに関する刊行物２発明は，素子の微細化又は電流密
度の増大を意図した発明であって，刊行物２(甲２）に，溝を形成してゲ
ート電極を埋め込む際に，従来の平面的なゲート電極の形成に比してドレ
イン領域とソース領域との間により広い領域を確保することが必要となる
との記載はなく，製造工程に関する「①単結晶層２の上にソース領域３と
ドレイン領域４を従来と同様な方法で形成し」（明細書４頁１１行∼１３
行）との記載によれば，ソース・ドレイン領域に関し，従来と同じ製法が
採用され，従来と同じ構造が形成されると解されるから，従来と同じソー
ス・ドレイン領域に刊行物２に記載のゲート構造を採用しうるものと認め
られる。
よって，原告の前記主張は採用することができない。
６取消事由２（刊行物１発明から本願発明を想到することについての阻害要因
の存在）に対する判断
(1)刊行物１発明におけるゲート電極の構造及び機能について
原告は，刊行物１の第１図に関し，絶縁膜１０４がＭＯＳトランジスタの
製造工程（ｎ型不純物の拡散工程）においてはマスクとして機能し，かつＭ
ＯＳトランジスタの完成時においては半導体層とゲート電極とを絶縁するゲ
ート絶縁膜として機能すると主張する。
しかし，刊行物１(甲１）において「第１図は，本発明のＭＯＳ型集積回
路のうちの１つのＭＯＳトランジスタ部分の構造について示した図」（３頁
左下欄１３行∼１５行）との記載があるとしても，第１図と第３図（ｄ）の
開示内容が実質的に同じことからすれば，第１図には第３図記載の製造工程
が終了した時点でのＭＯＳトランジスタの構造が示されていると解するのが
相当である。そして，第１図に示されたものがＭＯＳトランジスタである以
上，ゲート電極が必要であることは明らかであるが，第１図に示されている
のは第３図記載の製造工程が終了した時点のＭＯＳトランジスタの状態で
あって，刊行物１には，この後に行われるゲート電極形成に至るまでの製造
工程については何ら記載がない。
よって，第１図の後のトランジスタ製造工程が不明であり，刊行物１には，
絶縁膜１０４が完成品としてのＭＯＳトランジスタにそのままゲート絶縁膜
として残るとの明示的な記載もないから，第１図に記載された絶縁膜１０４
が，ＭＯＳトランジスタの完成時においては半導体層とゲート電極とを絶縁
するゲート絶縁膜として機能すると判断することはできない。
(2)刊行物１発明の目的について
原告は，刊行物１は，拡散用マスクの増加及び製造工程の追加を回避する
ことについても課題として掲げられていると主張する。
しかし，刊行物１には，ソース・ドレイン領域の形成に関し，半導体基体
に到達させるべき領域部と他の領域部との拡散を別々に行う場合，両拡散用
のマスクが２つ必要になりまた製造工程も１工程追加することになるとの問
題意識に基づき，それを解決するための最も効果的な製造方法として，第３
図に示されるような製造方法を採用したことが記載されているが，マスク用
絶縁膜とゲート絶縁膜の共有化を示唆する記載は見当たらない。そうすると，
刊行物１発明が目的とする製造工程の簡略化（マスク数の低減）は，ソース
・ドレイン領域の同時形成を課題とし，拡散深さの異なるソースとドレイン
の拡散層を１回の拡散工程で行うことをもってその課題を達成していると解
され，他の工程における絶縁膜の共有化までを必須事項とするものではない
と解するのが相当である。
よって，拡散用マスクの増加及び製造工程の追加を回避することについて
も課題としていることは認められるとしても，マスク用絶縁膜とゲート絶縁
膜の共有化をも課題としているとは認められないから，刊行物１の絶縁膜１
０４がＭＯＳトランジスタの完成時においてはゲート絶縁膜として機能する
と認定し得る根拠はないというべきである。
(3)ゲート絶縁膜形成の周知技術について
ア特開昭５３−１２３６６１号公報（乙４文献）には以下の記載がある。
・「まず，第１図（ａ）に示すように，Ｎ形のシリコン単結晶基板（１）
上に選択的にシリコン酸化膜（ＳｉＯ膜）（２）を形成した後，ジボ２
ラン（ＢＨ）を含む雰囲気中にて加熱しホウ素を拡散させて，Ｐ形の２６
ソース・ドレイン領域（３）を形成する。次に，第１図（ｂ）に示すよ
うに，ＳｉＯ膜（２）を除去後厚いＳｉＯ膜（４）を半導体基板２２
（１）上に作製し，写真製版，エツチングにより，ソース・ドレイン領
域（３）へ金属配線を接着さすための開口部（５）およびゲート絶縁膜
形成およびゲート絶縁膜（８）へのＡｌ配線のコンタクト用の開口部
（６）を形成する。つづいて，第８図（ｃ）に示すように，開口部
（６）に露出する半導体基板（１）上にゲート絶縁膜（７）を形成した
後，開口部（５）に露出するソース・ドレイン領域（３），ゲート絶縁
膜（７）およびＳｉＯ膜（４）上にＡｌを被着させ，所要の形状にパ２
ターン形成して金属配線（８）を形成して，ＰチヤネルＡｌゲートＭ
ＯＳＦＥＴの半導体ウエハが完成する。」（２頁左上欄７行∼右上欄
４行）
イ特開昭４９−５３３８４号公報（乙５文献）
・「この基体（１１）の表面に特に酸化雰囲気中で加熱処理することによ
つて表面を熱酸化させてＳｉＯよりなる拡散マスク層（１２）を形成２
する（第２図Ｂ）。・・・これら窓（１３ｓ）及び（１３ｄ）を通じて
基体（１１）と異る導電形例えばＰ形となる不純物のボロンＢを拡散し
てソース領域（１４ｓ）及びドレイン領域（１４ｄ）を形成する（第２
図Ｃ）。・・・次いで，本発明に於ては，基体（１１）上の領域（１４
ｓ）及び（１４ｄ）が形成された側の面上の拡散マスク層（１２）を全
面的に例えばエツチングによつて除去する（第２図Ｄ）。その後，特に
本発明に於ては低温化学的気相成長ＣＶＤ法によって例えばＳｉＯを２
形成して表面不活性化の為の絶縁層，いわゆるパツシベーシヨン用の絶
縁層（１５）を形成する（第２図Ｅ）。・・・この絶縁膜（１５）に対
してフオトエツチングを行い，ソース及びドレイン各領域（１４ｓ）及
び（１４ｄ）間上にフオトエツチングによって窓（１５ａ）を形成する
（第２図Ｆ）。その後，この窓（１５ａ）を通じて例えば基体（１１）
の表面を熱酸化して数１００∼数１０００Å程度の所要厚味を有するゲ
ート絶縁層（１６）を形成する（第２図Ｇ）。」（２頁左下欄７行∼３
頁左上欄３行）
ウ上記記載によれば，不純物の拡散工程（ソース・ドレイン領域の形成工
程）において拡散マスクとして利用した絶縁膜を全面的に一旦除去するこ
とや，パッシベーション(保護)用の絶縁膜が基板上に形成されている場合
であってもソース・ドレイン領域間（チャンネル部分）の上の絶縁膜を一
旦除去した後にゲート絶縁膜を形成することは，当業者において広く行わ
れている技術であると認められる。
また，ＭＯＳトランジスタのゲート絶縁膜は，チャンネル（基板）とゲ
ート電極との間に介在し，チャンネルを流れる電流をゲート電極に加わる
電圧で制御する際にチャンネル（基板）に加わる電圧の影響を決定づける
から，一般に，その特性（厚さ，誘電率，緻密性等）を厳密に制御して形
成されるのが通常であり，不純物導入時のマスクとして用いる絶縁膜とは，
求められる特性が異なるものと解される。よって，このような理由からも，
乙４文献，乙５文献に記載されているように，ゲート絶縁膜を別工程で形
成することが，むしろ通常採用される製造工程であると認められる。
したがって，刊行物１発明におけるマスクとしての絶縁膜１０４は，Ｍ
ＯＳトランジスタのゲート絶縁膜として兼用することまでは想定されてい
ないと解するのが相当である。
エなお，原告は，乙４文献，乙５文献は，刊行物１の作成時点では公開さ
れていないから刊行物１の内容に影響を及ぼすことはあり得ないと主張す
るが，刊行物１発明に基づく容易想到性を検討する判断時点は，本願発明
の出願時（優先権主張日）の技術常識であるから，原告の上記主張は採用
することができない。
(4)小括
以上のとおり，刊行物１に拡散マスクとして用いた絶縁膜１０４（絶縁膜
３０４）をゲート絶縁膜にそのまま用いるとの記載はなく，刊行物１発明に
おいて，ゲート電極はｎ型ソース拡散領域１０６及びｎ型ドレイン拡散領域
１０５の間に設けられた絶縁膜１０４上に設けられると判断する必然性はな
い。そうすると，刊行物１発明においても，絶縁膜１０４を除去してゲート
絶縁膜を新たに形成することは，当然に想定されているということができ，
刊行物１発明のソース・ドレイン領域の形成工程後に，チャンネル部分上の
絶縁膜１０４を除去して，更にチャンネル部分に溝を形成し，その後ゲート
絶縁膜及びゲート電極を形成するとの刊行物２に記載の工程を行うこと（す
なわち，刊行物２発明のゲート構造を採用すること）に，格別の困難性は存
在しない。
したがって，刊行物１発明のＭＯＳトランジスタにおいて刊行物２発明の
ゲート電極の構造を採用することは，刊行物１発明の目的に反する方向への
変更になるということはできないから，阻害要因が存在するとはいえず，原
告の主張は，その前提において誤りがあり，採用することができない。
７結語
以上によれば，原告主張の取消事由は全て理由がない。
よって原告の請求を棄却することとして，主文のとおり判決する。
知的財産高等裁判所第２部
裁判長裁判官中野哲弘
裁判官真辺朋子
裁判官田邉実

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