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平成１７年（行ケ）第１０４３３号　補正の却下決定取消請求事件
平成１８年２月２０日判決言渡，平成１８年１月２３日口頭弁論終結
　　　　　判　　　　決
　原　告　テキサス　インスツルメンツ　インコーポレイテッド
　訴訟代理人弁理士　浅村皓，浅村肇，岩井秀生，林鉐三，清水邦明，畑中孝之，
小池恒明，片寄恭三
　被　告　特許庁長官　中嶋誠
　指定代理人　堀江義隆，川名幹夫，小池正彦，青木博文
　　　　　主　　　　文
　特許庁が不服２００３－１９４００号事件について平成１６年１２月１３日にし
た平成１５年１１月４日付けの手続補正を却下する旨の決定を取り消す。
　訴訟費用は被告の負担とする。
　　　　　事実及び理由
第１　原告の求めた裁判
　主文と同旨の判決。
第２　事案の概要
　本件は，特許出願人が，明細書についてした手続補正を却下する旨の決定の取消
しを求める事案である。
　１　特許庁における手続の経緯
　(1)　原告は，平成４年４月２２日，発明の名称を「マイクロプロセッサと同期し
て動作するランダムアクセスメモリ」とする特許出願（請求項の数２）をした。
　(2)　原告は，平成１１年４月２０日，発明の名称を「マイクロプロセッサと同期
するメモリ，及びデータプロセッサ，同期メモリ，周辺装置とシステムロックを含
むシステム」に変更するとともに，請求項の数を６９とする補正をし，さらに，平
成１４年３月２８日，請求項８，５２及び５３を変更する補正をした。なお，これ
らの補正は，平成５年法律第２６号による改正前の特許法の規定によるものであ
る。
　(3)　原告は，平成１５年６月３０日付けの拒絶査定を受けたので，同年１０月２
日，拒絶査定に対する審判を請求するとともに（不服２００３－１９４００号事件
として係属），請求項の数を１とする補正をし，さらに，同年１１月４日，請求項
の数を６７とする補正（以下「本件補正」という。）をした。
　(4)　特許庁は，平成１６年１２月１３日，平成１１年４月２０日付け，平成１４
年３月２８日付け及び平成１５年１１月４日付けの手続補正を却下する旨の決定を
し，平成１６年１２月２４日，その謄本を原告に送達した。
　２　特許請求の範囲の記載（本件補正後のもの）
【請求項１】　デジタルプロセッサと，
　デジタルプロセッサの動作を制御するタイミングエッジを有するシステムクロッ
ク信号を生成するシステムクロック回路と，
　システムクロック信号のエッジに応答し，アドレス可能な蓄積セルをアクセスす
る同期ランダムアクセスメモリとを有し，
　前記同期ランダムアクセスメモリは，システムクロック信号と第１のデータ制御
信号に応答し蓄積セルへの読み書きのため所定数のデータビットを選択するタイミ
ングおよび制御回路を有し，前記所定数は前記第１のデータ制御信号の第２論理状
態のときよりも第１論理状態のときのほうが大きく，さらに前記同期ランダムアク
セスメモリは，システムクロック信号に応答してデータをラッチする入力及び出力
データラッチを有する，データ処理システム。
【請求項２】　前記データ処理システムは，
　前記タイミングおよび制御回路によって生成された第１の制御信号に応答し同期
メモリへデータを書き込んだりあるいはそこからデータを読み出すためアドレス可
能な蓄積セルの行をアクセスする行アドレス回路と，
　前記タイミングおよび制御回路によって生成された別の制御信号に応答し同期メ
モリへデータを書き込んだりあるいはそこからデータを読み出すためアドレス可能
な蓄積セルの列のブロックをアクセスする列アドレス回路とを有する，請求項１記
載のデータ処理システム。
【請求項３】　前記同期ランダムアクセスメモリは，
　開始列アドレス信号を受け取り，システムクロック信号と前記第１のデータ制御
信号に応答し第１グループの列アドレス信号と第２グループの列アドレス信号を生
成する列アドレスカウンタ回路と，
　前記第１グループの列アドレス信号に応答し列のブロックをアクセスする列デコ
ード回路と，
　前記第２グループの列アドレス信号に応答し蓄積セルへのデータの書き込み及び
蓄積セルからのデータの読み出しをするデータマルチプレクサ回路とを有する，請
求項２記載のデータ処理システム。
【請求項４】　前記所定数のビットは４である，請求項３記載のデータ処理システ
ム。
【請求項５】　前記所定数のビットは８である，請求項３記載のデータ処理システ
ム。
【請求項６】　同期ランダムアクセスメモリは，スタティック蓄積セルアレイを有
する半導体装置として製造される，請求項３記載のデータ処理システム。
【請求項７】　前記タイミングおよび制御回蕗は，第２の制御信号に応答し蓄積セ
ルのアレイに書き込まれるあるいはそこから読み出されるデータビットの順序を決
定する，請求項６記載のデータ処理システム。
【請求項８】　デジタルプロセッサと，
　デジタルプロセッサの動作を制御するタイミングエッジを備えたシステムクロッ
ク信号を生成するシステムクロック回路と，
　行と列のアドレスによってアドレス可能であり，蓄積セルのアレイにデータを蓄
積可能な同期ランダムアクセスメモリとを有し，
　前記デジタルプロセッサは，システムクロック信号のエッジに応答し，システム
クロック信号のタイミングエッジに相互に関連されたタイミングエッジを有するゲ
ートされたシステムクロック信号を生成し，
　前記ランダムアクセスメモリは，ゲートされたシステムクロック信号のエッジと
制御信号に応答し蓄積セルへの読み書きのため所定数のデータビットを選択するタ
イミング及び制御回路を有し，さらに前記ランダムアクセスメモリは前記ゲートさ
れたシステムクロック信号のエッジに応答してデータをラッチする入力及び出力デ
ータラッチを有する，データ処理システム。
【請求項９】　アドレス可能な行と列に配列された蓄積アレイと，
　行アドレスバッファと，
　行アドレスデコーダと，
　列アドレスバッファと，
　第１及び第２の論理状態を有する制御信号を生成するカウント制御回路と，
　カウンタ回路と，
　列アドレスデコーダと，
　マイクロプロセッサから与えられたシステムクロック信号のエッジに応答し，行
アドレスデコーダを介してデコードするため行アドレスデータが行アドレスバッフ
ァに蓄積されることを可能にし，かつ列アドレスデータが列アドレスバップァに蓄
積されることを可能にする回路とを有し，
　前記カウンタ回路は，列アドレスデコーダにおいてデコードするため列アドレス
データを蓄積し，前記第１の論理状態に応答して第１の所定数の列アドレス信号を
生成し，かつ前記第２の論理状態に応答して第２の所定数の列アドレス信号を生成
する，
同期ランダムアクセスメモリ。
【請求項１０】　同期ランダムアクセスメモリは，
　システムクロック信号のエッジに関連し行アドレスバッファに行アドレスデータ
の蓄積を可能にさせる行アドレス制御信号と，
　システムクロック信号のエッジに関連し列アドレスバッファに列アドレスデータ
の蓄積を可能にさせる列アドレス制御信号と，
　システムクロック信号のエッジに関連し，同期ランダムアクセスメモリの入力端
子に加えられたデータがシステムクロック信号と同期してアドレスされた蓄積セル
に書き込まれることを可能にする書き込み制御信号を発生させる書き込み信号と，
　システムクロック信号のエッジに関連し，アドレスされた蓄積セルに蓄積された
データがシステムクロック信号と同期して同期ランダムアクセスメモリの出力端子
から読み出されることを可能にする読み出し制御信号を発生させる読み出し信号と
を有する請求項９記載の同期ランダムアクセスメモリ。
【請求項１１】　アドレス可能な行と列に配置された蓄積セルアレイと，
　行アドレスバッファと行アドレスデコーダを含み，行アドレスデータに応答して
蓄積セルアレイから少なくとも１つの行をアドレスする行アドレス回路と，
　列アドレスバッファと列アドレスデコーダを含み，列アドレスデータに応答して
蓄積セルアレイから少なくとも１つの列をアドレスする列アドレス回路と，
　システムクロック信号のエッジに応答し，行アドレスデコーダを介してデコード
するため行アドレスデータが行アドレスバッファに蓄積されることを可能し，列ア
ドレスデコーダにおいてデコードするため列アドレスデータが列アドレスバッファ
に蓄積されることを可能にするアドレス制御回路と，
　システムクロック信号と第１の制御信号に応答し蓄積セルアレイから所定数のデ
ータビットを生じさせ，所定数は第１の制御信号の第２論理状態のときよりも第１
論理状態のときの方が大きい，データ制御回路と，
を有する同期ランダムアクセスメモリ。
【請求項１２】　システムクロック信号に関連し行アドレスバッファに行アドレス
データの蓄積を可能にさせる行アドレス制御信号と，
　システムクロック信号に関連し列アドレスバッファに列アドレスデータの蓄積を
可能にさせる列アドレス制御信号と，
　システムクロック信号に関連し，同期ランダムアクセスメモリの入力端子に加え
られたデータが蓄積セルアレイに書き込まれることを可能にする書き込み制御信号
を発生させる，第１の状態を有するデータ制御信号と，
　システムクロック信号に関連し，蓄積セルアレイに蓄積されたデータが同期ラン
ダムアクセスメモリの出力端子から読み出されることを可能にする読み出し制御信
号を発生させる，第２の状態を有する前記データ制御信号とを有する請求項１１記
載の同期ランダムアクセスメモリ。
【請求項１３】　列アドレスバッファと列アドレスデコーダとの問に置かれ，第１
グループのビットと第２グループのビットを有する列アドレスデータを受け取る列
アドレスカウンタと，
　列アドレスカウンタの第２グループのビットに応答し蓄積セルアレイへ書き込ま
れるまたはそこから読み出されるデータビットの導電通路を形成するマルチプレク
サとを有し，
　前記列アドレスデコーダは，列アドレスカウンタの第１グループのビットに応答
しデータの書き込みあるいはデータの読み出しのため蓄積セルアレイの列のブロッ
クをアクセスする，請求項１２記載の同期ランダムアクセスメモリ。
【請求項１４】　列アドレスカウンタに結合されたカウント制御回路を有し，該カ
ウント制御回路は，第１の制御信号に応答して蓄積セルアレイに書き込まれるまた
はそこから読み出される所定数のデータビットを選択する，請求項１３記載の同期
ランダムアクセスメモリ。
【請求項１５】　前記所定数は４である，請求項１４記載の同期ランダムアクセス
メモリ。
【請求項１６】　前記所定数は８である，請求項１４記載の同期ランダムアクセス
メモリ。
【請求項１７】　前記カウント制御回路は，第２の制御信号に応答して蓄積セルア
レイに書き込まれるまたはそこから読み出されるデータビットの順序を決定する請
求項１４記載の同期ランダムアクセスメモリ。
【請求項１８】　データビットの順序は連続的な列アドレスに従う，請求項１７記
載の同期ランダムアクセスメモリ。
【請求項１９】　データビットの順序はインターリーブされたラップシーケンスに
従う，請求項１７記載の同期ランダムアクセスメモリ。
【請求項２０】　蓄積セルはダイナミック蓄積セルである，請求項１１記載の同期
ランダムアクセスメモリ。
【請求項２１】　システムクロック信号に関連し行アドレスバッファに行アドレス
データの蓄積を可能にさせる行アドレス制御信号と，
　システムクロック信号に関連し列アドレスバッファに列アドレスデータの蓄積を
可能させる列アドレス制御信号と，
　システムクロック信号と関連し，同期ランダムアクセスメモリの入力端子に加え
られたデータが蓄積セルアレイに書き込まれることを可能にする書き込み信号を発
生させる，第１の状態を有するデータ制御信号と，
　システムクロック信号に関連し，蓄積セルアレイに蓄積されたデータが同期ラン
ダムアクセスメモリの出力端子から読み出されることを可能にする読み出し制御信
号を発生させる，第２の状態を有する前記データ制御信号とを有する，請求項２０
記載の同期ランダムアクセスメモリ。
【請求項２２】　列アドレスバッファと列アドレスデコーダの間に置かれ，第１の
グループのビットと第２のグループのビットを有する列アドレスデータを受け取る
列アドレスカウンタと，
　列アドレスカウンタの第２グループのビットに応答し蓄積セルアレイへ書き込ま
れるまたはそこから読み取られるデータビットの導電通路を形成する入出力マルチ
プレクサとを有し，
　前記列アドレスデコーダは，列アドレスカウンタの第１グループのビットに応答
しデータの書き込みまたはデータの読み出しのため蓄積セルアレイの列のブロック
をアクセスする，請求項２１記載の同期ランダムアクセスメモリ。
【請求項２３】　列アドレスカウンタに結合され，第１の制御信号に応答して蓄積
セルアレイに書き込まれまたはそこから読み出されるデータビットの所定数を選択
するカウント制御回路を有する，請求項２２記載の同期ランダムアクセスメモリ。
【請求項２４】　前記所定数のデータビットは４である，請求項２３記載の同期ラ
ンダムアクセスメモリ。
【請求項２５】　前記所定数のデータビットは８である，請求項２３記載の同期ラ
ンダムアクセスメモリ。
【請求項２６】　前記カウント制御回路は，第２の制御信号に応答して蓄積セルア
レイに書き込まれるまたはそこから読み出されるデータビットの順序を決定する請
求項２３記載の同期ランダムアクセスメモリ。
【請求項２７】　データビットの順序は連続的な列アドレスに従う請求項２６記載
の同期ランダムアクセスメモリ。
【請求項２８】　データビットの順序はインターリーブされたラップシーケンスに
従う，請求項２６記載の同期ランダムアクセスメモリ。
【請求項２９】　蓄積セルはスタティック蓄積セルである，請求項１１記載の同期
ランダムアクセスメモリ。
【請求項３０】　タイミングおよび制御回路は，第２の制御信号に応答して蓄積セ
ルアレイに書き込まれるまたはそこから読み出されるデータビットの順序を決定す
る請求項２９記載の同期ランダムアクセスメモリ。
【請求項３１】　データビットの順序は連続的な列アドレスによる，請求項７記載
のデータ処理システム。
【請求項３２】　データビットの順序はインターリーブされたラップシーケンスに
よる，請求項７記載のデータ処理システム。
【請求項３３】　同期ランダムアクセスメモリは，スタテイック蓄積セルアレイを
有する半導体装置として製造される，請求項３記載のデータ処理システム。
【請求項３４】　タイミングおよび制御回路は，第２の制御信号に応答して蓄積セ
ルアレイに書き込まれるまたはそこから読み出されるデータビットの順序を決定す
る請求項３３記載のデータ処理システム。
【請求項３５】　データビットの順序は連続的な列アドレスに従う，請求項３４記
載のデータ処理システム。
【請求項３６】　データビットの順序はインターリーブされたラップシーケンスに
従う，請求項３４記載のデータ処理システム。
【請求項３７】　デジタルプロセッサと，
　デジタルプロセッサの動作を制御するタイミングエッジを備えたシステムクロッ
ク信号を生成するシステムクロック回路と，
　システムクロック信号のエッジに応答し，蓄積セルへのデータの読み書きのため
蓄積セルをアクセスし，かつシステムクロック信号に応答してデータをラッチする
入出力データラッチを有する同期ランダムアクセスメモリと，
　システムクロック信号のエッジに応答し，同期ランダムアクセスメモリの書き込
みと読み出し動作を制御するためシステムクロック信号と同期された制御信号を生
成するタイミングおよび制御回路と，
　前記タイミングおよび制御回路によって生成された第１の制御信号に応答し，同
期メモリへのデータの書き込みまたはそこからのデータの読み出しのためアドレス
可能な蓄積セルの行をアクセスする行アドレス回路と，
　前記タイミングおよび制御回路によって生成された第２の制御信号に応答し，同
期メモリへのデータの書き込みまたはそこからの読み出しのためアドレス可能な蓄
積セルの一組の列をアクセスする列アドレス回路と，
　前記タイミングおよび制御回路によって生成された第３の制御信号に応答し，同
期メモリヘの書き込みまたはそこからの読み出しのため第３制御信号の第１の論理
状態に応じて第１の所定数のデータビットを選択し，第３の制御信号の第２の論理
状態に応じて第１の所定数を異なる第２の所定数のデータビットを選択するカウン
ト制御回路とを有するデータ処理システム。
【請求項３８】　前記カウント制御回路は，タイミングおよび制御回路によって生
成された第４の制御信号に応答してデータビットの順序を決定し，同期メモリヘの
書き込みまたはそこからの読み出しを行う，請求項３７記載のデータ処理システ
ム。
【請求項３９】　データビットの順序は連続的な列アドレスに従う，請求項３８記
載のデータ処理システム。
【請求項４０】　データビットの順序はインターリーブされたラップシーケンスに
従う，請求項３８記載のデータ処理システム。
【請求項４１】　デジタルプロセッサと，
　デジタルプロセッサの動作を制御する立ち上がりあるいは立ち下がりタイミング
エッジのいずれかを有するシステムクロック信号を生成するシステムクロック回路
と，
　行及び列アドレスによってアドレス可能な蓄積セルアレイにデータを蓄積可能な
同期ランダムアクセスメモリとを有し，
　前記デジタルプロセッサは，システムクロック信号のタイミングエッジに応答
し，システムクロック信号のタイミングエッジに相互に関連された立ち上がりある
いは立ち下がりタイミングエッジのいずれかを有するゲートされたシステムクロッ
ク信号を生成し，
　前記同期ランダムアクセスメモリは，ゲートされたシステムクロック信号の立ち
上がりあるいは立ち下がりのいずれかに直接に応答し読み書き動作のため蓄積セル
をアクセスする，データ処理システム。
【請求項４２】行及び列に配置されたアドレス可能な蓄積セルアレイと，
　システムクロック信号を受け取り，システムクロック信号と同期した制御信号を
生成するタイミングおよび制御回路と，
　システムクロック信号のエッジに応答し，アドレスデコーダを介してデコードす
るためアドレスデータがアドレス回路に蓄積されることを可能にする回路と，
　前記タイミングおよび制御回路からの制御信号に応答し，アレイへのデータビッ
トを書き込むシーケンスあるいはアレイからデータビットを読み出すシーケンスを
決定し，前記シーケンスは制御信号の第１の論理状態についてのシーケンシャル列
アドレスによるものと制御信号の第２の論理状態についてのインターリーブラップ
シーケンスによるものである，カウント制御回路と，
を有する同期ランダムアクセスメモリ。
【請求項４３】　前記カウント制御回路はアレイへの書き込みまたはアレイからの
読み出しのためのデータビット数を決定する，請求項４２記載の同期ランダムアク
セスメモリ。
【請求項４４】　システムクロック信号に関連しアドレス回路の行アドレス部分に
行アドレスデータの蓄積を可能にさせる行アドレス制御信号と，
　システムクロック信号に関連しアドレス回路の列アドレス部分に列アドレスデー
タの蓄積を可能にさせる列アドレス制御信号と，
　システムクロック信号と関連し，データがシステムクロックと同期して同期ラン
ダムアクセスメモリに書き込まれまたはそこから読み出されることを可能にするデ
ータ制御信号を発生させる入力信号とを有する，請求項４２記載の同期ランダムア
クセスメモリ。
【請求項４５】　蓄積セルはダイナミック蓄積セルであり，システムクロック信号
は同期ランダムアクセスメモリの入力端子で受け取られる，請求項４２記載の同期
ランダムアクセスメモリ。
【請求項４６】　アドレス可能な蓄積セルアレイと，
　システムクロック信号を受け取り，制御信号を生成する制御回路と，
　システムクロック信号のエッジに応答しアドレスデコーダを介してデコードする
ためにアドレスデータがアドレスバッファに蓄積されることを可能にするアドレス
回路と，
　前記制御信号に応答しアドレスデコーダによってアドレスされたデータについて
のデータシーケンスを決定し，前記シーケンスが制御信号の第１の論理状態につい
てのシーケンシャル列アドレスによるものと制御信号の第２の論理状態についての
インターリーブラップシーケンスによるものである，データ制御回路と，
を有する同期ランダムアクセスメモリ。
【請求項４７】　前記エッジは立ち下がり遷移か立ち上がり遷移のいずれかであ
る，請求項４６記載の同期ランダムアクセスメモリ。
【請求項４８】　システムクロック信号のエッジに関連しアドレス回路の行アドレ
ス部分に行アドレスデータの蓄積を可能にさせる行アドレス制御信号と，
　システムクロック信号のエッジに関連しアドレス回路の列アドレス部分に列アド
レスデータの蓄積を可能にさせる列アドレス制御信号と，
　システムクロック信号のエッジと関連し，同期ランダムアクセスメモリの入力端
子に加えられたデータがシステムクロック信号と同期してアドレスされた蓄積セル
アレイに書き込まれることを可能にする書き込み制御信号を発生させる書き込み信
号と，
　システムクロック信号のエッジに関連し，アドレスされた蓄積セルアレイに蓄積
されたデータがシステムクロック信号と同期して同期ランダムアクセスメモリの出
力端子から読み出されることを可能にする読み出し制御信号を発生させる読み出し
信号とを有する，請求項４６記載の同期ランダムアクセスメモリ。
【請求項４９】　エッジは立ち下がり遷移か立ち上がり遷移のいずれかである，請
求項４８記載の同期ランダムアクセスメモリ。
【請求項５０】　デジタルプロセッサと，
　デジタルプロセッサと相互接続された入力周辺装置と，
　デジタルプロセッサと相互接続された出力周辺装置と，
　タイミングエッジを有するシステムクロック信号を生成し，デジタルプロセッ
サ，入力周辺装置及び出力周辺装置の動作を制御するシステムクロック回路と，
　システムクロック信号のタイミングエッジおよび制御信号に応答し，蓄積セルへ
データを書き込んだり蓄積セルからデータを読み出したりするためアドレス可能な
蓄積セルをアクセスし，読み書きのために制御信号の第１の論理状態について第１
の所定数のデータビットを選択し制御信号の第２の論理状態について第２の所定数
のデータビットを選択する同期ダイナミックランダムアクセスメモリと，
　を有するデータ処理システム。
【請求項５１】　デジタルプロセッサと，
　デジタルプロセッサと相互接続された入力周辺装置と，
　デジタルプロセッサと相互接続された出力周辺装置と，
　デジタルプロセッサの動作を制御するクロック信号を生成するクロック回路であ
って，デジタルプロセッサは入力周辺装置及び出力周辺装置の動作を制御するタイ
ミングエッジを有するシステムクロック信号を生成し，
　システムクロック信号のタイミングエッジおよび制御信号に応答し，蓄積セルへ
データを書き込んだり蓄積セルからデータを読み出したりするためアドレス可能な
蓄積セルをアクセスし，読み書きのために制御信号の第１の論理状態について第１
の所定数のデータビットを選択し制御信号の第２の論理状態について第２の所定数
のデータビットを選択する同期ダイナミックランダムアクセスメモリと，
　を有するデータ処理システム。
【請求項５２】　アドレス制御回路は，システムクロックの立ち上がりエッジに応
答し，前記行アドレスデータが行アドレスバッファに蓄積されること及び列アドレ
スデータが列アドレスバッファに蓄積されることを可能にする，請求項１１記載の
同期ランダムアクセスメモリ。
【請求項５３】データ制御回路は，システムクロックの立ち上がりエッジと立ち下
がりエッジに応答し前記データビットの所定数を生成する，請求項５２記載の同期
ランダムアクセスメモリ。
【請求項５４】　前記所定数のデータビットの生成は，システムクロックの各立ち
上がりエッジで第１のデータビットを生成することおよびシステムクロックの各立
ち下がりエッジで第２のデータビットを生成することを含む，請求項５３記載の同
期ランダムアクセスメモリ。
【請求項５５】データ制御回路は，システムクロックの立ち上がりエッジと立ち下
がりエッジに応答し，前記所定数のデータビットを生成する，請求項１１記載の同
期ランダムアクセスメモリ。
【請求項５６】　前記所定数のデータビットの生成は，システムクロックの各立ち
上がりエッジで第１のデータビットを生成することおよびシステムクロックの各立
ち下がりエッジで第２のデータビットを生成することを含む，請求項５５記載の同
期ランダムアクセスメモリ。【請求項５７】　アドレス回路は，システムクロック
の立ち上がりエッジに応答し，前記アドレスデータがアドレスバッファに蓄積され
ることを可能にする，請求項４６記載の同期ランダムアクセスメモリ。
【請求項５８】　データ制御回路は，前記データシーケンス決定のためシステムク
ロックの立ち上がりエッジと立ち下がりエッジに応答する，請求項５７記載の同期
ランダムアクセスメモリ。
【請求項５９】　前記データシーケンスの決定は，立ち上がりエッジについて第１
のデータビットを生成することおよび立ち下がりエッジについて第２のデータビッ
トを生成することを含む，請求項５８記載の同期ランダムアクセスメモリ。
【請求項６０】　データ制御回路は，前記データシーケンス決定のためシステムク
ロックの立ち上がりエッジと立ち下がりエッジに応答する，請求項４６記載の同期
ランダムアクセスメモリ。
【請求項６１】　前記データシーケンスの決定は，立ち上がりエッジについて第１
のデータビットを生成することおよび立ち下がりエッジについて第２のデータビッ
トを生成することを含む，請求項６０記載の同期ランダムアクセスメモリ。
【請求項６２】　システムクロック信号を受け取るように結合された周辺装置を含
む，請求項３７記載のデータ処理システム。
【請求項６３】　前記周辺装置は，第１のデータバスによってデジタルプロセッサ
に結合される，請求項６２記載のデータ処理システム。
【請求項６４】　同期ランダムアクセスメモリは，第２のデータバスによってデジ
タルプロセッサに結合される，請求項６３記載のデータ処理システム。
【請求項６５】　前記周辺装置は，第１のデータバスによってデジタルプロセッサ
に結合される，請求項３７記載のデータ処理システム。
【請求項６６】　周辺装置を含み，該周辺装置が第２のデータバスによってデジタ
ルプロセッサに結合される，請求項６５記載のデータ処理システム。
【請求項６７】　周辺装置はシステムクロック信号を受け取るように結合される，
請求項６６記載のデータ処理システム。
　３　決定の理由の要旨
　決定の理由は，以下のとおりであるが，要するに，本件補正は，特許法１５９条
１項で準用する特許法５３条１項の規定により却下されるべきものである，という
ものである。
　請求人は，平成１５年１１月４日付けで手続補正書を提出し，特許請求の範囲を
補正しているところ，請求項７の「前記タイミングおよび制御回路は，第２の制御
信号に応答し蓄積セルのアレイに書き込まれるあるいはそこから読み出されるデー
タビットの順序を決定する，・・・」との点，請求項９の「・・・第１及び第２の
論理状態を有する制御信号を生成するカウント制御回路と，・・・前記第１の論理
状態に応答して第１の所定数の列アドレス信号を生成し，かつ前記第２の論理状態
に応答して第２の所定数の列アドレス信号を生成する，・・・」との点，請求項１
４の「・・・該カウント制御回路は，第１の制御信号に応答して蓄積セルアレイに
書き込まれるまたはそこから読み出される所定数のデータビットを選択す
る，・・・」との点，請求項１７の「前記カウント制御回路は，第２の制御信号に
応答して蓄積セルアレイに書き込まれるまたはそこから読み出されるデータビット
の順序を決定する・・・」との点，請求項２６の「前記カウント制御回路は，第２
の制御信号に応答して蓄積セルアレイに書き込まれるまたはそこから読み出される
データビットの順序を決定する・・・」との点，請求項３０の「タイミングお
よび制御回路は，第２の制御信号に応答して蓄積セルアレイに書き込まれるまたは
そこから読み出されるデータビットの順序を決定する・・・」との点，請求項３４
の「タイミングおよび制御回路は，第２の制御信号に応答して蓄積セルアレイに書
き込まれるまたはそこから読み出されるデータビットの順序を決定する・・・」と
の点，請求項３７の「・・・前記タイミングおよび制御回路によって生成された第
３の制御信号・・・」との点，請求項３８の「前記カウント制御回路は，タイミン
グ及び制御回路によって生成された第４の制御信号に応答してデータビットの順序
を決定し，・・・」との点，請求項４２の「・・・前記タイミングおよび制御回路
からの制御信号に応答し，アレイへのデータビットを書き込むシーケンスあるいは
アレイからデータビットを読み出すシーケンスを決定し，前記シーケンスは制御信
号の第１の論理状態についてのシーケンシャル列アドレスによるものと制御信号の
第２の論理状態についてのインターリーブラップシーケンスによるものである，カ
ウント制御回路と，・・・」との点，請求項４３の「前記カウント制御回路はアレ
イへの書き込みまたはアレイからの読み出しのためのデータビット数
を決定する，・・・」との点，請求項４６の「・・・システムクロック信号を受け
取り，制御信号を生成する制御回路と，・・・前記制御信号に応答しアドレスデコ
ーダによってアドレスされたデータについてのデータシーケンスを決定し，前記シ
ーケンスが制御信号の第１の論理状態についてのシーケンシャル列アドレスによる
ものと制御信号の第２の論理状態についてのインターリーブラップシーケンスによ
るものである，データ制御回路と，・・・」との点，請求項５３の「データ制御回
路は，システムクロックの立ち上がりエッジと立ち下がりエッジに応答し前記デー
タビットの所定数を生成する，・・・」との点，請求項５４の「前記所定数のデー
タビットの生成は，システムクロックの各立ち上がりエッジで第１のデータビット
を生成することおよびシステムクロックの各立ち下がりエッジで第２のデータビッ
トを生成することを含む・・・」との点，請求項５５の「データ制御回路は，シス
テムクロックの立ち上がりエッジと立ち下がりエッジに応答し，前記所定数のデー
タビットを生成する，・・・」との点，請求項５６の「前記所定数のデータビット
の生成は，システムクロックの各立ち上がりエッジで第１のデータビ
ットを生成することおよびシステムクロックの各立ち下がりエッジで第２のデータ
ビットを生成することを含む，・・・」との点，請求項５８の「データ制御回路
は，前記データシーケンス決定のためシステムクロックの立ち上がりエッジと立ち
下がりエッジに応答する，・・・」との点，請求項５９の「前記データシーケンス
の決定は，立ち上がりエッジについて第１のデータビットを生成することおよび立
ち下がりエッジについて第２のデータビットを生成することを含む，・・・」との
点，請求項６０の「データ制御回路は，前記データシーケンス決定のためシステム
クロックの立ち上がりエッジと立ち下がりエッジに応答する，・・・」との点，請
求項６１の「前記データシーケンスの決定は，立ち上がりエッジについて第１のデ
ータビットを生成することおよび立ち下がりエッジについて第２のデータビットを
生成することを含む，・・・」との点は，出願当初の明細書及び図面に記載されて
おらず，また，出願当初の明細書及び図面からみて自明な事項でもない。
　よって，上記補正書による補正は，特許法１５９条１項の規定により準用する同
法５３条１項の規定により却下すべきものである。
第３　当事者の主張の要点
　１　原告主張の決定取消事由
　(1)　請求項７，１７，２６，３０，３４，３８，４２及び４６についての認定判
断の誤り
　ア　請求項７，３０及び３４について
　出願当初の明細書の段落【００９８】及び【００９９】には，請求項７，３０及
び３４の「第２の制御信号」に相当するラップタイプ信号ＷＴを含む制御バス６０
上の外部制御信号が，タイミング及び制御回路４２によってゲートされることが記
載されているが，タイミング及び制御回路４２によってゲートされたラップタイプ
信号ＷＴは，ラップアドレススクランブラ及びマルチプレクサ６１に印加される。
出願当初の明細書の段落【００７６】及び【００７７】並びに図１５が示すよう
に，ラップタイプ信号ＷＴの論理状態は，ラップアドレススクランブラ及びマルチ
プレクサ６１が下位カウント部５９から出力マルチプレクサ回路ＯＭＵＸ及び入力
マルチプレクサ回路ＩＭＵＸにアドレスビットを送る順序を決定するものである
が，アドレスビットの順序は，入力マルチプレクサ回路ＩＭＵＸに書き込まれるデ
ータビットの順序や出力マルチプレクサ回路ＯＭＵＸから読み出されるデータビッ
トの順序を決定する。
　したがって，請求項７，３０及び３４の「前記タイミング及び制御回路は，第２
の制御信号に応答して蓄積セルアレイに書き込まれるあるいはそこから読み出され
るデータビットの順序を決定する」ことについては，出願当初の明細書及び図面に
適切な対応又は裏付けを示す記載がある。
　イ　請求項１７及び２６について
　出願当初の図２には，マスクレジスタ９３，カウント制御回路９４並びにラップ
アドレススクランブラ及びマルチプレクサ６１が，機能的に結合されて，出力マル
チプレクサ回路ＯＭＵＸ及び入力マルチプレクサ回路ＩＭＵＸに印加されるアドレ
スビットの順序を制御することが記載されているから，このようなアドレスビット
の順序を制御する機能を有する回路を，上位概念的に，「カウント制御回路」と呼
称することに格別の支障はない。そして，上記アのとおり，アドレスビットの順序
は，入力マルチプレクサ回路ＩＭＵＸに書き込まれるデータビットの順序や出力マ
ルチプレクサ回路ＯＭＵＸから読み出されるデータビットの順序を決定する。
　したがって，請求項１７及び２６の「前記カウント制御回路は，第２の制御信号
に応答して蓄積セルアレイに書き込まれるまたはそこから読み出されるデータビッ
トの順序を決定」することについては，出願当初の明細書及び図面に適切な対応及
び裏付けがある。
　ウ　請求項３８，４２及び４６について
　請求項３８，４２及び４６の記載は，請求項１７及び２６の上記記載と実質的に
同様であり，出願当初の明細書の参照符号により対応関係を示すならば，以下のと
おりになるから，出願当初の明細書及び図面に適切な対応を示す記載がある。
　(ｱ)　請求項３８は，「カウント制御回路（９３，９４，６１）は，タイミング及
び制御回路（４２）によって生成された第４の制御信号（ＷＴ信号）に応答してデ
ータビットの順序（図１５の真理値表）を決定し」となる。
　(ｲ)　請求項４２は，「前記タイミング及び制御回路（４２）からの制御信号（Ｗ
Ｔ信号）に応答し，アレイへのデータビットを書き込むシーケンスあるいはアレイ
からデータビットを読み出すシーケンス(図１５の真理値表)を決定し，前記シーケ
ンスが前記制御信号の第１の論理状態（ＷＴ＝０）についての第１の順序と前記制
御信号の第２の論理状態（ＷＴ＝１）についての第２の順序を有し，第１の順序が
第２の順序と異なる，カウント制御回路（９３，９４，６１）」となる。
　(ｳ)　請求項４６は，「システムクロック信号（６７）を受け取り，制御信号（Ｗ
Ｔ）を生成する制御回路（４２）と，システムクロック信号のエッジに応答しアド
レスデコーダ（５０，５４）を介してデコードするためにアドレスデータ（４５）
がアドレスバッファ（４８，４９）に蓄積されることを可能にするアドレス回路
（４８－５４）と，前記制御信号（ＷＴ）に応答しアドレスデコーダによってアド
レスされたデータについてのデータシーケンスを決定し，前記シーケンスが制御信
号の第１の論理状態についてのシーケンシャル列アドレスによるものと制御信号の
第２の論理状態についてのインターリーブラップシーケンスによるものである，デ
ータ制御回路（６１，ＯＭＵＸ，ＩＭＵＸ）」となる。
　エ　以上のように，請求項７，１７，２６，３０，３４，３８，４２及び４６
は，出願当初の明細書及び図面に詳細に開示されている。
　(2)　請求項９，１４，３７及び４３についての認定判断の誤り
　ア　請求項１４及び４３について
　制御バス６０上の外部制御信号には，請求項１４の「第１の制御信号」に相当す
るラップ長信号ＷＬを含むところ，上記(1)アのとおり，外部制御信号は，タイミン
グ及び制御回路４２によってゲートされて，ラップアドレススクランブラ及びマル
チプレクサ６１に印加される，すなわち，カウント制御回路９３，９４，６１に加
えられる。
　ラップ長信号ＷＬの論理状態は，その後に所定数のデータビットを選択する所定
数のアドレス信号を選択するものであり，出願当初の明細書の段落【００７６】，
【００７７】，【００８１】及び【００８２】並びに図１５及び図１７が示すよう
に，例えば，ＷＬ＝０のときに，一連の８ビットアドレス信号が生成され，ＷＬ＝
１のときに，一連の４ビットアドレスが生成される。これらのアドレス信号は，読
み出し動作中に，データバス２５にゲートされたラップ長信号ＷＬにより決定され
た対応する数のデータビットを出力マルチプレクサ回路ＯＭＵＸから生成し，書込
み動作中に，対応する数のデータビットを入力マルチプレクサ回路ＩＭＵＸからデ
ータバス５５に生成する。
　したがって，請求項１４の「該カウント制御回路は，第１の制御信号に応答して
蓄積セルアレイに書き込まれるまたはそこから読み出される所定数のデータビット
を選択する」ことについては，出願当初の明細書及び図面に適切な対応及び裏付け
を示す記載があり，また，請求項４３の「前記カウント制御回路はアレイへの書き
込みまたはアレイからの読み出しのためのデータビット数を決定する」ことについ
ても，同様である。
　イ　請求項９について
　請求項９は，列アドレスカウンタ５２とラップアドレススクランブラ及びマルチ
プレクサ６１を１つの回路としてみなすことができる，本件発明の例を記載したも
のである。請求項９の「カウント制御回路」は，カウント制御回路９４と機能的に
結合したタイミング及び制御回路４２に対応し，上記アのとおり，請求項９の「第
１及び第２の論理状態を有する制御信号」であるラップ長信号ＷＬを生成する。ま
た，請求項９の「カウンタ回路」は，列アドレスカウンタ５２及びラップアドレス
スクランブラ及びマルチプレクサ６１に対応し，上記アのとおり，ラップ長信号Ｗ
Ｌの論理状態に応答して，所定数（４又は８ビット）の列アドレス信号を生成す
る。
　したがって，請求項９の「・・・第１及び第２の論理状態を有する制御信号を生
成するカウント制御回路と，（カウンタ回路は，）・・・前記第１の論理状態に応
答して第１の所定数の列アドレス信号を生成し，かつ前記第２の論理状態に応答し
て第２の所定数の列アドレス信号を生成する」ことについては，出願当初の明細書
及び図面に詳細に記載されている。
　ウ　請求項３７について
　ラップ長信号ＷＬは，制御バス６０を介して供給される外部制御信号であるが，
出願当初の明細書の段落【０１０２】によれば，タイミング及び制御回路４２が，
制御バス６０に含まれる外部制御信号をサンプルし，これに応答する内部制御信号
を生成することが記載されている。制御バス６０に含まれる外部制御信号には，請
求項３７の「第３の制御信号」に相当するラップ長信号ＷＬを含むところ，タイミ
ング及び制御回路４２がラップ長信号ＷＬのレベルに応答した内部制御信号である
ラップ長信号ＷＬを生成することは明らかである。
　したがって，請求項３７の「前記タイミング及び制御回路によって生成された第
３の制御信号」については，出願当初の明細書及び図面に適切な対応及び裏付けを
示す記載がある。
　エ　以上のように，請求項９，１４，３７及び４３は，出願当初の明細書及び図
面に詳細に開示されている。
　(3)　請求項５３ないし５６及び５８ないし６１についての認定判断の誤り
　ア　出願当初の明細書の段落【００１９】には，「この例示の実施態様では，シ
ステムクロックはサイクルタイム１，２，３，・・・などでクロックパルスの負方
向端に同期して動作タイミングをとる。ここに図示しない他の実施態様では，クロ
ックパルスの正方向端または負方向端と正方向端の両方で動作タイミングをとって
よい。」として，本件の発明の他の変形可能な実施例の記載がある。さらに，出願
当初の明細書の段落【０１０９】ないし【０１２０】及び図２３には，図２の出力
マルチプレクサ回路ＯＭＵＸ及び入力マルチプレクサ回路ＩＭＵＸについて，読み
出し動作においては，書込みイネーブル信号の補数ＷＥＮ（編注：ＷＥＮには上線
が施されている。）がハイであって，出力イネーブルゲート１２０をオンさせて，
データビットを出力レジスタ１２４に書き込ませ，また，書き込み動作において
は，書込みイネーブル信号ＷＥＮがハイであって，入力レジスタ１３２からデータ
ビットを受け取ることが記載されており，ある信号と相補的な信号によりデータパ
スが交互に選択される例が開示されている。
　このように，請求項５３，５５，５８及び６０に記載された，前記所定数のデー
タビットの生成のため，システムクロックの立ち上がりエッジ及び立ち下がりエッ
ジに応答するデータ制御回路ＯＭＵＸに必要な特徴は，全て出願当初の明細書及び
図面に開示されている。また，請求項５４，５６，５９及び６１に記載された，シ
ステムクロックの各立ち上がりエッジに応答する第１のデータビットを生成するこ
と及びシステムクロックの各立ち下がりエッジに応答して第２のデータビットを生
成することを含む所定数のデータビットを生成することに必要な特徴も，全て出願
当初の明細書及び図面に開示されている。
　イ　本件発明の変形可能な他の実施例は，本件明細書に接する当業者には自明で
ある。例えば，タイミング及び制御回路４２は，システムクロックに同期し，２倍
の周波数を有する内部クロック信号ＣＬＫ１を簡単に生成することができるが，図
２の同期ランダムアクセスメモリ３０のこのような変形は，当業者であれば十分に
理解することができる。この内部クロック信号ＣＬＫ１は，同期ランダムアクセス
メモリ３０の内部動作についてシステムクロック信号ＣＬＫに置き換わり得るもの
であり，同期ランダムアクセスメモリは，システムクロック信号ＣＬＫと同期して
継続して動作することができる。
　こうした例示からみても，データ制御回路ＯＭＵＸは，請求項５３，５５，５８
及び６０に記載されたように，所定数のデータビットの生成を行うために，システ
ムクロックの立ち上がりエッジと立ち下がりエッジに応答し得るものであり，ま
た，請求項５４，５６，５９及び６１に記載されたように，システムクロックの各
立ち上がりエッジに応答する第１のデータビットとシステムクロックの各立ち下が
りエッジに応答する第２のデータビットを含む所定数のデータビットを生成し得る
ものである。
　ウ　以上のように，請求項５３ないし５６及び５８ないし６１は，出願当初の明
細書及び図面に詳細に開示されている。
　２　被告の反論
　(1)　請求項７，１７，２６，３０，３４，３８，４２及び４６についての認定判
断の誤りに対して
　ア　請求項７，３０及び３４について
　請求項７の「タイミングおよび制御回路」，「第２の制御信号」，「蓄積セルア
レイ」並びに「データビットの順序」は，それぞれ，タイミング及び制御回路４
２，ラップタイプ信号ＷＴ，メモリ配列７５並びに図１５のラップアドレススクラ
ンブラの真理値表に対応するところ，出願当初の明細書及び図面には，ラップアド
レススクランブラ及びマルチプレクサ６１が，ラップタイプ信号ＷＴに応答してメ
モリ配列７５に書き込まれるあるいはそこから読み出されるデータビットの順序を
決定することは記載されているが，タイミング及び制御回路４２が，ラップタイプ
信号ＷＴに応答してメモリ配列７５に書き込まれるあるいはそこから読み出される
データビットの順序を決定することは記載されていないし，出願当初の明細書及び
図面の記載からみて自明な事項でもない。
　なお，仮にラップアドレススクランブ及びマルチプレクサ６１に入力されるラッ
プタイプ信号ＷＴがタイミング及び制御回路４２から出力された信号であるという
ことができるとしても，タイミング及び制御回路４２は，制御バス６０からの信号
をリード線６７のクロックＣＬＫによってゲートするものにすぎないから，メモリ
配列７５に書き込まれるあるいはそこから読み出されるデータビットの順序を決定
するものではない。
　したがって，請求項７の「前記タイミング及び制御回路は，第２の制御信号に応
答して蓄積セルアレイに書き込まれるあるいはそこから読み出されるデータビット
の順序を決定する」ことは，出願当初の明細書及び図面の要旨を変更するものであ
る。また，請求項３０及び３４についても，同様である。
　イ　請求項１７，２６，３８及び４２について
　請求項１７の「カウント制御回路」，「第２の制御信号」，「蓄積セルアレイ」
及び「データビットの順序」は，それぞれ，カウント制御回路９４，ラップタイプ
信号ＷＴ，メモリ配列７５及び図１５のラップアドレススクランブラの真理値表に
対応するところ，出願当初の明細書及び図面には，ラップアドレススクランブラ及
びマルチプレクサ６１が，ラップタイプ信号ＷＴに応答してメモリ配列７５に書き
込まれるあるいはそこから読み出されるデータビットの順序を決定することは記載
されているが，カウント制御回路９４が，ラップタイプ信号ＷＴに応答してメモリ
配列７５に書き込まれるあるいはそこから読み出されるデータビットの順序を決定
することは，記載されていないし，出願当初の明細書及び図面の記載からみて自明
な事項でもない。
　また，仮にマスクレジスタ９３，カウント制御回路９４並びにラップアドレスス
クランブラ及びマルチプレクサ６１を上位概念的に「カウント制御回路」と総称す
るとしても，出願当初の明細書及び図面には，マスクレジスタ９３，カウント制御
回路９４並びにラップアドレススクランブラ及びマルチプレクサ６１が一つのカウ
ント制御回路として構成されることは，記載も示唆もない。
　したがって，請求項１７の「前記カウント制御回路は，第２の制御信号に応答し
て蓄積セルアレイに書き込まれるまたはそこから読み出されるデータビットの順序
を決定」することは，出願当初の明細書及び図面の要旨を変更するものである。ま
た，請求項２６，３８及び４２についても，同様である。
　ウ　請求項４６について
　請求項４６の「蓄積セルアレイ」，「制御信号」，「制御回路」及び「データ制
御回路」は，それぞれ，メモリ配列７５，ラップタイプ信号ＷＴ，タイミング及び
制御回路４２並びにラップアドレススクランブラ及びマルチプレクサ６１に対応す
るところ，上記アで述べたように，出願当初の明細書及び図面には，タイミング及
び制御回路４２が，ラップタイプ信号ＷＴに応答してメモリ配列７５に書き込まれ
るあるいはそこから読み出されるデータビットの順序を決定することは記載されて
いないし，出願当初の明細書及び図面の記載からみて自明な事項でもない。
　したがって，請求項４６の「・・・システムクロック信号を受け取り，制御信号
を生成する制御回路と，・・・前記制御信号に応答しアドレスデコーダによってア
ドレスされたデータについてのデータシーケンスを決定し，前記シーケンスが制御
信号の第１の論理状態についてのシーケンシャル列アドレスによるものと制御信号
の第２の論理状態についてのインターリーブラップシーケンスによるものである，
データ制御回路と，・・・」については，出願当初の明細書及び図面の要旨を変更
するものである。
　(2)　請求項９，１４，３７及び４３についての認定判断の誤りに対して
　ア　請求項１４について
　請求項１４の「カウント制御回路」，「第１の制御信号」及び「蓄積セルアレ
イ」は，それぞれ，カウント制御回路９４，ラップ長信号ＷＬ及びメモリ配列７５
に対応するところ，出願当初の明細書及び図面には，ラップアドレススクランブラ
及びマルチプレクサ６１が，ラップ長信号ＷＬに応答してメモリ配列７５に書き込
まれるあるいはそこから読み出される所定数のデータビットを選択することは記載
されているが，カウント制御回路９４が，ラップ長信号ＷＬに応答してメモリ配列
７５に書き込まれるあるいはそこから読み出される所定数のデータビットを選択す
ることは記載されていないし，出願当初の明細書及び図面の記載からみて自明な事
項でもない。
　また，仮にマスクレジスタ９３，カウント制御回路９４並びにラップアドレスス
クランブラ及びマルチプレクサ６１を上位概念的に「カウント制御回路」と総称す
るとしても，出願当初の明細書及び図面には，マスクレジスタ９３，カウント制御
回路９４並びにラップアドレススクランブラ及びマルチプレクサ６１が一つのカウ
ント制御回路として構成されることは，記載も示唆もない。
　したがって，請求項１４の「該カウント制御回路は，第１の制御信号に応答して
蓄積セルアレイに書き込まれるまたはそこから読み出される所定数のデータビット
を選択する」ことは，出願当初の明細書及び図面の要旨を変更するものである。
　イ　請求項４３について
　請求項４３の「前記カウント制御回路はアレイへの書き込みまたはアレイからの
読み出しのためのデータビット数を決定する」ことが出願当初の明細書及び図面に
記載されていることは，認める。なお，請求項４３は，「データビット数を決定す
る」と規定しているだけで，データビットを選択することまでは規定していないか
ら，請求項４３の上記記載が出願当初の明細書及び図面に記載されているとして
も，上記アの結論に変わりはない。
　ウ　請求項９について
　請求項９の「制御信号」及び「カウント制御回路」は，それぞれ，ラップ長信号
ＷＬ及びカウント制御回路９４に対応するところ，出願当初の明細書及び図面に
は，カウント制御回路９４がラップ長信号ＷＬを生成することは記載されていない
し，出願当初の明細書及び図面の記載からみて自明な事項でもない。
　また，仮にマスクレジスタ９３，カウント制御回路９４並びにラップアドレスス
クランブラ及びマルチプレクサ６１が一つのカウント制御回路として構成されると
しても，カウント制御回路がラップ長信号ＷＬを生成するものでないことは明らか
である。
　したがって，請求項９の「・・・第１及び第２の論理状態を有する制御信号を生
成するカウント制御回路と，・・・前記第１の論理状態に応答して第１の所定数の
列アドレス信号を生成し，かつ前記第２の論理状態に応答して第２の所定数の列ア
ドレス信号を生成する」ことは，出願当初の明細書及び図面の要旨を変更するもの
である。
　エ　請求項３７について
　請求項３７の「タイミング及び制御回路」及び「第３の制御信号」は，それぞ
れ，タイミング及び制御回路４２及びラップ長信号ＷＬに対応するところ，出願当
初の明細書及び図面には，ラップ長信号ＷＬが，タイミング及び制御回路４２によ
ってゲートされることは記載されているが，タイミング及び制御回路４２がラップ
長信号ＷＬを生成することは記載されていないし，出願当初の明細書及び図面の記
載からみて自明な事項でもない。
　したがって，請求項３７の「前記タイミング及び制御回路によって生成された第
３の制御信号」については，出願当初の明細書及び図面の要旨を変更するものであ
る。
　(3)　請求項５３ないし５６及び５８ないし６１についての認定判断の誤りに対し
て
　ア　請求項５３，５５，５８及び６０について
　請求項５３及び５５の「データ制御回路は，システムクロックの立ち上がりエッ
ジと立ち下がりエッジに応答し前記データビットの所定数を生成する，・・・」こ
と並びに請求項５８及び６０の「データ制御回路は，前記データシーケンス決定の
ためシステムクロックの立ち上がりエッジと立ち下がりエッジに応答す
る，・・・」ことが出願当初の明細書及び図面に記載されていることは，認める。
　イ　請求項５４，５６，５９及び６１について
　出願当初の明細書には，原告が主張するように，段落【００１９】に，クロック
パルスの正方向端又は負方向端と正方向端の両方で動作タイミングをとってよいこ
とが記載され，段落【０１０９】ないし【０１２０】に，列アドレスデコーダ５４
で２つのブロックを選択することが記載されているが，システムクロックの各立ち
上がりエッジで第１のデータビットを生成すること及びシステムクロックの各立ち
下がりエッジで第２のデータビットを生成することは記載されていない。
　したがって，請求項５４及び５６の「前記所定数のデータビットの生成は，シス
テムクロックの各立ち上がりエッジで第１のデータビットを生成すること及びシス
テムクロックの各立ち下がりエッジで第２のデータビットを生成することを含
む・・・」こと並びに請求項５９及び６１の「前記データシーケンスの決定は，立
ち上がりエッジについて第１のデータビットを生成すること及び立ち下がりエッジ
について第２のデータビットを生成することを含む，・・・」ことは，出願当初の
明細書及び図面の要旨を変更するものである。
第４　当裁判所の判断
　１　出願当初の明細書（甲４）及び図面の記載について
　(1)　出願当初の明細書には，次の記載がある。
　ア　「【００１４】
　デジタルプロセッサ２０によって生成され制御バス６０を通って同期メモリ３０
に送られる制御信号は，行アドレス制御信号ＲＥ（バー），列アドレス制御信号Ｃ
Ｅ（バー），書き込み信号ＷＥ（バー），バースト信号ＢＴ（バー），バースト方
向信号＋／－，ラップ選択信号ＷＰ（バー），ラップタイプ信号ＷＴ，ラップ長信
号ＷＬなどを含む。制御信号は同期メモリ３０からデジタルプロセッサ２０に送ら
れてもよい。」
　イ　「【００１９】
　同期読み出し動作は，信号時間１のシステムクロック信号ＣＬＫの立ち下がり端
で始まる。この例示の実施態様では，システムクロックはサイクルタイム１，２，
３，・・・などでクロックパルスの負方向端に同期して動作タイミングをとる。こ
こに図示しない他の実施態様では，クロックパルスの正方向端または負方向端と正
方向端の両方で動作タイミングをとってよい。」
　ウ　「【００７３】
　次に図１４は，図２の同期ランダムアクセスメモリの同期ラップ読み出し８ビッ
ト動作のタイミング図を示す。メモリ配列７５中の１つの行から，８ビットのデー
タが，シングル行，及び列アドレスカウンタ５２の上位カウント部５８にラッチさ
れている開始列アドレスにより選択された列から読み出される。
　　　【００７４】
　行のアドレシングと開始列のアドレシングは前に述べたように行われる。システ
ムクロックサイクルタイム１の間にゲート５３にラップ制御信号ＷＲＡＰが入る
と，開始列アドレスが列アドレスデコーダに送られ，データがメモリ配列７５の列
から読み出される。
　　　【００７５】
　列アドレスカウンタ５２の下位カウント部５９にラッチされている開始列アドレ
スの最下位数ビットで選択され，次の変換によって変形されて，このデータは出力
マルチプレクサＯＭＵＸを通って出る。開始列アドレスの最下位数ビットは，ラッ
プアドレススクランブラ及びマルチプレクサ６１が発生する一連のアドレスに変換
される。
　　　【００７６】
　図１５はラップアドレススクランブラ及びマルチプレクサが行う変換プロセスの
論理を示す表１である。表１に示すように，ラップ長信号ＷＬはゼロ（ＷＬ＝０）
である。表の列の見出しは入力で，開始列アドレスＡ０，Ａ１，Ａ２の最下位３ビ
ットを含む。ラップタイプ信号ＷＴは低位（ＷＴ＝０）または高位（ＷＴ＝１）の
どちらでもよい。
　　　【００７７】
　真理値表の各ラインは，列アドレスカウンタ５２にある開始列アドレスからの最
下位３ビットによってラップアドレススクランブラ６１が生成する一連の出力アド
レスを示す。ラップアドレススクランブラ６１はシステムクロック信号ＣＬＫに同
期して，各ラップタイプＷＴのシーケンスを生成する。
　　　【００７８】
　一番上のラインのラップタイプ信号ＷＴがゼロ（ＷＴ＝０）で開始アドレスＡ０
＝０，Ａ１＝０，Ａ２＝０の場合は，ラップアドレススクランブラが生成する一連
のアドレスは０，１，２，３，４，５，６，７である。開始入力アドレスから一連
の出力アドレスへの変換は，例えばルックアップテーブルなどいろいろな方法で行
われる。
　　　【００７９】
　ラップアドレススクランブラ６１からの出力アドレスは，出力マルチプレクサＯ
ＭＵＸからの同様に順序付けられた出力をアクセスする。出力マルチプレクサにラ
ッチされるのは８ビットだけなので，データバス２５にビットを読み出すために生
成され用いられるのは８アドレスだけである。
　　　【００８０】
　ラップタイプ信号が１（ＷＴ＝１）であれば，一連のアドレスは一番右の列に示
す順序で起こる。例えばラップタイプ信号ＷＴ＝１で開始列アドレスの最下位３ビ
ットがＡ０＝０，Ａ１＝１，Ａ２＝０であれば，出力マルチプレクサに入るアドレ
スの順番は２，３，０，１，６，７，４，５である。いわゆる出力マルチプレクサ
ポジションからのビットは，この順序で図２のデータバス２５に読み出される。
　　　【００８１】
　次に図１６と図１７は，同期ラップ読み出し動作のタイミング図と真理値表を示
すが，図１４及び図１５の動作では８ビットが読み出されたのに対して，ここでは
４ビットが読み出される。４ビットのラップ読み出し動作では，ラップ長信号は１
（ＷＬ＝１）である。出力マルチプレクサから読み出されるのは４ビットだけなの
で，最下位開始列アドレス２ビットのＡ０及びＡ１だけを与えて出力の順序を選択
する。
　　　【００８２】
　ラップタイプはラップタイプ信号ＷＴの状態によって選択され，出力マルチプレ
クサからデータバス２５に読み出すアドレスの順序が決まる。ラップアドレススク
ランブラ及びマルチプレクサ６１は，図１７に示す表IIにしたがって開始剤アドレ
スの最下位２ビットを所望のラップシーケンスに変換する。
　　　【００８３】
　今説明した同期ラップ読み出し（８ビットまたは４ビット）動作により，図１の
データプロセシングシステムは，アクセスした最初のビットの列アドレスによって
規定された順序でデータビットの１グループをメモリ配列７５中のある行から読み
出すことができる。選択された８ビットまたは４ビットが読み出されるまで，この
ビットのグループはシステムクロックＣＬＫのサイクル毎に１ビットの速度で読み
出される。
　　　【００８４】
　１つの行アドレス及び開始列アドレスだけがアドレスバスを通ってデジタルプロ
セッサ２０から同期ランダムアクセスメモリ３０に送られる。残りの列アドレスの
グループは，列アドレスカウンタ回路５２とラップアドレススクランブラ及びマル
チプレクサ６１によって，システムクロックＣＬＫのサイクル毎に１つの新列アド
レスの速度で生成される。
　　　【００８５】
　同様な同期ラップ書き込み動作は低位アクティブ書き込み信号ＷＥ（バー）が入
ることによっても可能になり，動作を開始する。」
　エ　「【００９５】
　図２でマスクレジスタ９３には，データバス２５からコード化されたマスクデー
タが入り記憶される。システムクロック信号ＣＬＫが入ると，マスクレジスタ９３
はマスクデータを送ってカウント制御回路９４の動作を制御する。
　　　【００９６】
　カウント制御回路９４は，バースト制御信号ＢＵＲＳＴ，ラップ制御信号ＷＲＡ
Ｐ，マスクデータ，システムクロックＣＬＫを受けてクロック信号ＣＯＵＮＴを生
成し，列アドレスカウンタ５２とラップアドレススクランブラ及びマルチプレクサ
６１の動作を制御する。
　　　【００９７】
　図２のタイミング及び制御回路４２は，行アドレス制御信号ＲＥ（バー），列ア
ドレス制御信号ＣＥ（バー），書き込み信号ＷＥ（バー），バースト信号ＢＴ（バ
ー），バースト方向信号＋／－，ラップ選択信号ＷＰ（バー），ラップタイプ信号
ＷＴ，ラップ長信号ＷＬ，システムクロック信号ＣＬＫを受けて制御信号を生成す
る。この制御信号は，行及び列アドレスラッチイング信号ＸＡＬ及びＹＡＬ，ラッ
チ開始アドレス信号ＬＩＡ，書き込み可能信号ＷＥＮ，データイン・ラッチ信号Ｄ
ＩＮＬ，バースト制御信号ＢＵＲＳＴ，ラップ制御信号ＷＲＡＰなどである。
　　　【００９８】
　図２のタイミング及び制御回路４２では，制御バス６０からの信号は全てリード
線６７のクロック信号ＣＬＫによってゲートされ，信号ＸＡＬ，ＹＡＬ，ＬＩＡ，
ＷＥＮ，ＤＩＮＬ，ＢＵＲＳＴ，ＷＲＡＰなどの同期ランダムアクセスメモリ３０
内の制御信号は全てシステムクロック信号ＣＬＫに同期する。
　　　【００９９】
　この特徴により，同期ランダムアクセスの諸機能はこのクロックと同期する。同
期ランダムアクセスメモリ３０外のどの論理回路も，制御バス６０に送られる各種
の信号間の複雑なタイミング関係を考慮する必要がない。
　　　【０１００】
　次に図１９に，図２のタイミング及び制御回路４２のゲート１０１の例を示す。
図１９で，行アドレス制御信号ＲＥ（バー）はシステムクロック信号ＣＬＫによっ
てゲートされる。すなわちシステムクロック信号ＣＬＫのパルスの負方向端でサン
プルされる。ゲート１０１の出力は行アドレスラッチ信号ＸＡＬである。
　　　【０１０１】
　図２０はゲート１０１の動作のタイミング図である。図２０に示すように，出力
行アドレスラッチ信号ＸＡＬは，行アドレス制御信号ＲＥ（バー）が低位のとき
に，システムクロックサイクルタイム２でシステムクロックＣＬＫの負方向端によ
ってアクティブになる。行アドレス制御信号ＲＥ（バー）の負方向端のタイミング
は，システムクロック信号ＣＬＫの負方向端でこの信号が低位である限りは無関係
である。
　　　【０１０２】
　同様に他の内部制御信号は全て，システムクロック信号ＣＬＫの負方向端におい
て，制御バス６０の外部制御信号のサンプルされたレベルに応答する。」
　オ　「【０１０９】
　次に図２３は選択及びゲート回路と共に配列した出力マルチプレクサＯＭＵＸと
入力マルチプレクサＩＭＵＸのブロック図を示す。これはメモリ配列７５からデー
タバス２５へのデータビットの読み出しを制御し，またデータバス２５からメモリ
配列７５へのデータビットの書き込みを制御するためのものである。
　　　【０１１０】
　図２３において，図２の列アドレスデコーダ５４はブロックゲート回路１１０の
２つのゲートを使用可能にすることによって４列の２ブロックを選択する。ブロッ
クゲート回路に出入りする各リード線は，１データブロック当り４リード線であ
る。一つ置きのデータブロックすなわち偶数次ブロックは，偶数次バス１１６を通
って出力イネーブルゲート１２０に接続される。出力イネーブルゲートは各ビット
のリード線に別個のゲートを含み，書き込みイネーブル信号ＷＥＮ（バー）の補数
が入ると動作する。
　　　【０１１１】
　メモリ配列７５からの奇数次ブロックも，奇数次バス１２２を通って出力イネー
ブルゲート１２０に接続される。出力イネーブルゲート１２０は８つの別個の出力
レジスタ１２４に接続され，メモリ配列７５から読み出された各データビットを記
憶する。
　　　【０１１２】
　図２３において，変換回路１２６はラップアドレススクランブラ及びマルチプレ
クサ６１からの列アドレスの最下位３ビットを８から１の選択コードに変換し，出
力伝送選択ゲート回路１２８に送る。
　　　【０１１３】
　８つの各出力レジスタ１２４に対して，個別の８から１の選択コードで制御され
る出力伝送選択ゲートがあり，この選択コードを出力伝送選択ゲート回路１２８に
送って制御する。出力伝送選択ゲート１２８は１度に１つづつ動作し，システムク
ロックに同期してデータビットを出力レジスタからデータバス２５に送る。
　　　【０１１４】
　更に図２３において入力及び出力マルチプレクサのバースト昇順読み出し動作で
は，図２の列アドレスカウンタ５２中の列アドレスはクロック信号ＣＯＵＮＴが来
ると増分される。クロック信号ＣＯＵＮＴの４サイクル毎に，２つの列アドレスデ
コーダ出力信号はそれぞれ１つづつ上がる，すなわちｎとｎ＋１からｎ＋１とｎ＋
２になる。これによりこれまで開いていた２つのゲートの１つが閉じ，これまで開
いていた１つのゲートと１つの新しいゲート１１０が開く。
　　　【０１１５】
　４つの出力レジスタ１２４に記憶されているデータビットは新しいデータブロッ
クに変り，データバス２５へ読み出される。データが空になった４出力レジスタ１
２４は，新しいデータを補充される。というのはメモリ配列７５からの列アドレス
の次の高次の組から，空になった出力列レジスタ１２４にデータを送るからであ
る。
　　　【０１１６】
　図２３においてバースト降順読み出し動作では，列アドレスデコーダ５４に入る
アドレスの次数が減分中でない限り，今述べたように出力マルチプレクサＯＭＵＸ
は動作する。したがってクロック信号ＣＯＵＮＴの４サイクル毎に，可能になる２
つのデータブロックは次の低次の２データブロック，すなわち列の組ｎとｎ－１か
らｎ－１とｎ－２である。
　　　【０１１７】
　更に図２３においてラップ読み出し動作では，出力マルチプレクサＯＭＵＸは，
開始アドレス選択が終るまで前述のバースト昇順読み出し動作と同様に動作する。
８データビットがメモリ配列７５から読み出され，８出力レジスタ回路１２４にラ
ッチされる。その後は，データバス２５に読み出される次数は２つの要因によって
決まる。第１及び第２要因はラップ長信号ＷＬ及びラップタイプ信号ＷＴである。
　　　【０１１８】
　前に述べたようにこれらの２つの信号ＷＬとＷＴの組み合せにより，図６のラッ
プアドレススクランブラ７３は一連の可能化信号コードを生成して出力マルチプレ
クサＯＭＵＸの出力ゲート１２８に出力する。この一連の可能化信号コードが来る
と，出力レジスタ１２４からの対応するビットは出力伝送選択ゲート１２８を通っ
て，選択された順序でデータバス２５に読み出される。
　　　【０１１９】
　図２３にはほぼ同様な配列が入力マルチプレクサＩＭＵＸにあり，データバス２
５からメモリ配列７５にデータを書き込む。入力伝送選択ゲート１３０はラップア
ドレススクランブラ及びマルチプレクサ６１からの８から１のコードによって選択
的に可能になる。ビットは個別の入力レジスタ回路１３２に記憶される。
　　　【０１２０】
　クロック信号ＣＯＵＮＴが入って列アドレスの上位カウント部が増分または減分
されるのにしたがって，記憶されたデータビットは４ビットのブロックでメモリ配
列７５の列の偶数及び奇数次のブロックに伝送される。」
　(2)　また，出願当初の図面には，同期ランダムアクセスメモリのプロック図であ
る図２，同期ラップ読み出し８ビット動作のタイミング図である図１４，同期ラッ
プ読み出し８ビット動作に用いられる，ラップアドレススクランブラの審理値表を
示す図である図１５，同期ラップ読み出し４ビット動作のタイミング図である図１
６，同期ラップ読み出し４ビット動作に用いられる，ラップアドレススクランブラ
の審理値表を示す図である図１７などがある。
　２　以上の出願当初の明細書及び図面の記載に基づき，検討する。
　(1)　請求項７，１７，２６，３０，３４，３８，４２及び４６についての認定判
断の誤りについて
　ア　請求項７，３０及び３４について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項７の箇
所は，「前記タイミングおよび制御回路は，第２の制御信号に応答し蓄積セルのア
レイに書き込まれるあるいはそこから読み出されるデータビットの順序を決定す
る，・・・」というものであり，請求項３０及び３４の箇所も，「応答し」を「応
答して」とするほかは，上記請求項７の該当箇所と同旨である。
　(ｲ)　上記請求項の「前記タイミングおよび制御回路」はタイミング及び制御回路
４２に，「第２の制御信号」はラップタイプ信号ＷＴに，「蓄積セルアレイ」は同
期ランダムアクセスメモリ３０内のメモリ配列７５に，それぞれ対応する（このこ
とは，被告も争わない。）。
　タイミング及び制御回路４２は，制御バス６０からの外部制御信号（「第２の制
御信号」であるラップタイプ信号ＷＴを含む。）及びシステムクロック信号ＣＬＫ
を受けて，システムクロック信号ＣＬＫに同期した同期ランダムアクセスメモリ３
０内の内部制御信号を生成する，すなわち，システムクロック信号ＣＬＫに同期し
た内部制御信号を生成し，これをメモリ配列７５を含む同期ランダムアクセスメモ
リ３０内に供給する（段落【００９７】ないし【００９９】）。ラップタイプ信号
ＷＴは，メモリ配列７５に対する書込み又は読出しのデータビットの順序を決定す
るが，ラップタイプ信号ＷＴに応答した書込み又は読出しのデータビットの順序の
決定は，タイミング及び制御回路４２が生成するラップ制御信号ＷＲＡＰによって
規制される（段落【００７３】ないし【００８５】及び図１４ないし１７）。
　そうであれば，タイミング及び制御回路４２は，ラップタイプ信号ＷＴに応答し
てメモリ配列７５に書き込まれるあるいはそこから読み出されるデータビットの順
序を決定することに関与しているということができる。
　したがって，請求項７，３０及び３４の上記該当箇所は，出願当初の明細書又は
図面に記載されているものであって，請求項７，３０及び３４に係る補正が出願当
初の明細書及び図面の要旨を変更するものであるとは認めることができない。
　(ｳ)　被告は，出願当初の明細書及び図面には，タイミング及び制御回路４２が，
ラップタイプ信号ＷＴに応答してメモリ配列７５に書き込まれるあるいはそこから
読み出されるデータビットの順序を決定することは記載されていないし，出願当初
の明細書及び図面の記載からみて自明な事項でもないと主張する。
　しかし，上記(ｲ)のとおり，タイミング及び制御回路４２は，ラップタイプ信号Ｗ
Ｔに応答してメモリ配列７５に書き込まれるあるいはそこから読み出されるデータ
ビットの順序を決定することに関与している。被告の上記主張は，採用することが
できない。
　(ｴ)　また，被告は，タイミング及び制御回路４２は，制御バス６０からの信号を
リード線６７のクロックＣＬＫによってゲートするものにすぎないから，タイミン
グ及び制御回路４２がメモリ配列７５に書き込まれるあるいはそこから読み出され
るデータビットの順序を決定するものではないと主張する。
　被告の上記主張は，タイミング及び制御回路４２におけるタイミング制御の機能
について述べたものであるが，メモリ配列７５に書き込まれるあるいはそこから読
み出されるデータビットの順序は，ラップタイプ信号ＷＴの「０」又は「１」の論
理状態に対応して決定され，かつ，その決定は，タイミング及び制御回路４２によ
るタイミング制御により処理されているのであって（段落【００７３】ないし【０
０８５】及び図１４ないし１７），タイミング及び制御回路４２がデータビットの
順序の決定に関与していることは明らかである。被告の上記主張も，採用の限りで
ない。
　イ　請求項１７及び２６について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項１７の
箇所は，「前記カウント制御回路は，第２の制御信号に応答して蓄積セルアレイに
書き込まれるまたはそこから読み出されるデータビットの順序を決定する・・・」
というものである。
　(ｲ)　上記請求項の「前記カウント制御回路」はカウント制御回路９４に，「第２
の制御信号」はラップタイプ信号ＷＴに，「蓄積セルアレイ」は同期ランダムアク
セスメモリ３０内のメモリ配列７５にそれぞれ対応する（このことは，被告も争わ
ない。）。
　メモリ配列７５に対する書込み又は読出しのデータビットの順序（シーケンス）
は，ラップタイプ信号ＷＴを入力信号とするラップアドレススクランブラ及びマル
チプレクサ６１によって生成されるところ，カウント制御回路９４は，ラップ選択
信号ＷＰ（編注：ＷＰには上線が施されている。），ラップタイプ信号ＷＴ，ラッ
プ長信号ＷＬに基づき生成されるラップ制御信号ＷＲＡＰによって，列アドレスカ
ウンタ５２並びにラップアドレススクランブラ及びマルチプレクサ６１の動作を制
御する（段落【００７６】ないし【００８０】，【００８２】及び【００９６】並
びに図１５及び１７）。
　そうであれば，カウント制御回路９４は，ラップタイプ信号ＷＴを入力信号とす
るラップアドレススクランブラ及びマルチプレクサ６１の動作を制御して，メモリ
配列７５に書き込まれるあるいはそこから読み出されるデータビットの順序を決定
することに関与しているということができる。
　したがって，請求項１７の上記該当箇所は，出願当初の明細書又は図面に記載さ
れているものであって，請求項１７に係る補正が出願当初の明細書及び図面の要旨
を変更するものであるとは認めることができない。
　そして，決定が，出願当初の明細書及び図面に記載されていないとした請求項２
６の箇所は，「前記カウント制御回路は，第２の制御信号に応答して蓄積セルアレ
イに書き込まれるまたはそこから読み出されるデータビットの順序を決定す
る・・・」というものであって，請求項１７の箇所と同旨であるから，請求項２６
に係る補正も，出願当初の明細書及び図面の要旨を変更するものであるとは認めら
れない。
　(ｳ)　被告は，出願当初の明細書及び図面には，カウント制御回路９４が，ラップ
タイプ信号ＷＴに応答してメモリ配列７５に書き込まれるあるいはそこから読み出
されるデータビットの順序を決定することは記載されていないし，出願当初の明細
書及び図面の記載からみて自明な事項でもないと主張する。
　しかし，上記(ｲ)のとおり，カウント制御回路９４は，ラップタイプ信号ＷＴを入
力信号とするラップアドレススクランブラ及びマルチプレクサ６１の動作を制御し
て，メモリ配列７５に書き込まれるあるいはそこから読み出されるデータビットの
順序を決定することに関与している。被告の上記主張は，採用することができな
い。
　ウ　請求項３８について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項３８の
箇所は，「前記カウント制御回路は，タイミング及び制御回路によって生成された
第４の制御信号に応答してデータビットの順序を決定し，・・・」というものであ
る。
　(ｲ)　上記請求項の「前記カウント制御回路」はカウント制御回路９４に，「タイ
ミング及び制御回路」はタイミング及び制御回路４２に，「第４の制御信号」はラ
ップタイプ信号ＷＴに，それぞれ対応する。
　上記イ(ｲ)のとおり，カウント制御回路９４は，ラップタイプ信号ＷＴを入力信号
とするラップアドレススクランブラ及びマルチプレクサ６１の動作を制御して，メ
モリ配列７５に書き込まれるあるいはそこから読み出されるデータビットの順序を
決定することに関与している。
　そして，制御信号は，制御バス６０からの外部制御信号及びその外部制御信号を
タイミング及び制御回路４２によってシステムクロック信号ＣＬＫに同期させて生
成した内部制御信号として表現されているが（段落【００１４】，【００９７】な
いし【００９９】及び【０１０２】），出願当初の明細書及び図面には，タイミン
グ及び制御回路４２が請求項３８の「第４の制御信号」に対応するラップタイプ信
号ＷＴを生成することを明示した記載はない，しかし，ラップタイプ信号ＷＴを含
む制御信号は，同期ランダムアクセスメモリ３０に対する同期ラップ動作を機能さ
せる上で必須の構成要件であって，請求項３８においても明示されている上，出願
当初の図面には，ラップタイプ信号ＷＴが，制御バス６０からの外部制御信号とし
てタイミング及び制御回路４２に入力されるとともに（図２），ラップアドレスス
クランブラ及びマルチプレクサ６１に入力されることが示されているところ（図２
及び６），出願当初の明細書には，ラップアドレススクランブラ及びマルチプレク
サ６１に入力されるラップタイプ信号ＷＴが制御バス６０からの外部制御信号であ
ることを明示する記載がなく，かつ，これが制御バス６０からの外部
制御信号として入力されなければならないと解すべき事情もないから，ラップタイ
プ信号ＷＴはタイミング及び制御回路４２によって生成されるものと理解すること
ができる。そして，このように理解したとしても，当初出願の明細書及び図面の記
載と矛盾しない。
　したがって，請求項３８の上記該当箇所は，出願当初の明細書又は図面に記載さ
れているということができ，そうであれば，請求項３８に係る補正が出願当初の明
細書及び図面の要旨を変更するものであるとは認めることができない。
　エ　請求項４２について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項４２の
箇所は，「・・・前記タイミングおよび制御回路からの制御信号に応答し，アレイ
へのデータビットを書き込むシーケンスあるいはアレイからデータビットを読み出
すシーケンスを決定し，前記シーケンスは制御信号の第１の論理状態についてのシ
ーケンシャル列アドレスによるものと制御信号の第２の論理状態についてのインタ
ーリーブラップシーケンスによるものである，カウント制御回路と，・・・」とい
うものである。
　(ｲ)　上記請求項の「タイミングおよび制御回路」はタイミング及び制御回路４２
に，「制御信号」はラップタイプ信号ＷＴに，「アレイ」はメモリ配列７５に，そ
れぞれ対応する。
　上記イ(ｲ)に判示したところによれば，請求項４２の「・・・前記タイミングおよ
び制御回路からの制御信号に応答し，アレイへのデータビットを書き込むシーケン
スあるいはアレイからデータビットを読み出すシーケンスを決定し，」との箇所
は，出願当初の明細書又は図面に記載されているということができる。
　そして，出願当初の明細書又は図面には，制御信号（ラップタイプ信号ＷＴ）の
第１の論理状態（ＷＴ＝０）のときには，上記シーケンスが，ラップアドレススク
ランブラ及びマルチプレクサ６１が生成する一連のアドレス（例えば，図１５にお
いて，開始アドレス（Ａ０，Ａ１，Ａ２）＝（０，０，０）のときに，（０，１，
２，３，４，５，６，７）の順）による，すなわち，シーケンシャル列アドレスに
よるものが示され，また，制御信号（ラップタイプ信号ＷＴ）の第２の論理状態
（ＷＴ＝１）のときには，上記シーケンスが，開始入力アドレスによって，４ビッ
ト単位のインターリーブでアクセスするアドレス順序（シーケンス）を変える（例
えば，図１５において，開始アドレス（Ａ０，Ａ１，Ａ２）＝（０，０，１）のと
きに，（１，０，３，２）と（５，４，７，６）の順），すなわち，インターリー
ブラップシーケンスによるものが示されている（段落【００７６】ないし【００７
８】及び図１５）。ところで，マスクレジスタ９３は，マスクデータを送ってカウ
ント制御回路９４の動作を制御し，カウント制御回路９４は，ラップ制御信号ＷＲ
ＡＰに基づいて列アドレスカウンタ５２とラップアドレススクランブラ
及びマルチプレクサ６１の動作を制御するものであり（段落【００９５】及び【０
０９６】），カウント制御回路９４，マスクレジスタ９３並びにラップアドレスス
クランブラ及びマルチプレクサ６１は，有機的に結合されてデータビットの順序を
決定する機能を有しているから，上記機能を有する回路は，上位概念的に「カウン
ト制御回路」として理解することができる。そうすると，請求項４２の「前記シー
ケンスは制御信号の第１の論理状態についてのシーケンシャル列アドレスによるも
のと制御信号の第２の論理状態についてのインターリーブラップシーケンスによる
ものである，カウント制御回路と，・・・」との箇所は，出願当初の明細書又は図
面に記載されているということができる。
　したがって，請求項４２の上記該当箇所は，出願当初の明細書又は図面に記載さ
れているものであって，請求項４２に係る補正が出願当初の明細書及び図面の要旨
を変更するものであるとは認めることができない。
　(ｳ)　被告は，出願当初の明細書及び図面には，マスクレジスタ９３，カウント制
御回路９４並びにラップアドレススクランブラ及びマルチプレクサ６１が一つのカ
ウント制御回路として構成されることは，記載も示唆もないと主張する。
　しかし，上記(ｲ)に判示したように，カウント制御回路９４，マスクレジスタ９３
並びにラップアドレススクランブラ及びマルチプレクサ６１は，データビットの順
序を決定する機能を有する回路として，上位概念的に「カウント制御回路」として
理解することができる。被告の上記主張は，採用することができない。
　オ　請求項４６について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項４６の
箇所は，「・・・システムクロック信号を受け取り，制御信号を生成する制御回路
と，・・・前記制御信号に応答しアドレスデコーダによってアドレスされたデータ
についてのデータシーケンスを決定し，前記シーケンスが制御信号の第１の論理状
態についてのシーケンシャル列アドレスによるものと制御信号の第２の論理状態に
ついてのインターリーブラップシーケンスによるものである，データ制御回路
と，・・・」というものである。
　(ｲ)　上記請求項の「制御信号」はラップタイプ信号ＷＴに，「制御回路」はタイ
ミング及び制御回路４２に，「データ制御回路」はラップアドレススクランブラ及
びマルチプレクサ６１に，それぞれ対応する（このことは，被告も争わない。）。
　上記ア(ｲ)に判示したように，タイミング及び制御回路４２は，制御バス６０から
の入力信号（「第２の制御信号」であるラップタイプ信号ＷＴを含む。）及びシス
テムクロック信号ＣＬＫを受けて，システムクロック信号ＣＬＫに同期した同期ラ
ンダムアクセスメモリ３０内の制御信号を生成し，また，上記イ(ｲ)に判示したとこ
ろによれば，ラップアドレススクランブラ及びマルチプレクサ６１は，ラップタイ
プ信号ＷＴに応答してメモリ配列７５に書き込まれるあるいはそこから読み出され
るデータビットの順序（シーケンス）を決定するから，請求項４６の「・・・シス
テムクロック信号を受け取り，制御信号を生成する制御回路と，・・・前記制御信
号に応答しアドレスデコーダによってアドレスされたデータについてのデータシー
ケンスを決定し，」との箇所は，出願当初の明細書又は図面に記載されているとい
うことができる。
　そして，上記エ(ｲ)に判示したように，請求項４６の「前記シーケンスが制御信号
の第１の論理状態についてのシーケンシャル列アドレスによるものと制御信号の第
２の論理状態についてのインターリーブラップシーケンスによるものである，デー
タ制御回路と，・・・」との箇所も，出願当初の明細書又は図面に記載されてい
る。
　したがって，請求項４６の上記該当箇所は，出願当初の明細書又は図面に記載さ
れているものであって，請求項４６に係る補正が出願当初の明細書及び図面の要旨
を変更するものであるとは認めることができない。
　(ｳ)　被告は，出願当初の明細書及び図面には，ラップアドレススクランブラ及び
マルチプレクサ６１が，ラップタイプ信号ＷＴに応答してメモリ配列７５に書き込
まれるあるいはそこから読み出されるデータビットの順序を決定することは記載さ
れているが，タイミング及び制御回路４２が，ラップタイプ信号ＷＴに応答してメ
モリ配列７５に書き込まれるあるいはそこから読み出されるデータビットの順序を
決定することは記載されていないし，出願当初の明細書及び図面の記載から見て自
明な事項でもないと主張する。
　しかし，「制御回路」に対応するタイミング及び制御回路４２がラップタイプ信
号ＷＴに応答してメモリ配列７５に書き込まれるあるいはそこから読み出されるデ
ータビットの順序を決定することは，請求項４６に記載がない。被告の上記主張
は，請求項４６の記載に基づかないものであって，採用の限りでない。
　(2)　請求項９，１４，３７及び４３についての認定判断の誤りについて
　ア　請求項１４について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項１４の
箇所は，「・・・該カウント制御回路は，第１の制御信号に応答して蓄積セルアレ
イに書き込まれるまたはそこから読み出される所定数のデータビットを選択す
る・・・」というものである。
　(ｲ)　上記請求項の「カウント制御回路」はカウント制御回路９４に，「第１の制
御信号」はラップ長信号ＷＬに，「蓄積セルアレイ」はメモリ配列７５に，それぞ
れ対応する（このことは，被告も争わない。）。
　所定数のデータビットの選択は，ラップ長信号ＷＬを入力信号とするラップアド
レススクランブラ及びマルチプレクサ６１によって制御されるところ，カウント制
御回路９４は，ラップ選択信号ＷＰ（編注：ＷＰには上線が施されている。），ラ
ップタイプ信号ＷＴ，ラップ長信号ＷＬに基づき生成されるラップ制御信号ＷＲＡ
Ｐによって，列アドレスカウンタ５２並びにラップアドレススクランブラ及びマル
チプレクサ６１の動作を制御する（段落【００７６】ないし【００８０】，【００
８２】及び【００９６】並びに図１５及び１７）。
　そうであれば，カウント制御回路９４は，ラップ長信号ＷＬを入力信号とするラ
ップアドレススクランブラ及びマルチプレクサ６１の動作を制御して，メモリ配列
７５に書き込まれるあるいはそこから読み出される所定数のデータビットを選択す
ることに関与しているということができる。
　したがって，請求項１４の上記該当箇所は，出願当初の明細書又は図面に記載さ
れているものであって，請求項１４に係る補正が出願当初の明細書及び図面の要旨
を変更するものであるとは認めることができない。
　(ｳ)　被告は，出願当初の明細書及び図面には，カウント制御回路９４が，ラップ
長信号ＷＬに応答してメモリ配列７５に書き込まれるあるいはそこから読み出され
るデータビットを選択することは記載されていないし，出願当初の明細書及び図面
の記載からみて自明な事項でもないと主張する。
　しかし，上記(ｲ)のとおり，カウント制御回路９４は，ラップ長信号ＷＬを入力信
号とするラップアドレススクランブラ及びマルチプレクサ６１の動作を制御して，
メモリ配列７５に書き込まれるあるいはそこから読み出される所定数のデータビッ
トを選択することに関与している。被告の上記主張は，採用することができない。
　イ　請求項９について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項９の箇
所は，「・・・第１及び第２の論理状態を有する制御信号を生成するカウント制御
回路と，・・・前記第１の論理状態に応答して第１の所定数の列アドレス信号を生
成し，かつ前記第２の論理状態に応答して第２の所定数の列アドレス信号を生成す
る・・・」というものである。
　(ｲ)　上記請求項の「制御信号」はラップ長信号ＷＬに対応する（このことは，被
告も争わない。）。
　ラップ長信号ＷＬの「０」及び「１」の論理状態は，「第１及び第２の論理状
態」に対応し，この「第１及び第２の論理状態」に応答して，「第１の所定数」及
び「第２の所定数」（８ビット及び４ビット）の各「列アドレス信号」が「生成」
される（段落【００７６】及び【００８１】並びに図１５及び１７）。
　また，上記(1)ウ(ｲ)のとおり，制御信号は，制御バス６０からの外部制御信号及
びその外部制御信号をタイミング及び制御回路４２によってシステムクロック信号
ＣＬＫに同期させて生成した内部制御信号として表現されている（段落【００１
４】，【００９７】ないし【００９９】及び【０１０２】）。そして，ラップ長信
号ＷＬを含む制御信号は，同期ランダムアクセスメモリ３０に対する同期ラップ動
作を機能させる上で必須の構成要件であり，請求項９においても明示されている
上，出願当初の図面には，ラップ長信号ＷＬが，制御バス６０からの外部制御信号
としてタイミング及び制御回路４２に入力されるとともに（図２），ラップアドレ
ススクランブラ及びマルチプレクサ６１に入力されることが示されているところ
（図２及び６），ラップアドレススクランブラ及びマルチプレクサ６１に入力され
るラップ長信号ＷＬが制御バス６０からの外部制御信号であることを明示する記載
はなく，かつ，これが制御バス６０からの外部制御信号として入力されなければな
らないと解すべき事情もないから，ラップ長信号ＷＬは，前に判示したような上位
概念としての「カウント制御回路」によって生成されるものと理解すること
ができる。そして，このように理解しても，当初出願の明細書及び図面の記載と矛
盾しない。
　したがって，請求項９の上記該当箇所は，出願当初の明細書又は図面に記載され
ているということができ，そうであれば，請求項９に係る補正が出願当初の明細書
及び図面の要旨を変更するものであるとは認めることができない。
　(ｳ)　被告は，出願当初の明細書及び図面には，ラップ長信号ＷＬがカウント制御
回路９４又はカウント制御回路９４，マスクレジスタ９３並びにラップアドレスス
クランブラ及びマルチプレクサ６１に対応するカウント制御回路で生成されること
は記載も示唆もないと主張するが，上記(ｲ)のとおり，ラップ長信号ＷＬは上位概念
としての「カウント制御回路」によって生成されるものと理解することができるの
であるから，被告の上記主張は，採用の限りでない。
　ウ　請求項３７について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項３７の
箇所は，「・・・前記タイミングおよび制御回路によって生成された第３の制御信
号・・・」というものである。
　(ｲ)　「前記タイミングおよび制御回路」はタイミング及び制御回路４２に，「第
３の制御信号」はラップ長信号ＷＬに，それぞれ対応する（このことは，被告も争
わない。）。
　上記(1)ウ(ｲ)のとおり，制御信号は，出願当初の明細書及び図面において，制御
バス６０からの外部制御信号及びその外部制御信号をタイミング及び制御回路４２
によってシステムクロック信号ＣＬＫに同期させて生成した内部制御信号として表
現されているが（段落【００１４】，【００９７】ないし【００９９】及び【０１
０２】），出願当初の明細書及び図面には，タイミング及び制御回路４２が請求項
３７の「第３の制御信号」に対応するラップ長信号ＷＬを生成していることを明示
した記載がない。しかし，ラップ長信号ＷＬを含む制御信号は，同期ランダムアク
セスメモリ３０に対する同期ラップ動作を機能させる上で必須の構成要件であっ
て，請求項３７においても明示されている上，出願当初の図面には，ラップ長信号
ＷＬが，制御バス６０からの外部制御信号としてタイミング及び制御回路４２に入
力されるとともに（図２），ラップアドレススクランブラ及びマルチプレクサ６１
に入力されることが示されているところ（図２及び６），出願当初の明細書には，
ラップアドレススクランブラ及びマルチプレクサ６１に入力されるラップ長信号Ｗ
Ｌが制御バス６０からの外部制御信号であることを明示する記載がなく
，かつ，これが制御バス６０からの外部制御信号として入力されなければならない
と解すべき事情もないから，ラップ長信号ＷＬはタイミング及び制御回路４２によ
って生成されるものと理解することができる。そして，このように理解したとして
も，当初出願の明細書及び図面の記載と矛盾しない。
　したがって，請求項３７の上記該当箇所は，出願当初の明細書又は図面に記載さ
れているということができ，そうであれば，請求項３７に係る補正が出願当初の明
細書及び図面の要旨を変更するものであるとは認めることができない。
　(ｳ)　被告は，出願当初の明細書及び図面においては，「タイミング及び制御回路
４２」は，該「ラップ長信号ＷＬ」をゲートするものとされているだけであって，
これを生成するものとはされていないと主張するが，上記(ｲ)のとおり，ラップ長信
号ＷＬがタイミング及び制御回路によって生成されると理解することができるか
ら，被告の上記主張は，採用することができない。
　エ　請求項４３について
　決定が，出願当初の明細書及び図面に記載されていないとした請求項４３の箇所
は，「前記カウント制御回路はアレイへの書き込みまたはアレイからの読み出しの
ためのデータビット数を決定する，・・・」というものであるところ，被告は，上
記の請求項４３の該当箇所が出願当初の明細書又は図面に記載されていることを争
わないから，請求項４３に係る補正が出願当初の明細書及び図面の要旨を変更する
ものであるとは認めることができない。
　(3)　請求項５３ないし５６及び５８ないし６１についての認定判断の誤りについ
て
　ア　請求項５３及び５５について
　決定が，出願当初の明細書及び図面に記載されていないとした請求項５３の箇所
は，「データ制御回路は，システムクロックの立ち上がりエッジと立ち下がりエッ
ジに応答し前記データビットの所定数を生成する，・・・」というものであり，請
求項５５の箇所は，「データ制御回路は，システムクロックの立ち上がりエッジと
立ち下がりエッジに応答し，前記所定数のデータビットを生成する，・・・」とい
うものであるところ，被告は，上記の請求項５３及び５５の各該当箇所が出願当初
の明細書又は図面に記載されていることを争わないから，請求項５３及び５５に係
る補正が出願当初の明細書及び図面の要旨を変更するものであるとは認めることが
できない。
　イ　請求項５４及び５６について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項５４及
び５６の箇所は，「前記所定数のデータビットの生成は，システムクロックの各立
ち上がりエッジで第１のデータビットを生成することおよびシステムクロックの各
立ち下がりエッジで第２のデータビットを生成することを含む・・・」というもの
である。
　(ｲ)　請求項５４及び５６は，それぞれ，請求項５３及び５５の「システムクロッ
クの立ち上がりエッジと立ち下がりエッジに応答し前記データビットの所定数を生
成する」を限定して，システムクロックの各立ち上がりエッジ及び各立ち下がりエ
ッジにより，第１のデータビット及び第２のデータビットをそれぞれ生成すること
を規定したものである。
　ところで，所定数のデータビットは，システムクロックの立ち上がりエッジと立
ち下がりエッジに応答して別々に生成されるのであるから，各立ち上がりエッジに
応答して生成されるものを第１のデータビットとし，各立ち下がりエッジに応答し
て生成されるものを第２のデータビットと称することは，生成の起因が異なるデー
タを区別する上で通常行われるものであり，格別なものではない。
　したがって，上記の請求項５４及び５６の該当箇所は，出願当初の明細書又は図
面の記載に照らし自明のことであって，請求項５４及び５６に係る補正が出願当初
の明細書及び図面の要旨を変更するものであるとは認めることができない。
　(ｳ)　被告は，出願当初の明細書には，システムクロックの各立ち上がりエッジで
第１のデータビットを生成すること及びシステムクロックの各立ち下がりエッジで
第２のデータビットを生成することは記載されていないと主張するが，上記(ｲ)のと
おり，システムクロックの各立ち上がりエッジで第１のデータビットを生成するこ
と及びシステムクロックの各立ち下がりエッジで第２のデータビットを生成するこ
とは，出願当初の明細書又は図面の記載に照らして，自明のことであるから，被告
の上記主張は，採用の限りでない。
　ウ　請求項５８及び６０について
　決定が，出願当初の明細書及び図面に記載されていないとした請求項５８及び６
０の箇所は，「データ制御回路は，前記データシーケンス決定のためシステムクロ
ックの立ち上がりエッジと立ち下がりエッジに応答する，・・・」というものであ
るところ，被告は，上記の請求項５８及び６０の各該当箇所が出願当初の明細書又
は図面に記載されていることを争わないから，請求項５８及び６０に係る補正が出
願当初の明細書及び図面の要旨を変更するものであるとは認めることができない。
　エ　請求項５９及び６１について
　(ｱ)　決定が，出願当初の明細書及び図面に記載されていないとした請求項５９及
び６１の箇所は，「前記データシーケンスの決定は，立ち上がりエッジについて第
１のデータビットを生成することおよび立ち下がりエッジについて第２のデータビ
ットを生成することを含む，・・・」というものである。
　(ｲ)　請求項５９及び６１は，それぞれ，請求項５８及び６０の「前記データシー
ケンス決定のためシステムクロックの立ち上がりエッジと立ち下がりエッジに応答
する」を限定して，立ち上がりエッジ及び立ち下がりエッジにより，第１のデータ
ビット及び第２のデータビットをそれぞれ生成することを規定したものである。
　ところで，データシーケンスは，システムクロックの立ち上がりエッジと立ち下
がりエッジに応答して別々に決定されるのであるから，上記イ(ｲ)に判示したよう
に，各立ち上がりエッジに応答して生成されるものを第１のデータビットとし，各
立ち下がりエッジに応答して生成されるものを第２のデータビットと称すること
は，生成の起因が異なるデータを区別する上で通常行われるものであり，格別なも
のではない。
　したがって，上記の請求項５９及び６１の該当箇所は，出願当初の明細書又は図
面の記載に照らし自明のことであって，請求項５９及び６１に係る補正が出願当初
の明細書及び図面の要旨を変更するものであるとは認めることができない。
　３　以上のとおりであって，上記各請求項に係る補正が出願当初の明細書及び図
面の要旨を変更するものであるとは認めることができないから，決定の認定判断に
は誤りがある。
第５　結論
　よって，原告主張の決定取消事由は理由があるから，手続補正を却下した決定は
取り消されるべきである。
　　　　知的財産高等裁判所第４部
　　　　　　　　裁判長裁判官　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　塚　　　原　　　朋　　　一
　　　　　　　　　　　裁判官　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　髙　　　野　　　輝　　　久
　　　　　　　　　　　裁判官　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　佐　　　藤　　　達　　　文

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