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平成２７年５月１５日判決言渡同日原本交付裁判所書記官
平成２２年(ﾜ)第４６２４１号特許権侵害差止等請求事件
口頭弁論終結日平成２７年２月２７日
判決
アメリカ合衆国・９７０７０・オレゴン州＜以下略＞
原告メンター・グラフィクス・コーポレーション
同訴訟代理人弁護士城山康文
同岩瀬吉和
同山本健策
同後藤未来
同訴訟復代理人弁護士岡浩喜
同訴訟代理人弁理士山本秀策
同補佐人弁理士市川英彦
横浜市港北区＜以下略＞
被告日本イヴ株式会社
同訴訟代理人弁護士塚原朋一
同岡田誠
同小坂準記
同友村明弘
同訴訟復代理人弁護士髙梨義幸
同補佐人弁理士佐藤睦
同伊藤健太郎
主文
１原告の請求をいずれも棄却する。
２訴訟費用は原告の負担とする。
３この判決に対する控訴のための付加期間を３０日と定める。
事実及び理由
第１請求の趣旨
１被告は，別紙物件目録記載の物件を使用し，譲渡し，輸入し，貸渡し，又は
譲渡若しくは貸渡しの申出をしてはならない。
２被告は，その占有にかかる別紙物件目録記載の物件を廃棄せよ。
３被告は，原告に対し，３億３０００万円及びこれに対する平成２２年１２月
２８日（訴状送達の日の翌日）から支払済みまで年５分の割合による金員を
支払え。
４訴訟費用は被告の負担とする。
５仮執行宣言
第２事案の概要
１事案の要旨
本件は，原告が，被告に対し，被告は別紙物件目録記載の物件（エミュレ
ータ。以下，同目録記載１ないし６の番号に従って，「被告製品１」ないし
「被告製品６」といい，併せて「被告各製品」という。）の輸入及び販売等
を行うことにより，原告が有する後記２(2)記載の特許権の特許請求の範囲請
求項１，３ないし７の各発明に係る特許を侵害していると主張して，(1)特許
法１００条１項に基づき，被告各製品の使用，譲渡，輸入，貸渡し及び譲渡
若しくは貸渡しの申出の差止め（請求の趣旨第１項），(2)同条２項に基づき，
その占有する被告各製品の廃棄（請求の趣旨第２項），(3)民法７０９条及び
特許法１０２条３項に基づき，損害賠償金として３億３０００万円及びこれ
に対する訴状送達の日の翌日である平成２２年１２月２８日から支払済みま
で民法所定の年５分の割合による遅延損害金の支払（請求の趣旨第３項）を
それぞれ求めた事案である。
２前提事実（証拠等を掲げたもののほかは，当事者間に争いがない。なお，以
下，書証の枝番号については，特に記載しない限り省略する。）
(1)当事者
ア原告は，アメリカ合衆国オレゴン州に本店を有し，ＥＤＡ（electronic
designautomationの略。回路設計の自動化，電気回路設計用のＣＡＤ。）
製品を供給している会社である。
イ被告は，コンピュータ及び半導体関連機器の設計用ソフトウェア・ハー
ドウェアの開発，輸入，販売等を業とする株式会社である。
(2)原告の特許権
原告は，次の特許権を有している（以下「本件特許権」といい，その発
明に係る特許を「本件特許」と，特許請求の範囲請求項１，３ないし７の発
明をそれぞれ「本件発明１」，「本件発明３」ないし「本件発明７」といい，
これら発明を併せて「本件各発明」と，本件特許に係る明細書及び図面を
「本件明細書等」という。なお，その内容は，末尾に添付した本件特許の特
許公報のとおりである。）。〔甲１，２，弁論の全趣旨〕
特許番号特許第３５８８３２４号
発明の名称「エミュレーションシステム用の統合デバッグ機能を備
えた再構成可能な集積回路」
出願日平成１２年２月７日
優先日平成１１年（１９９９年）９月２４日〔米国〕
登録日平成１６年８月２０日
(3)本件各発明の構成要件
本件各発明を構成要件に分説すると以下のとおりである。なお，以下，各
構成要件を請求項の番号とアルファベットに従って「構成要件１Ａ」等と表
記する。
ア本件発明１
１Ａ集積回路設計の回路素子をエミュレートするように再構成可能であ
り，
１Ｂ各々が複数の出力を有する複数の論理素子であって，
１Ｃ上記論理素子に対応して与えられる複数の入力信号に応答して複数
の出力信号を生成するように作動する複数の論理素子と，
１Ｄ選択された論理素子の部分集合によってエミュレートされた回路素
子の複数の信号状態値の記録をエミュレーション・クロックの１クロ
ック・サイクルにおいて捉え，そして走査バスに出力する部分走査レ
ジスタと，
１Ｅ上記エミュレーション・クロックの１クロック・サイクルにおいて，
上記部分走査レジスタを上記選択された論理素子の部分集合のみに再
構成可能に接続する，上記複数の論理素子と上記部分走査レジスタに
結合した再構成可能なネットワークとを含むことを特徴とする
１Ｆエミュレーションシステムに使用される集積回路。
イ本件発明３
３Ａ上記論理素子に結合され，上記論理素子の上記複数の信号状態値の
少なくとも一部に基づき，少なくとも１つのトリガ値を条件付きで生
成するように作動するトリガ回路を更に含むことを特徴とする
３Ｂ請求項１に記載の集積回路。
ウ本件発明４
４Ａ上記複数の論理素子及び複数の集積回路出力に結合された相互接続
ネットワークを更に含み，
４Ｂ上記相互接続ネットワークは，上記相互接続ネットワークを構成す
る再コンパイル可能命令セットに基づき，上記複数の論理素子及び上
記複数の集積回路出力に信号を経路指定するように作動することを特
徴とする
４Ｃ請求項１に記載の集積回路。
エ本件発明５
５Ａホストとエミュレーション基板とを含み，
５Ｂ上記エミュレーション基板は，少なくとも一部が上記ホストに通信
可能に接続した複数の基板入力／出力ピンと，
５Ｃ少なくとも一部が基板入力／出力ピンに接続した複数のＩＣ入力／
出力ピンを具備した集積回路とを含み，
５Ｄ上記集積回路は，集積回路設計の回路素子をエミュレートするよう
に再構成可能であり，各々が複数の出力を有する複数の論理素子であ
って，
５Ｅ上記論理素子に対応して与えられる複数の入力信号に応答して複数
の出力信号を生成するように作動する複数の論理素子と，
５Ｆ選択された論理素子の部分集合によってエミュレートされた回路素
子の複数の信号状態値の記録をエミュレーション・クロックの１クロ
ック・サイクルにおいて捉え，そして走査バスに出力する部分走査レ
ジスタと，
５Ｇ上記エミュレーション・クロックの１クロック・サイクルにおいて，
上記部分走査レジスタを上記選択された論理素子の部分集合のみに再
構成可能に接続する，
５Ｈ上記複数の論理素子と上記部分走査レジスタに結合した再構成可能
なネットワークとを含むことを特徴とする
５Ｉエミュレーションシステム。
オ本件発明６
６Ａ上記論理素子に結合され，上記論理素子の上記複数の信号状態値の
少なくとも一部に基づき，少なくとも１つのトリガ値を条件付きで生
成するように作動するトリガ回路を更に含むことを特徴とする
６Ｂ請求項５に記載のエミュレーションシステム。
カ本件発明７
７Ａ複数の入力／出力ピンと，上記複数の入力／出力ピンに結合した集
積回路を含み，
７Ｂ上記集積回路は，集積回路設計の回路素子をエミュレートするよう
に再構成可能であり，
７Ｃ各々が複数の出力を有する複数の論理素子であって，
７Ｄ上記論理素子に対応して与えられる複数の入力信号に応答して複数
の出力信号を生成するように作動する複数の論理素子と，
７Ｅ選択された論理素子の部分集合によってエミュレートされた回路素
子の複数の信号状態値の記録をエミュレーション・クロックの１クロ
ック・サイクルにおいて捉え，そして走査バスに出力する部分走査レ
ジスタであって，
７Ｆ上記エミュレーション・クロックに対して適切な一定の割合である
走査クロックの印加によって使用可能な状態になる部分走査レジスタ
と，
７Ｇ上記エミュレーション・クロックの１クロック・サイクルにおいて，
上記部分走査レジスタを上記選択された論理素子の部分集合のみに再
構成可能に接続する，上記複数の論理素子と上記部分走査レジスタに
結合した再構成可能なネットワークとを含むことを特徴とする
７Ｈエミュレータ基板。
(4)本件特許の出願経過等
ア原告は，平成１２年２月７日，本件特許につき，国際出願をし（ＰＣＴ
／ＵＳ２０００／００３１３８。パリ条約による優先日：平成１１年〔１
９９９年〕９月２４日，米国），平成１２年５月２６日，発明の名称を
「エミュレーションシステム用の統合デバック機能を備えた再構成可能な
集積回路」として，国内書面を提出した（特許２０００－６１６１９７号。
甲５８の１。平成１３年４月５日国際公開，ＷＯ０１／２３９０１，平成
１４年１２月２４日国内公表，特表２００２－５４４５７６。請求項の数
３３。以下，かかる特許出願を「本件出願」といい，その特許請求の範囲
請求項１を「出願当初請求項１」という。）。
出願当初請求項１は，以下のとおりである（なお，文中の「/」は，原
文における改行箇所を示す。以下，同様である。）。
「集積回路設計の回路素子をエミュレートするように再構成可能であ
り，各々が複数の出力を有する複数の論理素子（ＬＥ）であって，そ
のＬＥに対応して与えられる複数の入力信号に応答する複数の出力信
号を生成するように作動する論理素子，/上記複数のＬＥの選択された
ものと動的に結合され，使用可能な状態において，オペレーティング
・クロックの特定のクロック・サイクルにおいて，上記選択されたＬ
Ｅによってエミュレートされた回路素子の信号状態値の記録を捉え，
走査バスに出力するように作動する部分走査レジスタ/を含むことを特
徴とするエミュレーションシステムに使用される集積回路。」
イ原告は，平成１３年１０月２６日付けで早期審査に関する事情説明書
（以下「本件事情説明書」という。乙６）を提出するとともに，手続補正
（以下「第１次補正」という。）をして特許請求の範囲について補正を行
い，請求項の数も８とした（甲５８の２。その特許請求の範囲請求項１を
「第１次補正請求項１」という。）。
(ｱ)第１次補正請求項１は，以下のとおりである（下線部は補正箇所）。
「集積回路設計の回路素子をエミュレートするように再構成可能であ
り，各々が複数の出力を有する複数の論理素子（ＬＥ）であって，そ
のＬＥに対応して与えられる複数の入力信号に応答する複数の出力信
号を生成するように作動する論理素子と；/オペレーティング・クロッ
クの特定のクロック・サイクルにおいて選択されたＬＥのサブセット
によってエミュレートされた回路素子の信号状態値の記録を捉え，且
つ走査バスに出力する部分走査レジスタと；/オペレーティング・クロ
ックの特定のクロック・サイクルにおいて，上記複数のＬＥ群と部分
走査レジスタと結合し，上記の選択されたＬＥのサブセットに排他的
に且つ再構成可能に接続する再構成可能なネットワークと；/を含むこ
とを特徴とするエミュレーションシステムに使用される集積回路。」
(ｲ)本件事情説明書には，以下の記載がある。
「本早期審査に関する事情説明書と同日に提出した手続補正書によって
補正された請求項１乃至８は本願に対応する米国特許第６，２６５，
８９４Ｂ１のクレーム１，３，５，６，９，１３，１６および２２
にそれぞれ対応すると共に対応する２つの発明はその内容において同
一関係にある。
本願の請求項１，５，７及び８は独立請求項である。請求項２乃至４
は請求項１の従属項であり，また請求項６は独立請求項５の従属項で
ある。
本願の請求項１，５，７及び８の構成要件として少なくとも次の２つ
を挙げている。
Ａ．再構成可能な論理素子（ＬＥ）によってエミュレートされる回路
素子群の信号状態値を捉え且つ出力する部分走査レジスタ
Ｂ．部分走査レジスタを再構成可能な論理回路素子の選択されたサブ
セットに排他的に且つ再構成可能に結合させ，その時の対応する
状態値を捕捉し且つ出力する再構成可能なネットワーク」
ウ特許庁審査官は，平成１３年１２月１９日付けで，原告に対し，拒絶理
由通知をした（甲５８の３）。同通知においては，請求項１ないし８につ
き，特開平８－０９５８１８号公報（拒絶理由通知で示された引用例１。
以下「引用例１」という。），特開平６－７７８１４号公報（引用例２）
に記載されるごとく，ＦＰＧＡ（判決注；「fieldprogrammablegate
array」の略語であり，現場でプログラム可能なゲートアレイ，の意。以
下，単に「ＦＰＧＡ」という場合は，この意で用いる。）において各セル
を走査してデータを収集しテストをすることは公知であるから進歩性を欠
く，発明の詳細な説明の段落【０００８】，【００１２】において，「分
離走査レジスタを，すなわち部分走査レジスタ１３５が」等と記載されて
いるが，図１には１３５等が記載されていないから，特許法３６条４項の
要件を満たさない，部分走査レジスタの意味及び構成が不明である，請求
項１については「オペレーティング・クロックの特定のクロック・サイク
ル」とする「特定」とは具体的にどのクロックを指しているのか不明瞭で
ある，請求項７については，段落【００２６】に「適切に分割された周波
数を持つ走査クロックの適用」とは記載されているが，「適切に比例した
走査クロック」とは発明の詳細な説明に記載されていない等のことから，
特許法３６条６項１号，２号の要件を満たさない（拒絶理由（Ｃ１０）），
等との指摘がされた。
エ(ｱ)原告は，平成１４年７月２日付けで意見書を提出し（甲５８の４，乙
１８），同日付けで手続補正（以下「第２次補正」という。）をした
（甲５８の５。その特許請求の範囲請求項１を「第２次補正請求項１」
という。）。
第２次補正請求項１は，以下のとおりである（下線部は補正箇所）。
「集積回路設計の回路素子をエミュレートするように再構成可能であり，
各々が複数の出力を有する複数の論理素子であって，上記論理素子に対
応して与えられる複数の入力信号に応答して複数の出力信号を生成する
ように作動する論理素子と，/エミュレーション・クロックのクロック
・サイクルにおいて，選択された論理素子の部分集合によってエミュレ
ートされた回路素子の信号状態値の記録を捉え，且つ走査バスに出力す
る部分走査レジスタと，/上記エミュレーション・クロックの上記クロ
ック・サイクルにおいて，上記部分走査レジスタを上記選択された論理
素子の部分集合のみに再構成可能に接続する，上記複数の論理素子と上
記部分集合レジスタに結合した再構成可能なネットワークを含むことを
特徴とするエミュレーションシステムに使用される集積回路。」
(ｲ)また，原告が上記第２次補正と同日付けで提出した意見書（甲５８の
４，乙１８）には，以下の記載がある。
「請求項１～４及び８に係る発明は，集積回路において，部分走査レ
ジスタと，論理素子の部分集合のみを上記部分走査レジスタに再構成可
能に接続する再構成可能なネットワークを含むことを特徴の一つとして
います。・・・これら部分走査レジスタ及び再構成可能なネットワーク
により，走査レジスタ１０８と同様に，『（作動エミュレーション・ク
ロックに比例して）適切に分割された周波数を持つ走査クロックを適用
（【００２６】）』することにより，『ユーザーが負荷の多い再構成及
び従来技術に固有の回路設計マッピングソフトの再コンパイルを必要と
せずに，所与のクロック・サイクルに選択したＬＥのサブセットを動的
に再構成して観察することを可能に』（【００２９】）するものです。
すなわち，エミュレーション・クロックを適切に分周した走査（判決注
；「操作」は誤記）クロックを部分走査レジスタに与えることにより，
エミュレーション・クロックのそのクロック・サイクルにおいて，再構
成可能なネットワークにより選択された論理素子の部分集合の信号状態
値を，走査バスに出力するものであります。」（［意見の内容］１頁）
「（１５）請求項７において『オペレーティング・クロックに適切に
比例した走査クロック』を，『エミュレーション・クロックに対して適
切に一定の割合で伸縮した走査クロック』と補正しました。詳細な説明
では，『走査レジスタ』１０８の場合について，『適切に分割された周
波数を持つ走査クロックの適用』（【００２６】）と記載しており，請
求項７における部分走査レジスタの場合もこれと同様です。これで拒絶
理由（Ｃ１０）は解消したものと確信いたします。」（［意見の内容］
４頁）
オ特許庁審査官は，平成１４年１２月１７日付けで拒絶査定をした（甲５
８の６，乙１７）。
カ原告は，上記拒絶査定に対し，不服審判請求をした（不服２００３－４
８３１号）。
キ原告は，平成１５年４月２３日付けで手続補正（以下「本件補正」とい
い，その特許請求の範囲請求項１を「本件補正後請求項１」という。）を
し，同日付けで手続補正書（方式）を提出した。その手続補正書（方式）
には，以下のとおりの記載がある。〔乙１６の１，２〕
「本願につき，本理由補充書と同日付の手続補正書により，請求項１乃
至８を補正し，引用例１との相違点を明確にした。請求項１に係る発明に
よれば，部分走査レジスタが『選択された論理素子の部分集合によってエ
ミュレートされた回路素子の複数の信号状態値の記録を，エミュレーショ
ン・クロックの１クロック・サイクルにおいて捉え』ることができる。実
施例においては，図８ｂに示されている通り，動的再構成ネットワーク１
３７によって『最大３２までのLE200状態値の選択サブセットを部分走査
レジスタ１３５に再構成可能に経路指定することができる』（【００２
７】）。したがって，『複数の信号状態値の記録』を捉えるために，エミ
ュレーション・クロックを停止する必要はなく，エミュレーションを継続
したまま『複数の信号状態値の記録』を捉えることができる。捉えられた
『複数の信号状態値の記録』は，部分走査レジスタから走査バスへ出力す
ることができる。・・・引用例１に開示された発明は，・・・つまり，複
数の論理素子の複数の出力を１本のデータ線Ｓに出力する場合，システム
クロックを一旦停止させて，複数の論理素子の行と列とを順次指定する必
要がある。」
本件補正後請求項１の記載は以下のとおりである。
「集積回路設計の回路素子をエミュレートするように再構成可能であ
り，各々が複数の出力を有する複数の論理素子であって，上記論理素子
に対応して与えられる複数の入力信号に応答して複数の出力信号を生成
するように作動する複数の論理素子と，
選択された論理素子の部分集合によってエミュレートされた回路素子
の複数の信号状態値の記録をエミュレーション・クロックの１クロック
・サイクルにおいて捉え，且つ走査バスに出力する部分走査レジスタと，
上記エミュレーション・クロックのクロック・サイクルにおいて，上
記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成
可能に接続する，上記複数の論理素子と上記部分走査レジスタに結合し
た再構成可能なネットワークを含むことを特徴とするエミュレーション
システムに使用される集積回路。」
ク特許庁審判官は，原告に対し，平成１６年３月５日付けで，請求項１，
４，５，７，８の「上記エミュレーション・クロックのクロック・サイク
ル」及び請求項４の「上記複数の～信号」の記載が不明であるとして，特
許法３６条６項に定める要件を満たしていないとする拒絶理由通知をした
（甲３１，乙３１）。
ケ原告は，平成１６年３月３０日付けで意見書を提出し（甲５８の７，乙
３３），また，同日付けで手続補正をし，特許請求の範囲の記載を末尾添
付の特許公報記載のとおりとする補正をした（甲５８の８，乙３２）。
コ特許庁審判官は，平成１６年６月２５日付け審決において，本件各発明
を特許すべきものとした（甲５８の９）。
(5)被告の行為
被告は，業として，被告各製品の輸入及び販売を行っている。〔甲３，
１８，４８〕。
(6)被告各製品の構成（一部争いがある）
ア被告各製品の構成及び動作は，別紙「被告各製品の構成及び動作の説
明書」（以下「別紙構成説明書」という。）記載のとおりである（なお，
争いのある部分に下線を付し，これについての被告の主張を被告の主張
欄に記載した。）。
イ被告各製品におけるダイナミックプローブとは，訴外米国法人ＸＩＬ
ＩＮＸ社（以下「ザイリンクス社」という。）製のＦＰＧＡ製品である
Ｖｉｒｔｅｘ５又はＶｉｒｔｅｘ４（以下，両者をまとめて「Ｖｉｒｔ
ｅｘ」という。）が備える「リードバック（Ｒｅａｄｂａｃｋ）」と呼
ばれる機能（以下「リードバック機能」という。）を利用して，ＦＰＧ
Ａにおける各論理素子から出力された信号の信号状態値を捕捉すること
によって，ＦＰＧＡの内部信号を観測可能にするツールである。
被告各製品におけるダイナミックプローブは，下記のとおりの構成を
有する。
記
上
記図において，「論理素子の論理状態：『０』または『１』の値を有す
るデータの集合として表される。」とされているのは，集積回路設計の
回路素子をエミュレートする論理素子の論理状態を模式的に示したもの
である。リードバックキャプチャを実行することにより，まず，論理素
子（ＣＬＢ）の論理状態の値が，コンフィギュレーションメモリに格納
される（図の（Ａ））。次に，ＦＡＲレジスタにおけるフレームの指定
に基づいて，コンフィギュレーションメモリに格納されたデータのうち，
選択された論理素子に係るデータのみが，ＦＰＧＡ内部のレジスタであ
るＦＤＲＯ（「ＦｒａｍｅＤａｔａＲｅｇｉｓｔｅｒＯｕｔｐｕ
ｔ」の略）において捉えられ，バス（ＳｅｌｅｃｔＭａｐインターフェ
イス）へと出力される（図（Ｂ－２）及び（Ｂ－３））。その際，ＦＤ
ＲＯは，図中の「アドレス回路」を介して，コンフィギュレーションメ
モリ中の指定されたフレーム（及び当該フレームに対応する論理素子の
部分集合）のみに接続される。〔当事者間に争いがない〕
ウ被告各製品におけるフレキシブルプローブ（なお，被告製品３及び５
については，原告はソフトウェアの更新によりフレキシブルプローブを
追加可能であるとし，被告はこれを争っている。）とは，ＦＰＧＡの論
理素子アレイ上に形成された，測定対象となる論理回路（以下「デザイ
ン」という場合がある。）から出力された信号をプローブ（探査）する
ための特別の論理回路（以下「トレーサ」という場合がある。）を，コ
ンパイルの時にＦＰＧＡの論理素子アレイ上に設けることによって，デ
ザインから出力された信号を観測可能にする機能である。
被告各製品におけるフレキシブルプローブは，別紙構成説明書の第２
「被告各製品の動作」１ないし３記載の態様で作動する（以下，それぞ
れ「フレキシブルプローブ実施態様Ⅰ」ないし「フレキシブルプローブ
実施態様Ⅲ」という場合がある。なお，上記実施態様についても，原告
の主張欄に下線を付した部分以外は当事者間に争いがない。）。
(7)争いのない構成要件充足性
被告各製品が，構成要件１Ａないし１Ｃ，５Ａないし５Ｃ，７Ａないし
７Ｄ，７Ｈを充足することについては当事者間に争いがない。
また，構成要件１Ｆ，５Ｉについては，被告において明らかに争うこと
をしない。
(8)本件訴訟に先立ち，原告は，東京税関長に対し，被告製品１ないし４に
つき，関税法６９条の１３第１項に基づく輸入差止めの申立てをし，被告
は利害関係人としてこれを争った。同手続において選任された専門委員３
名は，被告各製品の構成要件充足性についての疎明に至っていないとし
（甲６０〔平成２２年１１月１２日付け意見書〕，乙４６〔平成２２年１
１月１１日付け意見書〕，乙５０〔平成２２年１１月１２日付け意見
書〕），東京税関長は，平成２２年１２月６日，原告の申立てにつき不受
理と決定した。
(9)原告は，平成２２年１２月１５日付けで，本件訴訟を提起した。
３争点
(1)被告各製品は本件各発明の技術的範囲に属するか
ア「選択された論理素子の部分集合によってエミュレートされた回路素子」
（構成要件１Ｄ，５Ｆ及び７Ｅ）の充足性
イ「エミュレーション・クロックの１クロック・サイクル」（構成要件１
Ｄ，５Ｆ及び７Ｅ）の充足性
ウ「部分走査レジスタ」（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ）の充足性
エ「再構成可能なネットワーク」（構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇ）
の充足性
(2)構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジスタ」につき，被告
各製品についての均等侵害の成否
(3)被告各製品は本件発明３，４及び６の技術的範囲に属するか
(4)本件特許が特許無効審判により無効にされるべきものと認められるか
ア無効理由１（乙１〔米国特許第５７７４８９号公報。以下「乙１公報」
という。〕を主引例とする進歩性の欠如）
イ無効理由２（乙３４〔平成１１年（１９９９年）３月２１日ザイリンク
ス社作成の「VIRTEXTM
ConfigurationandReadBack(Version1.0)」と題
する書面。以下「乙３４文献」という。〕を主引例とする新規性または
進歩性欠如：予備的主張１及び２）
ウ無効理由３（サポート要件違反：予備的主張３の一部）
エ無効理由４（実施可能要件違反：予備的主張３の残りの一部）
(5)間接侵害の成否
被告各製品は，本件発明５及び６に係るエミュレーションシステムの「生
産にのみ用いる物」（特許法１０１条１号）に当たるか
(6)損害発生の有無及びその額
第３争点に関する当事者の主張
１争点(1)ア（「選択された論理素子の部分集合によってエミュレートされた
回路素子」〔構成要件１Ｄ，５Ｆ及び７Ｅ〕の充足性）について
〔原告の主張〕
(1)本件各発明の構成要件１Ｄ，５Ｆ及び７Ｅの「選択された論理素子」とは，
結果ないし状態を規定するものであり，この「選択」がどのように行われる
かを特に限定するものではない。
すなわち，「選択された論理素子の部分集合によってエミュレートされた
回路素子」について，実施例では，論理素子アレイ１０２の下流に位置する
動的再構成ネットワーク１３７が信号の選択を行っているから，エミュレー
ション実行後に，観測対象とする論理素子を選択する実施形態も含まれると
解すべきである。
(2)被告各製品におけるダイナミックプローブにおいては，「ＦＤＲＯ」及び
「バス」（ＳｅｌｅｃｔＭａｐインターフェイス）は，それぞれ「部分走査
レジスタ」及び「走査バス」に該当し，デザインがアクティブのとき，すな
わちエミュレーションの実行中又は継続中にリードバックキャプチャを実行
できるから，構成要件１Ｄ，５Ｆ及び７Ｅを充足する。
(3)●（省略）●
(4)●（省略）●
〔被告の主張〕
(1)構成要件１Ｄ，５Ｆ及び７Ｅの「選択された論理素子」は，どのような内
容を指すものか不明であるが，これは，エミュレーションに先立ち，エミュ
レーションを実行する論理素子の選択がされる構成に限定解釈すべきである。
すなわち，本件各発明は，①まず観測対象となる論理素子の部分集合の
「選択」がされ，②選択された部分集合によって「エミュレート」され，③
選択された部分集合の信号状態値が「捉え」られる（観測される）という順
番で処理が行われることを要する。
(2)被告各製品におけるダイナミックプローブにおいては，「選択された論理
素子」の信号状態値ではなく，全ての論理素子の信号状態値がコンフィギュ
レーションメモリに格納され，また，論理素子の信号状態値を読み出す際に
常にデザインクロックを止めるから，構成要件１Ｄ，５Ｆ及び７Ｅを充足し
ない。エミュレーションが実行中であることと，エミュレーション・クロッ
クが停止するか否かは異なる概念である。
(3)●（省略）●
(4)●（省略）●
２争点(1)イ（「エミュレーション・クロックの１クロック・サイクル」〔構
成要件１Ｄ，５Ｆ及び７Ｅ〕の充足性）について
〔原告の主張〕
(1)構成要件１Ｄ，５Ｆ及び７Ｅには，エミュレーション・クロックを停止さ
せるか否かについては何ら規定されていない。原告が，平成１５年４月２３
日付けでした本件補正の際に提出した手続補正書（方式）（乙１６の２）に
おいて，引用例１には存在しない本件各発明の特徴点として述べたのは，複
数のデータ入力線を有する部分走査レジスタを設けたことにより，複数の信
号状態値を同時に捉えられる部分走査レジスタの存在であって，エミュレー
ション・クロックを一切停止させない構成が引用例１との相違点として必須
であることではない。
(2)「エミュレーション・クロックの１クロック・サイクルにおいて捉え，そ
して走査バスに出力する」における「１クロック・サイクル」とはクロック
の連続した立ち上りエッジの間の期間を意味するものである。そして，本件
各発明においてエミュレーション・クロックが停止する構成を除外していな
いことは本件明細書等の段落【００１１】の記載からも明らかである。仮に
エミュレーション・クロックが一時的に停止したとしても，エミュレーショ
ンを再開できるような場合には構成要件１Ｄ，５Ｆ及び７Ｅにつき非充足と
すべきではない。
(3)構成要件１Ｄ，５Ｆ及び７Ｅにおいて，捉えた複数の信号状態値の記録を
走査バスに出力する処理については，必ずしも１クロック・サイクルにおい
て完了する必要はない。構成要件１Ｄ，５Ｆ及び７Ｅの文言は，「部分走査
レジスタ」に該当する構成が各クロック・サイクルにおいてエミュレートさ
れた信号状態値の記録を漏れなく捉えて走査バスに出力することを意味する
ものである。
〔被告の主張〕
(1)原告は，平成１５年４月２３日に行った本件補正において，請求項１に
「エミュレーション・クロックの１クロック・サイクルにおいて」との限定
を加えている（本件補正後請求項１）。そして，同日付け手続補正書（乙１
６の２）において，「引用例１との相違点を明確にした。」として，「した
がって，『複数の信号状態値の記録』を捉えるために，エミュレーション・
クロックを停止する必要はなく，エミュレーションを継続したまま『複数の
信号状態値の記録』を捉えることができる。」と主張している。この主張が，
引用例１との対比において主張されたものであることからすると，システム
クロック（すなわちエミュレーション・クロック）を停止させる必要がある
ものは，本件各発明の技術的範囲から除外されるべきことを原告自身が認め
ているといえる。
また，原告は，第２次補正と同日である平成１４年７月２日付け意見書
（乙１８）においても，「エミュレーション・クロックを適切に分周した走
査（判決注；「操作は誤記」）クロックを部分走査レジスタに与えることに
より，エミュレーション・クロックのそのクロック・サイクルにおいて，再
構成可能なネットワークにより選択された論理素子の部分集合の信号状態値
を，走査バスに出力するものであります。」と主張している。
出願経過における原告のかかる主張を考慮すれば，複数の信号状態値の記
録を捉える際に，エミュレーション・クロックを停止する必要があるものは，
本件各発明の技術的範囲に含まれないことになる。また，信号状態値の記録
を捉える処理と走査バスへ出力する処理の両者がエミュレーション・クロッ
クの１クロック・サイクル内で完結しないものも，本件各発明の技術的範囲
には含まれないことになる。
また，そもそも「クロック（信号）」とは，「イベントの同期化に使用さ
れる周期的な信号」（甲３０）とされているとおり，「周期的な信号」を意
味するのであって，停止時間を含むような周期が不確定な信号は，「クロッ
ク（信号）」に含まれない。
(2)被告各製品においてエミュレーション・クロックは停止する場合があるか
ら，構成要件１Ｄ，５Ｆ及び７Ｅを充足しない。
３争点(1)ウ（「部分走査レジスタ」〔構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ〕
の充足性）について
〔原告の主張〕
構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの文言上，「部分走査レジスタ」は，
選択された論理素子の部分集合によってエミュレートされた回路素子の信号
状態値を記録することのできるものであれば足りるから，これを備える被告
各製品は構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆを充足する。
本件明細書等の段落【００２８】及び【図８ｂ】において，「部分走査レ
ジスタ」として複数のフリップフロップが鎖状に接続された構成が記載され
ているが，これらは，あくまでも「本発明の一実施形態」を記述しているも
のにすぎないから，構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジス
タ」がその構成に限定される理由はない。
〔被告の主張〕
本件各発明においては，単に「レジスタ」とは規定せず，あえて「部分走
査レジスタ」と規定していること，原告は，本件特許の審査過程における本
件事情説明書（乙６）において，複数のフリップフロップが鎖状に連結され
た構成を開示した６件もの文献について「走査レジスタ」を開示したものと
して挙げていること，本件各発明の技術分野において，「スキャン」，つま
り，「走査」とは，複数のフリップフロップを鎖状に接続した構成において
テストを行うことを意味すること等を考慮すると，本件各発明における「部
分走査レジスタ」とは，本件明細書の【図８ｂ】にあるとおり，集積回路の
内部状態を可観測にすべく鎖状に連結された複数のフリップフロップを含む
構成である，並列（パラレル）入力－直列（シリアル）出力のものを意味す
ると解すべきである。
●（省略）●
４争点(1)エ（「再構成可能なネットワーク」〔構成要件１Ｅ，５Ｇ，５Ｈ及
び７Ｇ〕の充足性）について
〔原告の主張〕
(1)本件明細書等の段落【００１１】には，「回路素子のエミュレーションは，
動的再構成ネットワーク１３７を動的再構成するために休止したり（しなか
ったり）する必要があるかもしれない」と記載されており，構成要件１Ｅ，
５Ｇ，５Ｈ及び７Ｇに関して，エミュレーション・クロックが一時停止され
る場合もあり得ることが示唆されている。ここで「再構成可能に接続する」
とは，「部分走査レジスタ」が，論理素子のある部分集合のみに係る信号状
態値の記録を捉えることが可能な状態から，別の（又は同一の）部分集合の
みに係る信号状態値の記録を捉えることが可能な状態へと構成することが
（２度以上）可能であることを意味する。また，構成要件１Ｅにおける「エ
ミュレーション・クロックの１クロック・サイクルにおいて」，「再構成可
能に接続する」とは，上記意義を有する「接続」の「再構成」が，エミュレ
ーション・クロックの１クロック・サイクルにおいて可能であることを意味
するものである。
(2)被告各製品のダイナミックプローブにおいては，コンフィギュレーション
メモリ，ＦＡＲレジスタ，ＣＭＤ（Ｃｏｍｍａｎｄ）レジスタ，及びアドレ
ス回路は，本件各発明の「再構成可能なネットワーク」に該当するから，構
成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足する。
(3)フレキシブルプローブの実施態様Ⅰにおいては，再コンパイルをすること
なく論理素子の部分集合の接続を変更しており，また，被告各製品における
クロックの停止（乙２０の２）は一時停止にすぎず，その直前までエミュレ
ーションは実行されていたから，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足
する。
(4)●（省略）●
(5)●（省略）●
〔被告の主張〕
(1)本件明細書等の段落【００１１】の記載を考慮すると，「選択された論理
素子の部分集合のみに再構成可能に接続する」とは，部分走査レジスタを，
複数の論理素子のうち，ある部分集合のみに接続した状態から，他の部分集
合のみに接続した状態へと繋ぎ替えることが可能であり，かつ，このような
繋ぎ替えの際，集積回路を再コンパイルする必要がないことをいうと解すべ
きである。さらに，請求項１の記載から，「再構成可能なネットワーク」は，
「エミュレーション・クロックの１クロック・サイクルにおいて」，部分走
査レジスタを論理素子の部分集合に「再構成可能に接続する」ものでなけれ
ばならない。
さらに，本件各発明は，デバッグ中にエミュレーションを継続したまま，
エミュレーション・クロックを停止する必要がない点に特徴を有する。
以上をまとめると，「再構成可能なネットワーク」とは，①部分走査レ
ジスタを，複数の論理素子のある部分集合のみに接続した状態から，他の部
分のみに接続した状態へと繋ぎ替えるものであり，②上記①の繋ぎ替えを行
う際に，集積回路を再コンパイルする必要がなく，かつ，③上記①の繋ぎ替
えが，エミュレーションを継続したまま，エミュレーション・クロックを停
止することなく，エミュレーション・クロックの１クロック・サイクルで行
われる，という特徴を全て備えるものと解される。
本件各発明は，「部分走査レジスタ」が，複数の信号状態値の記録を捉
え，走査バスに出力する処理（構成要件１Ｄ）と，「再構成可能なネットワ
ーク」が，複数の論理素子と部分走査レジスタとの間を再構成可能に接続さ
せる処理（構成要件１Ｅ）の両者が，どちらも「エミュレーション・クロッ
クの１クロック・サイクルにおいて」完了するよう構成されている点に特徴
を有する。上記繋ぎ替えがエミュレーション・クロックの１クロック・サイ
クルの時間内で完結しなければ，エミュレーション・クロックを停止せずに
処理を続けることはできない。本件明細書等の段落【００１１】に記載され
たエミュレーションを休止するような態様は，審査経過において原告がこれ
を除外したものと解されるものである。
(2)被告各製品のダイナミックプローブにおいては，論理素子とコンフィギュ
レーションメモリとの間の繋ぎ替え処理がそもそも存在せず，ＦＤＲＯは全
ての論理素子に繋がるから部分集合のみに接続するものでなく，コンフィギ
ュレーションメモリから状態値を読み出す際にはエミュレーション・クロッ
クが停止されるから，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足しない。
(3)●（省略）●
(4)●（省略）●
(5)フレキシブルプローブの実施態様Ⅲにおいては，ユーザーがトレーサのオ
ン／オフを切換えるためには，エミュレーション・クロックを停止（原告の
いう「休止」）させる必要がある。このときの停止前後におけるエミュレー
ション・クロック信号の立ち上がりエッジ間を「１クロック・サイクル」と
は解し得ないから，同実施態様は構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足
しない。
５争点(2)（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジスタ」につ
き，被告各製品についての均等侵害の成否）について
〔原告の主張〕
(1)被告は，「部分走査レジスタ」とは，複数のフリップフロップが鎖状に結
合された特定の構成に限定されると主張するところ，これによると，被告各
製品のレジスタが，「部分走査レジスタ」に該当しない可能性はある。
しかし，後記(2)以下において詳述するとおり，この場合も，①「部分走査
レジスタ」は本件各発明の本質的部分ではなく，②「部分走査レジスタ」を
被告各製品のレジスタに置き換えても，本件各発明の目的を達することがで
き，同一の作用効果を奏するものであって，③上記のように置き換えること
に，本件各発明の属する技術の分野における通常の知識を有する者が，被告
各製品の製造の時点において容易に想到することができたものであり，④被
告各製品が，本件各発明の優先権主張日における公知技術と同一または当業
者がこれから上記優先権主張日に容易に推考できたものではなく，かつ，⑤
被告各製品が本件各発明の特許出願手続において特許請求の範囲から意識的
に除外されたものに当たるなどの特段の事情もないため，被告各製品のレジ
スタは，本件各発明における「部分走査レジスタ」と均等というべきであり，
したがって，均等侵害が成立する。
(2)第１要件（非本質的部分性）
特許発明の本質的部分とは，明細書の特許請求の範囲に記載された構成の
うち，当該特許発明特有の解決手段を基礎付ける技術的思想の中核をなす特
徴的部分をいうと解される。
●（省略）●
したがって，本件各発明特有の解決手段を基礎付ける技術的思想の中核をな
す特徴的部分は動的再構成可能ネットワークであって，「部分走査レジスタ」
は本件各発明の本質的部分ではない。
なお，被告は，「部分走査レジスタ」は本件各発明の本質的部分に含まれる
旨主張するが，「部分走査レジスタ」を具体的にどのように構成するかは当業
者にとって自明であり，「部分走査レジスタ」の構成は本件各発明の本質的部
分たり得ない。
(3)第２要件（置換可能性）
構成要件１Ｃにおいて「選択された論理素子の部分集合によってエミュレー
トされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの
１クロック・サイクルにおいて捉え，そして走査バスに出力する部分走査レジ
スタ」とされるとおり，本件各発明において「部分走査レジスタ」が果たす機
能は，選択された論理素子の部分集合によってエミュレートされた信号状態値
の記録を捉え，走査バスに出力することである。
●（省略）●
そうすると，「部分走査レジスタ」を被告各製品におけるレジスタに置換し
ても，再コンパイルを行うことなくエミュレータ内の可視点を動的に変えるこ
とが可能となるという作用効果が奏されることに相違はない。
したがって，「部分走査レジスタ」を被告各製品のレジスタに置き換えても，
本件各発明の目的を達することができ，同一の作用効果を奏するものである。
(4)第３要件（置換容易性）
●（省略）●
(5)第４要件（対象製品等の公知技術との同一性または容易推考性）
●（省略）●
したがって，被告各製品は，本件各発明の優先権主張日における公知技術と
同一または当業者がこれから上記優先権主張日に容易に推考できたものではな
い。
(6)第５要件（意識的除外等の特段の事情）
被告各製品が本件各発明の特許出願手続において特許請求の範囲から意識的
に除外されたものに当たるなどの特段の事情は存在しない。
仮に被告が主張するように，本件特許の審査経過において，原告は，複数の
フリップフロップが鎖状に連結された構成のみを挙げ，これらが本件各発明の
「走査レジスタ」に相当することを認めていたとしても，複数のフリップフロ
ップが鎖状に連結された構成以外の構成が意識的に除外されたと評価すること
はできない。
●（省略）●
よって，均等の第５要件も充足される。
〔被告の主張〕
原告は均等侵害を主張するが，「部分走査レジスタ」が本件各発明の本質的
部分に含まれることは明らかであるから，均等の第１要件を満たさず，均等侵
害の主張は成り立たない。
６争点(3)（被告各製品は本件発明３，４及び６の技術的範囲に属するか）に
ついて
〔原告の主張〕
(1)本件発明３
ア構成要件３Ａに規定する「トリガ回路」とは，所定の条件を満たす入力
に応じて所定の動作（出力等）を行う回路をいうところ，被告各製品に
おいては，複数の論理素子を含むＤＵＴからの出力（信号状態値）とコ
ンパレーターの値とに基づいて，トリガ信号（トリガ値）を生成するト
リガ回路機構を含んでいる。
被告各製品は，構成要件１Ａ及び１Ｂに係る｢複数の論理素子」の複数
の信号状態値の少なくとも一部に基づいてトリガ値を条件付きで生成する
トリガ回路を含んでいるといえるから，構成要件３Ａを充足する。
イ構成要件３Ｂは，「請求項１に記載の集積回路。」であるところ，被告
各製品が本件発明１の構成要件を充足することは前記のとおりである。
よって，被告各製品は構成要件３Ｂを充足する。
(2)本件発明４
ア被告各製品のＤＵＴ内の論理素子は，例えば，ＦＰＧＡからハードドラ
イブ又はテストベンチへ信号を送信するため，多数の集積回路出力に接
続されており，相互接続ネットワークを含むものである。被告各製品は，
構成要件１Ａ及び１Ｂに係る複数の論理素子及び複数の集積回路出力に
結合されたネットワークを含んでいるから，構成要件４Ａを充足する。
イ被告各製品に搭載されたＦＰＧＡの入力／出力タイルは，再コンパイル
可能命令セットに基づき，構成要件１Ａ及び１Ｂに係る複数の論理素子
及び上記複数の集積回路出力に信号を経路指定するように作動する機能
を含んでおり，構成要件４Ｂを充足する。
ウ構成要件４Ｃは「請求項１に記載の集積回路。」であり，被告各製品が
本件発明１の構成要件を充足することについては前記のとおりである。
(3)本件発明６
構成要件６Ａは，構成要件３Ａと同様であり，構成要件６Ｂは「請求項
５に記載のエミュレーションシステム」であるから，これらの充足性は前記
のとおりである。
よって，被告各製品は本件発明６の技術的範囲に属する。
〔被告の主張〕
本件発明３，４及び６は，いずれも本件発明１及び５に所定の構成要件を
付加したものであるが，被告各製品は本件発明１及び５の構成要件を充足し
ないから，本件発明３，４及び６の技術的範囲に属しない。
７争点(4)ア（無効理由１〔乙１公報を主引例とする進歩性の欠如〕）につい
て
〔被告の主張〕
(1)乙１公報（米国特許第５７７４８９号）に記載された発明（以下「乙１
発明」という。）と本件発明１とを対比すると，以下の相違点１ないし３
において相違し，その余については一致する。
（相違点１）
捉えられる信号状態値が，全ての信号状態値であって，「選択され
た論理素子の部分集合」からの出力ではない点
（相違点２）
走査レジスタの出力先は走査バスであることが明記されていない点
（相違点３）
エミュレーション・クロックの１クロック・サイクルにおいて，部
分走査レジスタを選択された論理素子の部分集合のみに再構成可能に
接続するネットワークを備えていない点
(2)上記相違点１について，乙２（片山勝ら「通信処理用エミュレータのプ
ログラマブル信号プローブ法」１９９８年〔平成１０年〕１２月１０日発
行。以下「乙２文献」という。）には，プログラマブルスイッチ部が８４
０ｂｉｔの観測信号の中から１２８ｂｉｔを選択的に出力しＦＩＦＯに捉
える技術（以下「乙２技術」という。）が記載されており，これを適用し
得る。組み合わせの動機付けとしても，選択された論理素子の部分集合か
らの出力を観測する課題は周知である。
相違点２については，一般的な技術の採用にすぎず，格別のものでは
ない。
相違点３については，乙２文献記載のプログラマブルスイッチ部は，
本件発明１の再構成可能なネットワークに相当し，リアルタイムでプロー
ブが可能であることから，当然エミュレーション・クロックの１クロック
・サイクルと同等以上に早く動作する。そして，乙２技術は，再コンパイ
ルの必要性を減少させる点で乙１発明と共通の課題を有するものである。
本件発明３ないし７は，本件発明１に周知慣用な構成を付加するなどし
たものにすぎず，これらについても同様である。
(3)そうすると，本件特許は特許法２９条２項に規定する進歩性の要件を欠
き，同法１２３条１項２号に定める無効理由を有し，特許無効審判により
無効にされるべきものであるから，原告は，同法１０４条の３第１項によ
り権利を行使することができない。
〔原告の主張〕
(1)乙１発明と本件発明１とにおいて，相違点１ないし３において相違し，
その余については一致することは認める。
(2)相違点１については，乙２文献に記載されていると被告が主張する乙２
技術は，ＦＰＧＡ間の分岐点における信号をＦＰＧＡの外部からプローブ
するものであるから，乙１発明とは技術分野も技術的意義も異なる。
相違点２について，乙１公報には「コンテクストバス」の開示はあって
も，「走査バス」の開示はないから，一般的な技術の採用ということはで
きない。
相違点３については，乙１発明は全ての信号状態値を捉えるものである
から，乙２技術を組み合わせるべき理由はなく，また，乙１発明に乙２技
術を組み合わせることには回路設計上の阻害要因がある。
８争点(4)イ（無効理由２〔乙３４文献を主引例とする新規性または進歩性欠
如〕）について
〔被告の主張〕
(1)仮に原告が主張するようにリードバック機能が本件各発明の技術的範囲
に含まれるとする構成要件の拡張解釈が許され，かかる拡張解釈と同様
に本件各発明の要旨が認定されるのであれば，以下のとおり，本件発明
１は乙３４文献記載の発明（以下「乙３４発明」という。）と同一とい
うことになり，特許法２９条１項３号の規定により特許を受けることが
できないものとなる。
ア乙３４文献には，集積回路設計の回路素子の動作を模倣する機能を有
する，再構成可能なＦＰＧＡが記載されており，構成要件１Ａが記載さ
れている。そして，乙３４文献には同記載のＦＰＧＡがＣＬＢを備える
ことが記載され（１６頁左欄５行等），ここで乙３７（平成１１年〔１
９９９年〕ザイリンクス社作成にかかる「TheProgrammableLogic
DataBook」〔Version1.2〕と題する書面。以下「乙３７文献」とい
う。）の３－７頁右欄の「ConfigurableLogicBlock」セクション及び
３－８頁図４等の記載をみると，この各ＣＬＢは，複数の入力と複数の
出力を有するＳｌｉｃｅを二つ含むことが知られていたものということ
ができる。
よって，乙３４文献には，各々が複数の出力を有する複数のＣＬＢが
実質的に記載されていることになり，構成要件１Ｂが実質的に記載され
ているといえる。
イ構成要件１Ｃについては，乙３４文献には，ＣＬＢを備えることが
記載されており，乙３７文献の３－７頁右欄の「Look-UpTables」セ
クション等に示されているとおり，各ＣＬＢは，ＬＵＴを含むことが
知られていた。
よって，乙３４文献には，複数の入力信号に応答して複数の出力信
号を生成するように作動するＣＬＢが実質的に記載されていることに
なり，構成要件１Ｃが実質的に記載されているといえる。
ウ乙３４文献には，リードバック機能を備え，ＦＤＲＯレジスタを備
えるＦＰＧＡが記載されている。すなわち，乙３４文献には，ＦＤＲ
Ｏレジスタが，リードバック時にコンフィギュレーションメモリから
フレームデータを読み込むための出力パイプラインステージであるこ
と（１２頁左欄１ないし３行），リードバックの際，ＦＤＲＯレジス
タへ読み出されるフレームの開始アドレスがＦＡＲレジスタに設定さ
れること（１７頁の図１４，同頁右欄１２ないし１３行），Ｓｅｌｅ
ｃｔＭＡＰインターフェイスでリードバックを使用できること（１６
頁左欄７ないし８行）等が記載されている。
よって，乙３４文献には，ＦＤＲＯレジスタが選択された論理素子の
部分集合によってエミュレートされた回路素子の複数の信号状態値の記
録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，
当該記録をＳｅｌｅｃｔＭＡＰデータバスへと出力していることになる
ので，構成要件１Ｄが記載されていることになる。
エ乙３４文献には，コンフィギュレーションメモリ，ＦＡＲ，ＣＭＤ，
及びアドレス回路を備えることが記載されている。同文献には，リード
バックキャプチャを実行することにより，ＣＬＢの論理状態の値がコン
フィギュレーションメモリにロードされること（１６頁左欄２ないし６
行及び同頁左欄１４ないし１７行），ＦＤＲＯレジスタへ読み出される
フレームの開始アドレスがＦＡＲレジスタに設定されること（１７頁の
図１４及び表１３，同頁右欄１２ないし１３行），ＲＣＦＧコマンドを
ＣＭＤレジスタにロードして，ＦＰＧＡをリードバック用に設定するこ
と（１７頁右欄１７ないし１８行），所定の読込みヘッダでＦＤＲＯレ
ジスタをアドレスすること（１７頁右欄１８ないし２０行）等が記載さ
れている。したがって，コンフィギュレーションメモリ，ＦＡＲ，ＣＭ
Ｄ，及びアドレス回路を備えているといえる。
よって，乙３４文献には，構成要件１Ｅの「再構成可能なネットワー
ク」に該当する構成が記載されていることになる。
オ乙３４文献に明記はされていないが，ＦＰＧＡとは，そもそも，コン
ピュータハードウェアのエミュレータに使用されることを主な用途の一
つとする集積回路である。
よって，乙３４文献には，構成要件１Ｆが実質的に記載されている。
カ以上のとおり，本件発明１の構成要件１Ａないし１Ｆは，乙３４文献
に明示的に又は実質的に記載されていることになるので，本件発明１は
乙３４発明と同一であり，特許法２９条１項３号に規定する新規性の要
件を欠く。
そうすると，本件特許は同法１２３条１項２号に定める無効理由を有
し，特許無効審判により無効にされるべきものであるから，原告は，同
法１０４条の３第１項により権利を行使することができない。
(2)本件発明１，３ないし７は，以下のとおり，乙３４発明に乙１発明を適
用することにより，当業者が容易に発明をすることができたものであるか
ら，特許法２９条２項の規定により特許を受けることができないものであ
る。
ア乙３４発明と本件発明１との対比は前記(1)のとおりであり，乙３４
発明には構成要件１Ｂ，１Ｃ及び１Ｆについて明示的には記載されてい
ないから，仮にこれらの点において乙３４発明と本件発明１とが相違す
るとしても，当該相違点にかかる技術的事項は乙１発明に開示されてい
る。
乙３４発明と乙１発明はともに集積回路設計の回路素子をエミュレー
トするように再構成可能なＦＰＧＡに関するものであり，両者は技術分
野が共通するので，乙３４発明に乙１発明を適用する動機付けが存在す
る。そして，乙３４発明に乙１発明を適用して，乙３４文献記載のＦＰ
ＧＡのＣＬＢの各々が複数の出力を有し（構成要件１Ｂ），複数の入力
信号に応答して複数の出力信号を生成するように作動する（構成要件１
Ｃ）ものとするとともに，そのＦＰＧＡをエミュレーションシステムに
使用すること（構成要件１Ｆ）は，当業者が容易に想到し得たことであ
る。
イ構成要件３Ａは，「上記論理素子に結合され，上記論理素子の上記複
数の信号状態値の少なくとも一部に基づき，少なくとも１つのトリガ値
を条件付きで生成するように作動するトリガ回路を更に含むことを特徴
とする」とするところ，乙３４文献には，リードバックにおいてトリガ
が使用されることは記載されているが（同１６頁の図１３），その詳細
までは記載されていない。そうすると，乙３４発明は，上記のほか，構
成要件３Ａが記載されていないという点で本件発明３と相違するが，こ
の点について乙１発明には構成要件３Ａの内容が開示されているから，
乙３４発明に乙１発明を適用して，トリガ回路（構成要件３Ａ）を含む
よう構成することは，当業者が容易に想到し得たものである。
ウ構成要件４Ａは，「上記複数の論理素子及び複数の集積回路出力に結
合された相互接続ネットワークを更に含み，」であり，構成要件４Ｂは，
「上記相互接続ネットワークは，上記相互接続ネットワークを構成する
再コンパイル可能命令セットに基づき，上記複数の論理素子及び上記複
数の集積回路出力に信号を経路指定するように作動することを特徴とす
る」である。乙３４文献にはこれらの構成について特段記載されていな
い。そうすると，乙３４発明は，上記の相違点のほか，構成要件４Ａ及
び４Ｂが記載されていないという点で，本件発明４と相違する。しかし，
乙１発明には，所定の命令セットに基づいて信号の経路指定をすること
を除き構成要件４Ａ及び４Ｂが開示されている。また，所定の命令セッ
トに基づいて信号の経路指定をすることは，エミュレーションシステム
の技術分野においてごく一般的に行われている周知技術にすぎず，格別
のものではないから，乙３４発明に乙１発明及び上記周知技術を適用し
て，相互接続ネットワーク（構成要件４Ａ及び４Ｂ）を含むよう構成す
ることは，当業者が容易に想到し得たものである。
エ本件発明５は実質的に，本件発明１の集積回路を含むエミュレーショ
ンシステムであるが，集積回路を除いた構成要素については，周知慣用
されている構成を付加したものにすぎない。また，本件発明６は，実質
的に本件発明３の集積回路を含むエミュレーションシステムであるが，
本件発明５と同様に，集積回路を除いた構成要素については，周知慣用
されている構成を付加したものにすぎない。さらに，本件発明７も，実
質的に本件発明１の集積回路を含むエミュレータ基板であり，本件発明
５と同様に集積回路を除いた構成要素については，周知慣用されている
構成を付加したものにすぎない。
よって，本件発明５ないし７も，乙３４発明に，乙１発明及び周知慣
用技術を適用することによって，当業者が容易に想到し得たものである。
オ以上のとおり，本件発明１，３ないし７は，特許法２９条２項に規定
する進歩性の要件を欠く。そうすると，本件特許は同法１２３条１項２
号に定める無効理由を有し，特許無効審判により無効にされるべきもの
であるから，原告は，同法１０４条の３第１項により権利を行使するこ
とができない。
〔原告の主張〕
ＦＰＧＡをエミュレーションに用いることは，ＦＰＧＡの利用態様と
して当然に予定されているものではない。乙３４文献にはエミュレーシ
ョンシステムに係る記載が全く見られず，乙３４文献に記載のＦＤＲＯ
レジスタは，全てのデータを読み出すものであって，選択されたデータ
を読み出すものではない。また，リードバック機能を駆動するクロック
信号はエミュレーション・クロックではないから，エミュレーション・
クロックの１クロック・サイクルにおける制御を開示しない。
そうすると，これに基づき本件各発明が想到容易であるということは
できず，特許無効審判により無効にされるべきものであるとはいえない。
９争点(4)ウ（無効理由３〔サポート要件違反〕）について
〔被告の主張〕
原告は，本件各発明の解釈につき，「部分走査レジスタ」は，「選択
された論理素子の部分集合によってエミュレートされた回路素子の複数
の信号状態値の記録を捉えて，当該信号状態値を可観測にし得るレジス
タを意味すると主張するが，仮に，原告の主張のとおりに本件各発明の
要旨を認定した場合にはサポート要件を満たさないことになる。すなわ
ち，本件明細書等の発明の詳細な説明の欄には，「部分走査レジスタ」
の具体的な実施例として，鎖状に連結された複数のフリップフロップを
含む構成についてのみ開示されているが，これ以外の構成については何
ら記載されていない。そして，本件明細書等の記載や優先日当時の技術
常識上，部分走査レジスタの具体的構成を，鎖状に連結された複数のフ
リップフロップを含む構成以外の構成にまで拡張解釈することが許され
る事情があるとは到底認められない。
そうすると，本件明細書等の発明の詳細な説明は，鎖状に連結された
複数のフリップフロップを含む構成以外の構成についての裏付けを欠く
ため，特許法３６条６項１号に規定するサポート要件を満たしていない
ことになる。
よって，本件特許は特許法１２３条１項４号に定める無効理由を有し，
特許無効審判により無効にされるべきものであるから，原告は，同法１
０４条の３第１項により権利を行使することができない。
〔原告の主張〕
否認ないし争う。鎖状に連結された複数のフリップフロップに限定する
意図を有していないからこそ，「鎖状に連結された複数のフリップフロッ
プ」ではなく「部分走査レジスタ」という文言を本件明細書等において使
用しているものである。
したがって，被告の主張は前提を欠くというべきである。
１０争点(4)エ（無効理由４〔実施可能要件違反〕）について
〔被告の主張〕
本件各発明に係る特許において，「部分走査レジスタ」として，鎖状に
連結された複数のフリップフロップを含む構成以外の構成を適用したとき
に，どのように部分走査処理を実現すればよいのかについて，本件明細書
等の発明の詳細な説明には何ら記載がされていない。また，鎖状に連結さ
れた複数のフリップフロップを含む構成以外の構成で部分走査処理を実施
することが，本件各発明の優先日当時，技術常識であったことを示す事情
も存在しない。したがって，本件明細書等の発明の詳細な説明の記載は，
明細書による裏付けを欠く部分について，当業者が実施可能な程度に明確
かつ十分に記載されているとはいえない。
そうすると，本件特許は平成１４年法律第２４号による改正前の特許法
３６条４項に規定する実施可能要件を満たしておらず，同法１２３条１項
４号に定める無効理由を有し，特許無効審判により無効にされるべきもの
であるから，原告は，特許法１０４条の３第１項により権利を行使するこ
とができない。
〔原告の主張〕
否認ないし争う。前記９〔原告の主張〕と同様であり，被告の主張は前
提を欠くというべきである。
１１争点(5)（間接侵害の成否）について
〔原告の主張〕
本件発明５及び６に関しては，被告各製品は，少なくとも本件発明５また
は６に係るエミュレーションシステムの「生産にのみ用いる物」に該当する
ため，被告が業として被告各製品の譲渡，輸入，貸渡し又は譲渡若しくは貸
渡しの申出をする行為は，本件特許権を侵害するものとみなされる（特許法
１０１条１号）。
〔被告の反論〕
否認ないし争う。
１２争点(6)（損害発生の有無及びその額）について
〔原告の主張〕
被告は，業として被告各製品の輸入，販売及び貸渡し行為を行っており，
被告が本件特許権の設定登録日である平成１６年８月２０日から本件訴え提
起の日である平成２２年１２月１５日までに輸入，販売及び貸し渡した被告
各製品の売上総額は，３２億円を下らない。
原告は特許法１０２条３項に基づき本件特許権の実施料相当額を損害額と
して賠償請求するものであるところ，本件特許権の実施料率は１０％を下ら
ないから，被告の本件特許権侵害行為による原告の損害額は３億２０００万
円を下らない。
さらに，原告は，被告の本件特許権侵害行為により本件訴訟を提起せざる
を得なくなり，弁護士費用の支出を余儀なくされた。その額は，１０００万
円を下らない。
上記を合計すると，被告による本件特許権の侵害による原告の損害額は３
億３０００万円を下らない。
〔被告の主張〕
否認ないし争う。
第４当裁判所の判断
１争点(1)ウ（「部分走査レジスタ」（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ）
の充足性）について
(1)本件明細書等の記載内容
本件特許に係る特許請求の範囲請求項１，３ないし７の内容は前記第２，
２(3)記載のとおりであるところ，本件明細書等には，発明の詳細な説明及
び図面として，以下の記載がある。
ア発明の詳細な説明
「２．背景情報
回路設計をエミュレートするエミュレーションシステムは，当分野
では周知である。通常，従来のエミュレーションシステムは，汎用の
統合デバッグ機能のないフィールド・プログラマブル・ゲートアレイ
（ＦＰＧＡ）を用いて形成されている。エミュレートされる回路設計
は，回路設計の『公式的』記述をコンパイルするとともに，回路設計
をＦＰＧＡの論理素子（ＬＥ）（組合せ論理ブロック（ＣＬＢ）とし
ても知られる）上へに（判決注；ママ）マッピングすることによって，
エミュレーションシステム上に『実現』される。これら汎用フィール
ド・プログラマブルゲートアレイは，そのエミュレーションシステム
への適用に関する限り，多くの不利な点を抱えている。第一に，ＦＰ
ＧＡの内部にマップ化されている個々のノードにおける信号の状態が，
直接的に観察できないということであり，これは，『隠された』ノー
ドと呼ばれる。この『隠された』ノードにおける信号の状態を観察可
能にするためには，信号をＦＰＧＡの外に出し，ロジック・アナライ
ザに入れるＦＰＧＡの再構成が必要である。それには，膨大な時間を
費やす再コンパイルを必要とする。加えて，検査システム，例えばロ
ジック・アナライザによって観察可能（追跡可能）なポート／ノード
に信号を持込むために，通常，多数のＦＰＧＡのＩ／Ｏが占有される。
更に，経路選定すべき付加的信号により，信号経路選定の輻輳が増加
される。最後に，時間に鋭敏なアプリケーションに関しては，読取り
をトリガするイベントが検出される前に，信号をＦＰＧＡの外へ取出
さなければならないので，あるイベントの発生に応答して信号が読取
られるものとすると，『隠された』ノード上の信号が，正しい時刻に
読取られたか否かを知ることは困難である。エミュレータが複雑化す
るにつれ，ＦＰＧＡのネットワーク及び相互接続した追跡も増加し，
上記の問題は一層悪化する。監視追跡に要する時間が複雑化を伴いど
こまでも増えるにつれ，エミュレーションが実行できる頻度は，容認
できないレベルにまで減少する。」（段落【０００３】）
「従って，必要とされるものは，一旦隠されたノードに容易にアク
セスできるとともに，再構成の必要を減少させながら追跡することに
よって，許容できるエミュレーション頻度でエミュレーションするこ
とを容易にする統合デバッグ機能を備えた再構成集積回路である。」
（段落【０００４】）
「発明の要旨
本発明の教示に基づき，エミュレーションシステムに使用される統
合デバッグ機能を備えた再構成集積回路（ＩＣ）が説明される。特に，
本発明の第１実施形態によれば，集積回路は，複数の出力及び部分走
査レジスタを各々有する複数の論理素子（ＬＥ）を含むものとして説
明される。複数のＬＥは，ＬＥに対応して与えられる複数の入力信号
に応答し複数の出力信号を生成するように作動する。部分走査レジス
タは，ＬＥの選択された１つに再構成可能に結合され，使用可能とさ
れた場合には，オペレーティング・クロックの特定クロック・サイク
ルにおいて，選択されたＬＥによりエミュレートされた信号状態値回
路素子の記録を捉えて走査バスに出力するよう作動し，そこにおいて，
部分走査レジスタは，オペレーティング・クロックに適切に比例した
走査クロックの印加により使用可能とされる。」（段落【０００５】）
「図１を参照すると，本発明の教示を組み込んだ再構成集積回路１
００の例に関するブロック図が示されている。以下の説明から明らか
になるように，再構成回路１００は，本発明の教示を除き，本技術分
野において周知である多数の再構成回路のいずれをも意味するように
意図されている。例えば一実施形態では，再構成回路１００は，本発
明の教示を組み込んで強化された再構成回路である。本発明の一実施
形態によれば，再構成回路１００は，単一の集積回路に配置され，機
能強化されたＬＥ１０２のアレイを含む。機能強化されたＬＥ１０２
は，種々の回路設計素子を『実現』するために使用され，革新的なデ
バッグ特性を含む。」（段落【０００７】）
「加えて，更に有利なことに再構成回路１００は，機能強化された
ＬＥ１０２に結合された，オンチップのコンテキスト・バス１０６，
走査レジスタ１０８，及びトリガ回路素子１１０を含んでいる。以下
に更に詳細に開示するように，コンテキスト・バス１０６は，ＬＥに
値を入力し，更に，そこから値を出力するために用いられ，これに対
し，走査レジスタ１０８及びトリガ回路素子１１０は，各々，追跡デ
ータ履歴，及びトリガ入力を，再構成回路１００に対し出力するのに
用いられる。本発明の教示に従い，以下により完全に説明するように，
再構成回路１００は，動的再構成ネットワーク１３７及び部分走査レ
ジスタ１３５を含むことが示されているが，これらは再構成回路１０
０の選択論理素子１０２の部分的追跡履歴を選択的に出力するのに用
いられる。すなわち，回路中に静的に規定された『見える』ノードか
らの走査出力のみのために備えられた（又は，『隠された』ノードを
見るために再コンパイルとＩ／Ｏリソースの割振りを必要とされる）
従来技術のエミュレータ回路とは異なり，再構成回路１００は，動的
再構成ネットワーク１３７及び機能強化された論理素子アレイ１０２
内のどの追跡／ノードにも，再コンパイルを必要とせずに動的可視性
を与える部分走査レジスタ１３５を含んでいる。」（段落【０００
８】）
「本発明の一実施形態では，再構成回路１００は，メモリーを備え
た回路設計をエミュレートするために再構成回路１００の使用を容易
とするメモリー１１２を含んでいる。一実施形態では，再構成回路１
００のピン１１３は，入力又は出力に用いることができる。また，図
示され一（判決注；ママ）実施形態例によれば，再構成回路１００は，
図示されるように，ＬＥ，メモリー１１２，及びＩ／Ｏピン１１３を
相互接続するためのＬＥ相互クロスバー（つまり，ｘ－バー）ネット
ワーク１０４を含んでいる。一実施形態では，再構成回路１００は，
再構成回路１００を，他の再構成集積回路や『ホストシステム』（図
示せず）のようなものと相互接続するための，第１ステージ・クロス
バー・ネットワーク１１４ａ―１１４ｂに『２つのコピー』を含んで
いる。」（段落【０００９】）
「更に動的再構成ネットワーク１３７のコンテキストで，動的再構
成可能と言う用語は，回路素子のエミュレーションは，動的再構成ネ
ットワーク１３７を動的再構成するために休止したり（しなかったり）
する必要があるかもしれないが，エミュレーションは，その最初から
再スタートさせる必要が無いという意味を意図している。更に具体的
には，動的再構成ネットワーク１３７の再構成には，再コンパイルが
不必要であるが，相互接続ネットワーク１０４は，再コンパイルを必
要とし，これは先に述べたように時間のかかるプロセスである。従っ
て，動的再構成ネットワーク１３７が，ＬＥ１０２領域における，他
の方法では隠されているノードが，エミュレータ及び／又はエミュレ
ートされる回路の高速デバッグを容易にするために（部分走査レジス
タ１３５を介して）アクセスすることにより，効率的な手段を提供す
ることは，当業者であれば予測できるであろう。」（段落【００１
１】）
「示されるように，図１１は，再構成回路１１００のブロック図を
示す。当業者は，再構成回路１１００が，再構成回路１００のブロッ
ク図に非常に似ていることが認識できよう。すなわち，再構成回路１
１００は，ＬＥ１０２のアレイ，メモリー１１２，動的再構成ネット
ワーク１３７，及びトリガ回路素子１１０を備え，図示されたように，
各々が通信可能なように結合されている。しかし，再構成回路１１０
０が，全ての追跡／ノード活動，又は単に選択したそのサブセット
のみを徹底的に監視するために，マルチプレクサ１１０６と関連した
１つの走査レジスタ１１０８しか必要としない点で再構成回路１００
と識別可能である。すなわち，分離した部分走査レジスタ１３５と
（徹底的）走査レジスタ１０８とを採用する代わりに，再構成回路１
１００は，徹底的走査モードで全追跡／ノードの出力を，又は部分
走査モードで，追跡／ノードの選択されたサブセットの出力を，走査
レジスタ１１０８に選択的に供給するマルチプレクサ１１０６を使用
する。換言すれば，走査レジスタ１１０８は，図１の走査レジスタ１
０８として全体を使用することも，図１の部分走査レジスタ１３５と
して部分的に使用することもできる。」（段落【００１３】）
「ここで，図２に目を向けると，図１の再構成回路に用いるのに適
した機能強化されたＬＥのアレイの例のブロック図が，本発明の実施
形態により示されている。図に示すように，ＬＥアレイ１０２は，本
発明の機能強化された複数のＬＥ２００を含む。例えば，一実施形態
では，ＬＥアレイ１０２は，１２８のＬＥ２００を含む。当業者であ
れば，以下により詳細に説明する関連読み出し／書き込み及び制御回
路の増減に応じて，より大きな又はより小さいＬＥ２００のアレイを
使用できることが理解できよう。図２に示すように各ＬＥ２００は，
多入力単出力真理表２０２，一対のマスター－スレーブ・ラッチ２０
４－２０６，出力マルチプレクサ２０８，入力マルチプレクサ２１２，
及び制御ロジック２１４を含み，図のように各々が互いに結合されて
いる。」（段落【００１５】）
「また，各ＬＥ２００も，多数のエミュレ－ション・クロック又は
デバッグ・クロック（ＬＤ）を，選択的にマスター－スレーブ・ラッ
チ２０４－２０６に提供するクロック選択マルチプレクサ２１６ａ－
２１６ｃを含んでいる。好もしくは，このエミュレ－ション・クロッ
クは，他の論理素子２００を使用した構造化エミュレ－ション・クロ
ックを含むものである。図示した実施形態では，この『構造化』エミ
ュレ－ション・クロックは，真理表２０２のＩ０を通じて利用可能に
なる。エミュレ－ション・クロックの１つは，正常作動時にマスター
－スレーブ・ラッチ２０４－２０６に提供され，一方，デバッグ・ク
ロック（ＬＤ）は，デバッグ時に供給される。クロック選択は，ＣＴ
Ｘ信号によって制御される。最後に，ＬＥ２００は，選択出力をＬＥ
相互Ｘ－バー・ネットワーク１０４及びオンチップ・デバッグ機能
体に出力するバッファー２１４ａ，及び選択出力を再構成回路１００
の外で直接観察するために，コンテキスト・バス１０６に出力するバ
ッファー２１４ｂを含んでいる。」（段落【００１８】）
「簡単に図４ａ－４ｂを参照するが，ここではＬＥを相互接続する
ためのＬＥ相互クロスバー・ネットワーク１０４，メモリー及び入出
力（Ｉ／Ｏ）ピンの一実施形態を示する（判決注；ママ）。特に，図
４ａ及び４ｂは，１２８のＬＥ２００を相互接続するＬＥ相互クロス
バー・ネットワーク１０４の一実施形態を図示する。当業者は本発明
の精神と範囲を逸脱することなく，より大きいあるいはより小さいＬ
Ｅ相互クロスバー・ネットワークを採用し得ることが理解できよう。
図示された実施形態図に関して，４ａに示すように，ＬＥ相互クロス
バー・ネットワーク１０４は，４つのサブネットワーク２２０を含む。
最初の２つのサブネットワークであるサブネット０とサブネット１と
は，７２の信号経路として使用され，一方，残る２つのサブネットワ
ークであるサブネット２とサブネット３とは，６４の信号経路として
使用される。」（段落【００２１】）
「各サブネットワーク２２０は，第一ステージにおける，９又は８
の８―８クロスバー２２０，第二ステージにおける，９－２０又は８
－２０のクロスバー２２４又は２２６，第三ステージにおける，２０
の８－８クロスバー２２８のいずれかを含む３ステージのクラウス
（Ｃｌａｕｓ）ネットワークである。各ステージは，周知の『バタフ
ライ』方式で相互に結合される。」（段落【００２２】）
「更に詳細にＬＥ相互クロスバー・ネットワーク１０４を説明する
ために，前に挙げた参照文献として援用した米国特許第５，５７４，
３８８号を参照する。
また，簡単に図５を参照するが，ここでは再構成集積回路を，他の
再構成集積回路及び『ホスト』コンピュータ（図示せず）に相互接続
するための再構成回路相互クロスバー・ネットワーク１１４ａ－１１
４ｂの一実施形態を示す。図に示すように，図の実施形態では，再構
成回路相互クロスバー・ネットワーク・ステージ０１１４ａ－１１４
ｂは，再構成集積回路の６４のＩ／Ｏ信号を，再構成集積回路を他の
再構成集積回路及び『ホスト』コンピュータに相互接続するクラウス
・ネットワークの次のステージに結合するための４組の１６－１６ク
ロスバー２３０を含む。クロスバー・ネットワーク・１１４ａ－１１
４ｂを更に説明するために，また前に挙げた参照文献として援用した
米国特許第５，５７４，３８８号を参照する。」（段落【００２３】）
「図８ａは，全ＬＥ２００の追跡データの全走査を出力するための
走査レジスタ１０８の一実施形態を示す。図８で示される一実施形態
例によれば，走査レジスタ１０８には，８つのフリップフロップの１
６セットと，８つのマルチプレクサ２４４（すなわち，１２８のＬＥ
２００が設けられている）の１５セットがあり，マルチプレクサ２４
４は，フリップフロップ２４２のセットの間に配置されている。フリ
ップフロップ２４２第０セットは，８つのＬＥ２００の第１群に結合
している。マルチプレクサ２４４第０セット２４４第０セット（判決
注；ママ）は，フリップフロップ２４２第０セットと論理素子２００
との第２群に結合している。フリップフロップ２４２第１セットは，
マルチプレクサ第０セットと結合しており，以下同様である。フリッ
プフロップ２４４（判決注；「２４２」は誤記）第０セットは，ＬＥ
２００の出力を順次受けては伝播する。マルチプレクサ２４２第０セ
ットも，フリップフロップ２４２第０セットの出力又は８つのＬＥ２
００の第２群の出力を連続的に提供する。フリップフロップ２４２第
１セットは，マルチプレクサ２４４第０セットからの入力を，順次シ
ーケンシャル的に伝搬する。フリップフロップ２４２のセットは，走
査クロックに制御されるが，マルチプレクサ２４４のセットは，走査
制御信号によって制御される。従って，（作動エミュレーション・ク
ロックに比例して）適切に分割された周波数を持つ走査クロックを適
用し，マルチプレクサ２４４のセットに適切な走査制御信号を選択的
に適用することにより，クロック・サイクルにおける１２８全てのＬ
Ｅ２００のスナップショットを再構成可能回路１００から順次，走査
して得ることができる。」（段落【００２６】）
「図８ｂに目を向け，本発明の教示に基づき，部分走査レジスタ１
３５及び動的再構成ネットワーク１３７の統合デバッグ機能体（判決
注；ママ）を更に詳細に説明する。図８ｂに示すように，動的再構成
ネットワーク１３７は，複数のＬＥ２００と結合した複数の４：１マ
ルチプレクサ５０２を含む。図示した一実施形態例によれば，動的再
構成ネットワーク１３７は，１２８のＬＥ２００出力に結合した３２
の４：１マルチプレクサを含む。従って，動的再構成ネットワーク１
３７によって，ユーザーは，最大３２までのＬＥ２００状態値の選択
サブセットを部分走査レジスタ１３５に再構成可能に経路指定するこ
とができる。」（段落【００２７】）
「本発明の一実施形態によれば，部分走査レジスタ１３５は，８つ
のフリップフロップ５６２の４セットと，フリップフロップ５６２の
セットの間に８つのマルチプレクサ５６４の３セットを含む。図１の
一実施形態例に示すように，部分走査レジスタ１３５は，動的再構成
ネットワーク１３７からの入力を受けて走査（判決注；「操作」は誤
記）バス１３９に出す。特に，全走査レジスタ１０８とは異なり，部
分走査レジスタ１３５は，選択したＬＥ２００のサブセット（例えば
４分の１）の状態値を走査バス１３９に出力する。全走査レジスタ１
０８と部分走査レジスタ１３５とが出力として走査バス１３９を分か
ち合う範囲で，走査コントロール１４２及び走査クロック１４０が，
どちらの走査（判決注；「操作」は誤記）レジスタを活動状態にする
かを選択的に制御する。特に，図示した一実施形態例によれば，ＬＥ
アレイ１０２内のユーザー選択のＬＥ２００を部分走査できるように
するためには，ユーザーは，走査コントロール１４２及び走査クロッ
ク１４０で部分走査レジスタ１３５を活動状態にするが，ＬＥアレイ
１０２内のＬＥ２００全てを全走査できるようにするには，走査コン
トロール１４２及び走査クロック１４０信号で全走査レジスタ１０８
を活動状態にする。しかし，当業者であれば，どちらの活動された走
査（判決注；「操作」は誤記）レジスタを採用するかを決定する代替
的な方法を認識できるであろう。例えば，本発明の代替的一実施形態
において，走査レジスタ１０８と部分走査レジスタ１３５のどちらか
は，単に走査クロック１４０の各々を希望のレジスタ，すなわち全走
査レジスタ１０８又は部分走査レジスタ１３５に適用することで選択
される。かくして本発明はその精神と範囲とを逸脱することなく，こ
のような変形例を推測できる。」（段落【００２８】）
「このように，当業者は動的再構成ネットワーク１３７及び部分走
査レジスタ１３５が再構成回路１００に新しいレベルの自由度を与え，
ユーザーが負荷の多い再構成及び従来技術に固有の回路設計マッピン
グソフトの再コンパイルを必要とせずに，所与のクロック・サイクル
に選択したＬＥのサブセットを動的に再構成して観察することを可能
にするのである。更に全てのＬＥの状態値における完全なセットを観
察する必要があるときには，再構成回路１００は革新的な全走査レジ
スタを与えられるのである。本発明によれば，統合デバッグ機能を備
えた再構成集積回路が得られるので，エミュレーションシステムのユ
ーザーは，あるクロック・サイクルには，ＬＥアレイ１０２のＬＥの
サブセットを観察することを選択することもでき，他のクロック・サ
イクルには，ＬＥアレイ１０２を構成する全てのＬＥの状態値をも全
走査して観察することも選択できる。」（段落【００２９】）
「図９を参照すれば，トリガ入力を出力するためのトリガ回路素子
１１０の一実施形態例のブロック図が示されている。示されるように
図の実施形態では，トリガ回路素子１１０は，各コンパレーター・レ
ジスタ回路２６０から各々１つ，４つのトリガ出力を生成する４つの
コンパレーター・レジスタ回路２６０を含んでいる。各コンパレータ
ー・レジスタ回路２６０は，信号パターンを記憶するパターン・レジ
スタ２６２と，ＬＥからの出力とパターン・レジスタ２６２の記憶さ
れている内容とを比較する相等性コンパレーター２６４とを含んでい
る。一実施形態では，信号パターンは，ＬＥあたり２ビットから成り，
ハイ，ロー，及びコード化不要の値を採ることができる。記憶パター
ンが検出されると，常に，再構成回路１００外のトリガへの入力が生
成される。換言すれば，図示した一実施形態では，４つのＬＥ内部状
態事象が同時にモニターできる。」（段落【００３０】）
「図１０は，本発明の一実施形態による，本発明の教示を組み込ん
だエミュレーションシステム１０００の例のブロック図である。図１
１のエミュレーションシステムの図示した例によれば，エミュレータ
１０６０と結合して通信できるホストシステム１０２０を含むエミュ
レーションシステム１０００が示される。図示されるように，エミュ
レータ１０６０は，エミュレーションアレイ・相互接続ネットワーク
１０８０，構成回路１２２０，及びホストインターフェイス１２４０
を含んでおり，図のように通信できるように結合している。本発明の
教示に従えば，エミュレーションアレイ・相互接続ネットワーク１０
８０は，本発明の動的再構成集積回路１２２０ａ―１２００ｎを含ん
でおり，回路設計を組み立てる前に特定の回路設計をエミュレートし
て『実現する』ようプログラムできるように構成された複数のＬＥ含
んでいる（判決注；ママ）。更に詳細に説明すれば，革新的な動的再
構成集積回路１２２０ａ―１２００ｎによって，選択ＬＥの状態値の
サブセット，前述の時間のかかる再コンパイル法，もしくは従来技術
に典型的な従来技術の走査レジスタからの全走査出力を選択的に出力
する経路選定ネットワークを，エミュレーションシステムのユーザー
が，部分走査レジスタ経由で制御することが可能になる。従って，エ
ミュレーションシステム１００のように，本発明の革新的な特徴を組
み込んだエミュレーションシステムを使えば，設計マッピングプログ
ラムのように，複雑な回路設計ではしばしば何日もかかる方法で回路
を変えたり，再コンパイルする方法を使ったりせず，このエミュレー
ションシステムのユーザーは，エミュレータ内の可視点を動的に変え
ることが可能になる。」（段落【００３１】）
イ図面の簡単な説明
【図１】本発明の再構成集積回路の主要機能ブロックを示す。
【図２】図１のＬＥアレイの一実施形態を図示し，かつ機能強化された
ＬＥの一実施形態を示す。
【図４ａ】図１のＬＥ相互クロスバー・ネットワークの一実施形態を示
す。
【図５】再構成回路相互クロスバー・ネットワーク・ステージ０の一実
施形態を示す。
【図８ａ】図１の集積回路で用いるのに適した全走査レジスタの一実施
形態を示す。
【図８ｂ】本発明の一実施形態による，図１の集積回路で用いるのに適
した，本発明の教示による，例示的な動的再構成集積回路及び部分走
査レジスタのブロック図である。
【図９】図１の集積回路で用いるのに適したトリガ回路の一実施形態を
示す。
【図１０】本発明の教示を組み込み，本発明の一実施形態によるエミュ
レーションシステム例のブロック図である。
ウ図面
【図１】
【図２】
【図４ａ】
【図５】
【図８ａ】
【図８ｂ】
【図９】
【図１０】
(2)前記第２，２(3)及び上記(1)の記載によれば，本件各発明は，開発，設
計した集積回路の動作を実証するため，当該回路と等価な回路を再構成可
能な集積回路上に模擬的に再現（エミュレート）し，外部から試験的な信
号を入力して回路を動作させ，出力信号の状態を調べること等を通じて回
路に不具合がないかの検証をすることが行われるものであるが（段落【０
００３】），従来の再構成可能な集積回路においては，再構成可能な集積
回路中の節々の点である各ノードの信号の状態が直接的に観察できないも
のであり，その観察のためにはプログラムの再コンパイルが必要なことや，
信号の取り出しが入出力ポート（Ｉ／Ｏ）を占有して行われることなどに
より，本来の動作が妨げられ，監視追跡時間が増大するといった問題があ
った（段落【０００３】，【０００４】）ところ，その課題を解決するた
め，集積回路設計の回路素子をエミュレートするための複数の論理素子を
備えるとともに，再構成可能なネットワーク及び部分走査レジスタを設け，
再構成可能なネットワークにより複数の論理素子の全部のうちの一部を部
分集合として選択した上で，当該部分集合を部分走査レジスタに再構成可
能に接続するようにし，エミュレーション・クロックの１クロック・サイ
クル単位で複数の論理素子の信号状態値を捉えることができるようにした
発明である，と認められる。
(3)構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆにおける「部分走査レジスタ」の意
義
構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆには，それぞれ走査バスに信号状態
値を出力する「部分走査レジスタ」との記載があるところ，本件各発明の
請求項には「部分走査レジスタ」と対比すべきそれ以外のレジスタについ
ての記載はなく，本件明細書等の発明の詳細な説明にも，「部分走査レジ
スタ」ないし「走査レジスタ」についての定義はない。加えて，「部分走
査レジスタ」の意味を技術常識に照らし明らかにする証拠もない。
本件明細書等には，前記(1)のとおり，「分離した部分走査レジスタ１
３５と（徹底的）走査レジスタ１０８とを採用する代わりに，再構成回路
１１００は，徹底的走査モードで全追跡／ノードの出力を，又は部分走
査モードで，追跡／ノードの選択されたサブセットの出力を，走査レジス
タ１１０８に選択的に供給するマルチプレクサ１１０６を使用する。換言
すれば，走査レジスタ１１０８は，図１の走査レジスタ１０８として全体
を使用することも，図１の部分走査レジスタ１３５として部分的に使用す
ることもできる。」（段落【００１３】），「部分走査レジスタ１３５は，
動的再構成ネットワーク１３７からの入力を受けて走査（判決注；「操作」
は誤記）バス１３９に出す。特に，全走査レジスタ１０８とは異なり，部
分走査レジスタ１３５は，選択したＬＥ２００のサブセット（例えば４分
の１）の状態値を走査バス１３９に出力する。」（段落【００２８】）と
の記載があり，これらによれば，本件各発明の「部分走査レジスタ」は，
走査レジスタないし全走査レジスタの機能ないし構成を縮小したものであ
ると認められるが，いかなる意味でそれらを縮小等するものであるかは明
らかではない。そして，構成要件１Ｅ，５Ｇ及び７Ｇにおいて部分走査レ
ジスタは選択された論理素子の部分集合のみに接続されるものであり，構
成要件１Ｄ，５Ｆ及び７Ｅにおいて部分走査レジスタは信号状態値の記録
を走査バスに出力するものとされていること，前記(1)のとおり，「発明
の要旨」である段落【０００５】において，「部分走査レジスタは，ＬＥ
の選択された１つに再構成可能に結合され，使用可能とされた場合には，
オペレーティング・クロックの特定クロック・サイクルにおいて，選択さ
れたＬＥによりエミュレートされた信号状態値回路素子の記録を捉えて走
査バスに出力するよう作動し，そこにおいて，部分走査レジスタは，オペ
レーティング・クロックに適切に比例した走査クロックの印加により使用
可能とされる。」との記載があることからすると，部分走査レジスタは，
選択された論理素子の部分集合にのみ接続され，オペレーティング・クロ
ックに適切に比例した走査クロックが印加されることにより使用可能とさ
れるものであることが認められる。
そこで，部分走査レジスタに対しオペレーティング・クロックに適切に
比例した走査クロックが印加されることの技術的意義につき本件明細書等
の記載に基づき検討すると，まず，本件発明１の集積回路は，集積回路設
計の回路素子をエミュレートするように再構成可能であり（構成要件１
Ａ），各々が複数の出力（【図２】では外へ向かう矢印）を有する複数の
論理素子（【図２】ではＬＥ０～ＬＥ１２７）であって（構成要件１Ｂ），
上記論理素子に対応して与えられる複数の入力信号（【図２】ではＩ０～
Ｉ３等）に応答して複数の出力信号を生成するように作動する複数の論理
素子と（構成要件１Ｃ），選択された（【図８ｂ】では４：１マルチプレ
クサ５０２によって選択される）論理素子の部分集合によってエミュレー
トされた回路素子の複数の信号状態値（【図２】ではバッファ２１４ａの
出力）の記録をエミュレーション・クロックの１クロック・サイクルにお
いて捉え（【図２】のＬＥ０～ＬＥ１２７では，エミュレーション・クロ
ックＣＬＫ０－２又は構造化エミュレーション・クロックの１サイクルご
とに信号を出力するものであり，その際に走査クロックが適用され，その
結果，論理素子の出力を１クロック・サイクルにおいて捉えることができ
る），走査バスに出力（【図１】，【図８ｂ】では１３９）する部分走査
レジスタ（【図１】，【図８ｂ】では１３５）と（構成要件１Ｄ），上記
エミュレーション・クロックの１クロック・サイクルにおいて，上記部分
走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接
続する，上記複数の論理素子と上記部分走査レジスタに結合した再構成可
能なネットワーク（【図１】，【図８ｂ】では１３７）とを含むことを特
徴とする（構成要件１Ｅ），エミュレーションシステムに使用される集積
回路（構成要件１Ｆ）をいうものである。
そうすると，本件発明１の構成要件には「エミュレーション・クロック」
及びその「１クロック・サイクル」以外には，部分走査レジスタに印可す
べきクロック（これが必要なことは，発明の要旨を記載した段落【０００
５】の記載から明らかである。）については何らの記載もないところ，構
成要件１Ｄにおける「選択された論理素子の部分集合によってエミュレー
トされた回路素子の複数の信号状態値の記録」を，「エミュレーション・
クロックの１クロック・サイクルにおいて」，「捉え」てこれを「走査バ
スに出力する」ためには，「オペレーティング・クロックに適切に比例し
た走査クロック」（段落【０００５】）ないし「（作動エミュレーション
・クロックに比例して）適切に分割された周波数を持つ走査クロック」
（段落【００２６】）が印可されることが必要である。
この解釈は，原告が，構成要件１Ｄは，部分走査レジスタをして漏れな
く信号状態値を捉え走査バスに出力するように走査クロックを制御するこ
とについて，本件明細書等の段落【０００５】で「部分走査レジスタは，
ＬＥの選択された１つに再構成可能に結合され，使用可能とされた場合に
は，オペレーティング・クロックの特定クロック・サイクルにおいて，選
択されたＬＥによりエミュレートされた信号状態値回路素子の記録を捉え
て走査バスに出力するよう作動し，そこにおいて，部分走査レジスタは，
オペレーティング・クロックに適切に比例した走査クロックの印加により
使用可能とされる。」と説明されているとする主張（原告第１５準備書面
１３頁。なお，下線は原告代理人が付加）とも整合するものである。また，
「論理素子の信号状態値は，エミュレーション・クロックの１クロック・
サイクルごとに遷移する」ところ（原告第１６準備書面１３頁），１クロ
ック・サイクルにおける信号状態値の記録を捉えて出力する構成要件１Ｄ
の部分走査レジスタや請求項２の全走査レジスタは，信号状態値の記録を
捉えてから出力するまでの期間が限定されていなかったとしても，エミュ
レーション・クロックが変化する速度（周波数）及びタイミングに適合し
て動作するように走査クロックによって制御されるべきことが明らかであ
るから，上記解釈は，本件明細書等には（請求項２の）「信号状態値の記
録を上記エミュレーション・クロックの１クロック・サイクルにおいて捉
え・・・出力する」に対応する実施例の説明として「クロック・サイクル
における・・・ＬＥ２００のスナップショットを・・・得る」（段落【０
０２６】）との記載があり，電算用語としての「スナップショット」
（snapshot）は，所与のタイミングにおけるデータ内容を意味するところ，
上記段落【００２６】の「クロック・サイクルにおける・・・ＬＥのスナ
ップショットを・・・得る」は，要するに１クロック・サイクルにおける
論理素子の信号状態値の記録を捉えて出力することを説明したものであり，
かかる本件明細書等の記載内容に照らせば，構成要件１Ｄや請求項２にお
ける「信号状態値の記録を・・・１クロック・サイクルにおいて捉え・・
・出力する」という文言は１クロック・サイクルにおける信号状態値の記
録を捉えて出力することを表現したものであるとの主張（原告第１６準備
書面１７頁）とも整合するものである。
加えて，上記解釈は，前記第２，２(4)エ(ｲ)記載のとおり，第２次補正
と同日の平成１４年７月２日付け意見書（甲５８の４，乙１８）における，
原告の「請求項１～４及び８に係る発明は，集積回路において，部分走査
レジスタと，論理素子の部分集合のみを上記部分走査レジスタに再構成可
能に接続する再構成可能なネットワークを含むことを特徴の一つとしてい
ます。・・・これら部分走査レジスタ及び再構成可能なネットワークによ
り，走査レジスタ１０８と同様に，『（作動エミュレーション・クロック
に比例して）適切に分割された周波数を持つ走査クロックを適用（【００
２６】）』することにより，・・・，所与のクロック・サイクルに選択し
たＬＥのサブセットを動的に再構成して観察することを可能に』（【００
２９】）するものです。すなわち，エミュレーション・クロックを適切に
分周した走査（判決注；「操作」は誤記）クロックを部分走査レジスタに
与えることにより，エミュレーション・クロックのそのクロック・サイク
ルにおいて，再構成可能なネットワークにより選択された論理素子の部分
集合の信号状態値を，走査バスに出力するものであります。」とする内容
とも整合するものである。
そうすると，本件発明１の部分走査レジスタは，エミュレーション・ク
ロック（構成要件１Ｄ。オペレーティング・クロックないし作動エミュレ
ーション・クロックも同旨）に対して適切に比例した走査クロックを印加
することにより使用可能とされるものであるところ，上記のとおり，走査
クロックが適用される部分走査レジスタが，エミュレーション・クロック
の１クロック・サイクル単位の信号状態値を受信して（捉えて）走査バス
へ出力すること，適切に比例ないし分割された周波数とされていること
（上記のとおり原告の意見書には「分周」するとの記載もある。）等から
すれば，エミュレーション・クロックと走査クロックを比較してエミュレ
ーション・クロックの周波数が高い態様や，両者の周波数が同一である態
様は除かれることとなるから，エミュレーション・クロックの周波数と走
査クロックの周波数との関係の意味するところは，結局，走査クロックの
周波数をエミュレーション・クロックの周波数に比して高くすることであ
ると解される。
そして，この走査クロックの周波数をエミュレーション・クロックの周
波数に比して高くすることについては，信号出力線の数が信号入力線の数
よりも少ないという走査レジスタ及び部分走査レジスタの構造にも基づく
ものであり，これと異なる解釈を採用すべき根拠は，本件明細書等からは
何ら見出すことはできない。
すなわち，本件明細書等の段落【００２６】及び【図８ａ】の記載によ
れば，走査レジスタ１０８は，１２８本の信号入力線に対して８本の信号
出力線を持つことが明らかであるところ，「８つのフリップフロップの１
６セット」（段落【００２６】）の各々が，「走査クロック１４０の立ち
上りエッジに同期して，その入力端子に供給されている信号状態値の記録
をロードして出力端子から出力開始する」（原告第１６準備書面１９ない
し２０頁）ものであるとすると，走査レジスタ１０８の出力側に設けられ
たフリップフロップ２４２第１５セット（ＦＦ１５）は，走査クロックの
１クロック・サイクル当たり高々８つの信号を出力可能とするものにすぎ
ず，エミュレーション・クロックの１クロック・サイクルにおける最大１
２８個の信号状態値の記録を失うことなく捉えて出力するためには，走査
クロックの周波数をエミュレーション・クロックの周波数に対して高くす
る必要があることが明らかである。
また，部分走査レジスタ１３５に含まれるフリップフロップが有する出
力信号線の本数については，本件明細書等の段落【００２７】及び【図８
ｂ】には明記されていないものの，【図１】には，部分走査レジスタ１３
５に対しても，走査レジスタと同様に「走査クロック１４０」及び「走査
コントロール１４２」（段落【００２８】）を印可することが図示されて
おり，また，原告も，前記第２，２(4)エ(ｲ)記載のとおり，意見書（平成
１４年７月２日付け，甲５８の４，乙１８）において，「・・・詳細な説
明では，『走査レジスタ』１０８の場合について，『適切に分割された周
波数を持つ走査クロックの適用』（【００２６】）と記載しており，請求
項７における部分走査レジスタの場合もこれと同様です。・・・」として
いるとおり，部分走査レジスタの出力信号線の本数は信号入力線の本数
（３２本）よりも少なく，それゆえ，走査クロックの周波数をエミュレー
ション・クロックの周波数に対して高くする必要があるものと認められる。
なお，本件明細書等に開示された実施例とは異なり，並列入力－並列出
力タイプの（走査）レジスタにおいて，これを駆動（走査）するクロック
の周波数をエミュレーション・クロックの周波数に比して高くした場合，
処理の高速化といったような一般的な効果は得られるものの，それは本件
各発明の技術的特徴の一つである「部分走査レジスタ」によるものとはい
えないというべきである。すなわち，既に検討したとおり，本件発明１の
「部分走査レジスタ」は，エミュレーション・クロックに対して適切に比
例した走査クロックの印加により使用可能とされる点に技術的特徴がある
ものと認められるところ，並列入力－直列出力タイプの部分走査レジスタ
における「適切に比例した」状態とは，エミュレーション・クロックと走
査クロックの周波数比が例えば１：ｎ（ここでｎは部分走査レジスタ内の
フリップフロップセットの数）であることを意味する点については，原告
が，「以下では，エミュレーション・クロックと走査クロック１４０との
周波数比が１：４であり・・・場合を例に，上図１に示した部分走査レジ
スタの一実施例について，その動作例を説明する。・・・なお，１：４と
いう周波数比は，エミュレーション・クロックの１クロック・サイクルに
おける選択された論理素子に係る信号状態値の記録を，失うことなく部分
走査レジスタが捉えて出力する（すなわち『クロック・サイクルにおける
ＬＥ２００のスナップショットを・・・得る』）ことを可能とする，『適
切に分割された』（本件特許明細書の段落【００２６】）周波数比の一例
である。」（原告第１６準備書面２０ないし２１頁）と主張し，被告が，
「・・・部分走査レジスタ内のフリップフロップが４個よりも多いｎ個の
場合，部分走査レジスタが信号状態値の記録を失うことなく捉えて出力す
るためには，走査クロックに対するエミュレーション・クロックの周期
（１クロック・サイクルの時間）の比が，少なくとも１：ｎでなければな
らない。」（被告第１５準備書面２７ないし２８頁）と主張しているとお
り，当事者双方が前提としているところであり，「適切に比例した」状態
は，部分走査レジスタの構造的特徴と密接に関連しているものといえる。
これに対して，並列入力－並列出力タイプの（走査）レジスタにおける
「適切に比例した」状態が，どのような周波数比を意味するのかについて，
原告は何ら主張・立証しておらず，また，本件明細書等にも何らの記載が
ない。
以上によると，本件各発明の「部分走査レジスタ」は，部分走査レジス
タをして信号状態値を漏れなく捉え走査バスに出力するように走査クロッ
クを制御するため，その信号出力線が信号入力線よりも少ないことに起因
して，走査クロックの周波数をエミュレーション・クロックの周波数より
も高くして，これを印可するものをいうと解される。
そうすると，いわゆる並列入力－並列出力タイプのレジスタは，信号入
力線と信号出力線の本数が等しいことから，構成要件１Ｄ，５Ｆ，７Ｅ及
び７Ｆにいう「部分走査レジスタ」には当たらないということができる。
(4)フレキシブルプローブの実施態様ⅠないしⅢについて
ア●（省略）●
イ●（省略）●
ウ●（省略）●
２争点１(1)エ（「再構成可能なネットワーク」〔構成要件１Ｅ，５Ｇ，５Ｈ
及び７Ｇ〕の充足性）について
(1)ダイナミックプローブについて
構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇにおける「再構成可能なネットワーク」
とは，部分走査レジスタが選択された論理素子の部分集合のみに再構成可能
に接続する，複数の論理素子と部分走査レジスタに結合したものであるとさ
れているところ，前記第２，２(6)イのとおり，被告各製品のダイナミック
プローブにおけるコンフィギュレーションメモリは，全ての論理素子の状
態が格納されるものであるから，論理素子の全てと接続されていることと
なり，「選択された論理素子の部分集合のみに再構成可能に接続する」も
のではない。
そうすると，被告各製品のダイナミックプローブは，構成要件１Ｅ，５Ｇ，
５Ｈ及び７Ｇを充足しない。
(2)フレキシブルプローブの実施態様Ⅰについて
フレキシブルプローブの実施態様Ⅰについては，前記１(4)アのとおり，
構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆを充足しないものであるが，さらに構
成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇの充足性についても検討する。
●（省略）●
したがって，原告の上記主張は採用することができない。
３争点(2)（構成要件１Ｄの「部分走査レジスタ」につき，被告各製品につい
ての均等侵害の成否）について
原告は，本件各発明の「部分走査レジスタ」の構成が限定的に解される
場合でも，そのような部分走査レジスタを，被告各製品の並列入力－並列
出力タイプのレジスタへ置換した構成は均等侵害に当たる旨主張するので，
以下検討する。
(1)明細書の特許請求の範囲に記載された構成中に他人が製造等をする製品
又は用いる方法と異なる部分が存する場合であっても，上記部分が特許発
明の本質的部分ではなく，上記部分を上記製品等におけるものと置き換え
ても特許発明の目的を達することができ同一の作用効果を奏するものであ
って，上記のように置き換えることに当該発明の属する技術の分野におけ
る通常の知識を有する者が上記製品等の製造等の時点において容易に想到
することができたものであり，上記製品等が特許発明の特許出願時におけ
る公知技術と同一又は上記の者がこれから上記出願時に容易に推考できた
ものではなく，かつ，上記製品等が特許出願手続において特許請求の範囲
から意識的に除外されたものに当たるなどの特段の事情もないときは，上
記製品等は，特許請求の範囲に記載された構成と均等なものとして，特許
発明の技術的範囲に属するものと解するべきである(最高裁判所平成６年
（オ）第１０８３号・平成１０年２月２４日第三小法廷判決・民集５２巻
１号１１３頁参照)。
そして，上記「特許発明の本質的部分」とは，特許請求の範囲に記載さ
れた構成のうち，当該特許発明特有の解決手段を基礎付ける技術的思想の
中核をなす特徴的部分を指すというべきである。
(2)前記１(2)で検討したとおり，本件各発明は，開発，設計した集積回路
の動作を実証するため，当該回路と等価な回路を再構成可能な集積回路上
に模擬的に再現（エミュレート）し，外部から試験的な信号を入力して回
路を動作させ，出力信号の状態を調べること等を通じて回路に不具合がな
いか否かの検証をすることが行われるものであるが（段落【０００３】），
従来の再構成可能な集積回路においては，再構成可能な集積回路中の節々
の点である各ノードの信号の状態が直接的に観察できないものであり，そ
の観察のためにはプログラムの再コンパイルが必要なことや，信号の取り
出しが入出力ポート（Ｉ／Ｏ）を占有して行われることなどにより，本来
の動作が妨げられ，監視追跡時間が増大するといった問題があったところ
（段落【０００３】，【０００４】），その課題を解決するため，集積回
路設計の回路素子をエミュレートするための複数の論理素子を備えるとと
もに，再構成可能なネットワーク及び部分走査レジスタを設け，再構成可
能なネットワークにより複数の論理素子の全部のうちの一部を部分集合と
して選択した上で，当該部分集合を部分走査レジスタに再構成可能に接続
するようにし，エミュレーション・クロックの１クロック・サイクル単位
で複数の論理素子の信号状態値を捉えることができるようにしたものであ
る。
そして，本件明細書等には，発明の「背景情報」として，「この『隠さ
れた』ノードにおける信号の状態を観察可能にするためには，・・・検査
システム，例えばロジック・アナライザによって観察可能（追跡可能）
なポート／ノードに信号を持込むために，通常，多数のＦＰＧＡのＩ／Ｏ
が占有される。」（段落【０００３】）との記載があり，この記載は，信
号を観察するために必要な信号を送り込み，また所望の信号を外部へ取り
出すために，入力（Ｉｎｐｕｔ）端子と，出力（Ｏｕｔｐｕｔ）端子を多
数占有しなければならないが，これは「集積回路」においては好ましくな
いことを述べるものと解されるところ，直列出力タイプのレジスタにおい
ては出力線が少数で済むことから信号読み出しのための出力線を減らす効
果があるのに対し，並列出力タイプのレジスタにおいては出力線が多数必
要となることから，直列出力タイプであるか，あるいは並列出力タイプで
あるかにより両者の作用効果は異なるものと認められる。そして，並列出
力タイプのレジスタにおいても，例えばマルチプレクサを設けることによ
って最終的な信号出力線の数を減らすことは可能であるものの，その場合
には，直列出力タイプの走査レジスタに比べて，回路規模が増大したり，
マルチプレクサの制御が複雑化したりすることによって，本件各発明の解
決課題に反することになる。
すなわち，本件各発明においては，全走査レジスタではなく，選択され
た論理素子の部分集合のみに接続される部分走査レジスタを構成要件とし
て規定していること，また，本件明細書等には，「経路選定すべき付加的
信号により，信号経路選定の輻輳が増加される。・・・時間に鋭敏なアプ
リケーションに関しては，・・・『隠されたノード』上の信号が，正しい
時刻に読み取られたか否かを知ることは困難である。」（段落【０００
３】）などの背景的な問題点を指摘した上で，「必要とされるものは，一
旦隠されたノードに容易にアクセスできる・・・再構成集積回路である。」
（段落【０００４】）と記載されていることなどを考慮すれば，本件各発
明においては，簡単確実に制御可能である小規模な走査レジスタによって，
従来技術における問題点を克服することをも解決課題としていると解され，
この観点において，レジスタにおける直列出力タイプと並列出力タイプと
では，作用効果も異なるものである。
上記によれば，本件各発明における「部分走査レジスタ」は，全走査レ
ジスタや一般的なレジスタとは文言上区別されるものであり，ＦＰＧＡに
おける多数のＩ／Ｏの占有，監視追跡時間の増大，複雑な制御といった従
来技術の課題と関連し，信号出力線の数が信号入力線の数よりも少ないと
いう構造に基づき，エミュレーション・クロックの周波数に適切に比例し，
あるいは分割され，エミュレーション・クロックよりも高い周波数を有す
る走査クロックの印加によって使用可能となる点に技術的特徴を有するも
のであって，本件各発明の課題を解決するために不可欠の部分であるとい
うことができる。
そうすると，本件各発明における「部分走査レジスタ」において，これ
が信号出力線の数が信号入力線の数よりも少ないタイプのレジスタである
点は，本件各発明特有の解決手段を基礎付ける技術的思想の中核をなす特
徴的部分であると認められるところ，被告各製品はこれと異なる並列入力
－並列出力タイプのレジスタであるから，本件各発明とは特許発明の本質
的部分において相違するから，均等侵害に当たるということはできない。
(3)この点に関して原告は，部分走査レジスタを具体的にどのように構成す
るかは当業者にとって自明であり，その構成は本件各発明の本質的部分た
り得ない旨主張する。
しかし，本件特許の出願人である原告において，特許請求の範囲に用い
る用語として，汎用的なレジスタではなく，「部分走査レジスタ」という
限定的な用語を選択したものであるから，何らかの特徴的構成を備えたレ
ジスタに限定する意図をもって特許請求の範囲を決定したものと解される
ところ，「部分走査レジスタ」の定義は，本件明細書等には記載されてお
らず，しかもその技術的意義ないしこれに関する技術常識を示す証拠も何
ら提出されていないから，部分走査レジスタを具体的にどのように構成す
るかは当業者にとって自明であるということはできないし，上記(2)で検討
した結果によれば，「部分走査レジスタ」の構成が，本件各発明の本質的
部分たり得ないとすることはできない。
したがって，原告の上記主張は採用することができない。
４争点(3)（被告各製品は本件発明３，４及び６の技術的範囲に属するか）
について
本件発明３，４及び６は，いずれも本件発明１及び５所定の構成要件を付
加したものであるが，被告各製品は，上記１ないし３で検討のとおり，本件
発明１及び５の構成要件を充足しないから，本件発明３，４及び６の技術的
範囲にも属しない。
５争点(5)（間接侵害の成否）について
原告は，本件発明５及び６に関し，被告各製品は，少なくとも本件発明５ま
たは６に係るエミュレーションシステムの「生産にのみ用いる物」に当たる
から，被告各製品を譲渡等する行為については特許法１０１条１号の間接侵
害が成立する旨主張する。
原告の主張は必ずしも判然とはしないが，これを善解すれば，本件発明５及
び６はいずれも物である「エミュレーションシステム」（構成要件５Ｉ，６Ｂ）
に関する発明であるところ，エミュレータ（エミュレーションに使用される集
積回路であるＦＰＧＡを含む物）である被告各製品は，エミュレーションシス
テムの生産にのみ用いられる物となる場合があるものとして，その譲渡等は間
接侵害に当たる旨主張するものと解される。
しかし，上記１ないし４で検討したとおり，被告各製品は，本件各特許発明
にいう「部分走査レジスタ」及び「再構成可能なネットワーク」を備えないか
ら，構成要件５ＦないしＨを充足せず，構成要件１Ｄ（「部分走査レジスタ」
につき）に関しての均等侵害も成立しないことから，構成要件６Ｂを充足する
こともない。そうすると，被告各製品につき本件発明５及び６の間接侵害が成
立する余地はない。
したがって，原告の間接侵害の主張には理由がないものというべきである。
６結論
以上のとおりであるから，その余の点について判断するまでもなく，原告
の請求はいずれも理由がないから，これを棄却することとし，主文のとおり判
決する。
東京地方裁判所民事第４０部
裁判長裁判官
東海林保
裁判官
今井弘晃
裁判官足立拓人は転補のため署名押印することができない。
裁判長裁判官
東海林保
（別紙）
物件目録
下記の製品名のエミュレータ。
記
１．製品名「ＺｅＢｕ－Ｓｅｒｖｅｒ」
２．製品名「ＺｅＢｕ－ＸＸＬ」
３．製品名「ＺｅＢｕ－Ｐｅｒｓｏｎａｌ」
４．製品名「ＺｅＢｕ－ＵＦ」
５．製品名「ＺｅＢｕ－ＸＬ」
６．製品名「ＺｅＢｕ－Ｂｌａｄｅ２」
（別紙）
被告各製品の構成及び動作の説明書
第１被告各製品の構成及び一般的機能の説明
１別紙Ａについて
(1)概略
●（省略）●
(2)論理状態素子セット（甲６３の２第９８項）
●（省略）●
２別紙Ｂについて（甲６３の２第１０７及び第１０８項）
別紙Ｂは，上記別紙Ａに示された回路を，より大きなスケールで，簡略化して示
すものである。別紙Ｂにおける構成要素のうち別紙Ａに示されたものと同一の構成
要素については，別紙Ａにおいて用いられたものと同一の参照符号を付している。
●（省略）●
３別紙Ｃについて（甲６３の２第１０９ないし第１１１項）
●（省略）
第２被告各製品の動作
●（省略）●
別紙ＡないしＤ－Ⅲ
●（省略）●
本件特許公報省略

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