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平成１７年(行ケ)第１００２７号　審決取消請求事件（平成１７年１２月１２日口
頭弁論終結）
判決
　原告アドバンスト・マイクロ・ディバイシズ・インコーポ
レイテッド
訴訟代理人弁理士鈴木正剛
同佐野良太
同村松義人
　　　被告特許庁長官　中嶋誠
　　　　指定代理人　佐藤伸夫
　同　　　山本穂積
同須原宏光
同宮下正之
同小池正彦
主文
　原告の請求を棄却する。
　訴訟費用は原告の負担とする。
　この判決に対する上告及び上告受理申立てのための付加期間を３０日と
定める。
事実及び理由
第１　請求
　特許庁が不服２００２－１５７３３事件について平成１６年６月１６日にし
た審決を取り消す。
第２　当事者間に争いのない事実
１　特許庁における手続の経緯
　原告は，１９９１年（平成３年）３月１３日（以下「本件優先日」とい
う。）にアメリカ合衆国においてした特許出願に基づく優先権を主張して，平成４
年３月１２日，発明の名称を「フラッシュＥＥＰＲＯＭセルのプログラム方法」と
する発明について特許出願（以下「本件出願」という。）をしたが，平成１４年５
月２１日付けで拒絶査定を受けたので，同年８月１６日に拒絶査定不服の審判を請
求した。特許庁は，これを不服２００２－１５７３３号事件として審理した結果，
平成１６年６月１６日に「本件審判の請求は，成り立たない。」との審決をし，同
月２９日にその謄本を原告に送達した。
２　平成１４年４月４日付け手続補正書（甲５）によって補正された明細書（以
下「本件明細書」という。）の特許請求の範囲の請求項６に係る発明（以下「本願
発明」という。）の要旨
　少なくとも１つのＶｓｓ線と，複数のビット線と，複数のワード線とを含む
フラッシュＥＥＰＲＯＭセルを含むアレイにおいて使用するための方法であって，
前記アレイは複数のそれぞれのページに構成され，各それぞれのページは複数のセ
ルを含み，当該複数のセルは，それぞれのＶｓｓ線に結合されたソースと，前記複
数のワード線のうちのそれぞれのワード線に結合されるゲートと，前記複数のビッ
ト線のうちのそれぞれのビット線に結合されるドレインとを含み，
　熱電子注入を用いて少なくとも１つのそれぞれのページのセルをプログラム
する第１のステップと，
　少なくとも１つのそれぞれのページのセルを消去するステップと，
　前記消去するステップの過程において，少なくとも１つの他のそれぞれのペ
ージにおけるＶｓｓ線とワード線の少なくとも１つとに結合されるセルを除くセル
の消去を禁止するステップと，
　熱電子注入を用いて前記少なくとも１つのページの個々のセルを選択的にプ
ログラムするステップとを含む，方法。
３　審決の理由
　審決は，別添審決謄本写し記載のとおり，本願発明が，特開平２－２３５９
７号公報（平成２年１月２５日出願公開，以下「引用例１」という。）に記載され
た発明（以下「引用発明１」という。）及び周知の技術事項から当業者が容易に想
到し得たものであるから，特許法２９条２項の規定により特許を受けることができ
ないとした。
第３　原告主張の審決取消事由
　審決は，本願発明と引用発明１との相違点１，２についての認定判断を誤り
（取消事由１及び２），相違点全体についての判断を誤り（取消事由３），本願発
明の顕著な作用効果を看過した（取消事由４）ものであるから，違法として取り消
されるべきである。
　なお，審決が，本願発明と引用発明１とを対比し，「両者の発明は共に，
『少なくとも１つのＶｓｓ線と，複数のビット線と，複数のワード線とを含むフラ
ッシュＥＥＰＲＯＭセルを含むアレイにおいて使用するための方法であって，前記
アレイは複数のそれぞれのセル群に構成され，各それぞれのセル群は複数のセルを
含み，当該複数のセルは，それぞれのＶｓｓ線に結合されたソースと，前記複数の
ワード線のうちのそれぞれワード線に結合されるゲートと，前記複数のビット線の
うちのそれぞれのビット線に結合されるドレインとを含み，少なくとも１つのそれ
ぞれのセル群のセルを消去するステップと，前記消去するステップの過程におい
て，少なくとも１つの他のそれぞれのセル群におけるＶｓｓ線とワード線の少なく
とも１つに結合されるセルを除くセルの消去を禁止するステップと，熱電子注入を
用いて前記少なくとも１つのセル群の個々のセルを選択的にプログラムするステッ
プとを含む，方法。』である点で一致し，以下の点で相違しているものと認められ
る。［相違点１］本願発明では，セル群が『ページ』を形成しているのに対して，
引用例１記載発明（注，引用発明１）では，セル群が，『ブロック』を形成してい
る点。［相違点２］本願発明では，『消去するステップ』の前に『熱電子注入』を
用いて『ページ』の『セル』を『プログラム』する『第１のステップ』を設けてい
るのに対して，引用例１記載発明では，このような書き込みを行う第１のステップ
を設けていない点。」（審決謄本５頁最終段落～６頁第２段落）と認定した点は，
認める。
１　取消事由１（相違点１についての認定判断の誤り）
(1)　審決は，相違点１について，「フラッシュＥＥＰＲＯＭにおいて，ページ
単位で消去を行うことは従来周知の技術事項であるから（もし，必要ならば，特開
平１－２９６４９６号公報あるいは特開平２－２３５９５号公報を参照された
い。），引用例１記載発明のブロック単位の消去をページ単位で行うようにして，
本願発明のように構成することは当業者が容易に想到し得る程度のものと認められ
る。よって，相違点１を格別なものとすることはできない。」（審決謄本６頁第
４，第５段落）と説示したが，この認定判断は，誤りである。
(2)　特開平１－２９６４９６号公報（甲９，以下「甲９公報」という。）に，
ページ単位で消去できる不揮発性半導体記憶装置の制御方式についての記載がある
ことは認める。しかし，特開平２－２３５９５号公報（甲１０，以下「甲１０公
報」という。）には，不揮発性半導体記憶装置についてのページ単位の書込み方式
の記載はあるが，ページ単位の消去についての記載はない。
　すなわち，本願発明の「セルを消去するステップ」は，ページを構成するセル群
の各セルの浮遊ゲートから電子を除去する操作であるところ，甲１０公報におい
て，ページ単位の内部書込み操作として記載されている「消去サイクル」は，浮遊
ゲートに電子を注入する操作であって，本願発明の「セルを消去するステップ」と
は全く異なっているものである。
　したがって，甲９公報のみによって，本件優先日当時，フラッシュＥＥＰＲＯＭ
においてページ単位で消去を行うことは周知の技術事項であったとする審決の認定
は誤りである。
(3)　本願発明は，本件明細書（甲４）の【関連技術の説明】欄に，「フラッシ
ュＥＥＰＲＯＭを使用するメモリアレイはしばしば『チップモード』プログラムサ
イクルを採用する。まず，アレイ内のすべてのセルがプログラムされる（論理オフ
状態）。次に，アレイ内のすべてのセルが消去される（論理オン状態）。最後に，
アレイ内の個々のセルが選択的にプログラムされ，かつ他のセルは消去された状態
のままである。『過消去』を避けるために，メモリアレイ内のすべてのセルが消去
される前にまずプログラムされる点に留意されたい。過消去されたセルに関して
は，非選択のセルがリーキイ（ｌｅａｋｙ）になることが可能で，ひいては同じビ
ットライン上の選択されたビットを誤って検知することになり，かつそのビットを
再びプログラムすることが難しくなる。チップモードプログラミングは，単一のセ
ル（データビット）をプログラムする必要があるときは常にチップ全体が上記のサ
イクルを行なわなければならないという不利益を有する。したがって，すべてのセ
ルが少なくとも１回のプログラムと消去のサイクルを経なければならない。結果と
して，不必要にサイクルされる，すなわちプログラムされかつ消去されるセルがあ
り，これが不必要なかつ早過ぎる消耗につながる。その上，平均プログラミング時
間が不必要に長くなり得る。これらの点に鑑み，フラッシュＥＥＰＲＯＭセルの選
択的な消去に関し改善された方法を提供することはこの発明の総括的な目的であ
る。」（段落【００１２】～【００１４】）と記載されているとおり，対象をペー
ジ単位としてプレライト，消去，プログラムすることにより，フラッシュＥＥＰＲ
ＯＭにおける，過消去を避けるという課題及びチップ全体に対してプレライト，消
去，プログラムを行うために生じるセルの消耗と平均プログラム時間が長くなるこ
とを避けるという課題を同時に解決するものである。そのために，本願発明は，特
許請求の範囲の記載から明らかなとおり，フラッシュＥＥＰＲＯＭにおいて，ペー
ジ単位で，①過消去を防止するために，消去前に，ホットエレクトロン注入を用い
て書込みをするステップと，②当該ページのセルを消去するステップと，③当該ペ
ージの外のページのセルの消去を禁止するステップと，④ホットエレクトロン注入
を用いて，当該ページ中の特定のセルを選択的にプログラムするステップ，の一連
の操作を行うことを不可欠の構成とするものである。
　ところが，審決は，上記(1)のとおり，「フラッシュＥＥＰＲＯＭにおいて，ペー
ジ単位で消去を行うことは従来周知の技術事項である」としているのみであって，
少なくとも，ステップ①及び②をページ単位で行うことが，本件優先日当時，周知
の技術事項であったことの検討をしていないから，仮に，甲９公報及び甲１０公報
から審決が認定した周知の技術事項を，引用発明１に組み合せても，本願発明の構
成には至るものではない。
(4)　そもそも，甲９公報及び甲１０公報は，審査，審判の過程において，全く
出願人に示されていなかったものである。審決の記載によると，これらは，本願発
明を拒絶するために必要不可欠な先行技術であることがうかがわれるから，審判官
は，特許法１５９条２項において準用する同法５０条の趣旨に従って出願人に意見
を述べる機会を与えるべき義務があったのに，これを怠ったまま，上記各公報に記
載された事柄を，本件優先日当時，周知の技術事項であったとして進歩性否定の資
料とすることは，不意打ちであって，違法として許されない。
(5)　以上のとおりであるから，相違点１についての審決の認定判断は誤りであ
る。
２　取消事由２（相違点２についての認定判断の誤り）
(1)　審決は，特開平１－２７３２９６号公報（平成元年１１月１日出願公開，
以下「引用例２」という。）には，「フラッシュ型ＥＥＰＲＯＭのメモリセルを消
去する際に，過消去状態になるのを防止するために，メモリセルの消去前にホット
エレクトロン注入によってメモリセルに軽い書き込み，即ち，プレライトを行うこ
と」（審決謄本５頁第１段落，以下「引用発明２」という。）が記載されていると
した上，相違点２について，「フラッシュ型ＥＥＰＲＯＭのメモリセルを消去する
際に，過消去状態になるのを防止するために，メモリセルの消去前にホットエレク
トロン注入によってメモリセルに軽い書き込み，即ち，プレライトを行うことは，
上記引用例２あるいは特開平１－２７３２９６（注，被告は平成１７年１月１８日
付け釈明書において，「特開平１－１１３９９７号公報」（乙１）に訂正した。以
下「乙１公報」という。）に記載されているように従来周知の技術事項であるか
ら，引用例１記載発明に，このようなホットエレクトロン注入によってプレライト
を行う手段を設けて本願発明のように構成することは当業者が容易に想到し得る程
度のものと認められる。よって，相違点２を格別なものとすることはできない。」
（同６頁下から第４，第３段落）と判断したが，上記認定判断は誤りである。
(2)　引用例２（甲２）の「これによって，書き込み動作はＥＥＰＲＯＭ自体の
電流容量などとの関係でバイト単位またはワード単位でしか行うことができないよ
うにされている」（２頁左下欄最終段落～右下欄第１段落）との記載は，単に，従
来の技術事項として，ホットエレクトロン注入によっては全ビット又はブロック単
位での書き込みが不可能であることを述べているにすぎず，バイト単位又はワード
単位であればプレライトを行うことができるということを示唆しているのではな
い。引用例２は，その発明の目的からして，あくまでも全ビット又はブロック単位
でプレライトが行われるものでなければならないのであり，それ以外の単位，例え
ば，バイト単位，ワード単位，あるいは，本願発明の場合のようなページ単位でプ
レライトを行ってはいけないのである。引用発明２にいう「プレライト」は，全ビ
ット又はブロック単位の一括消去に先立って行われる全ビット又はブロック単位の
一括書き込みであるから，ページ単位でホットエレクトロン注入による書き込みを
行ったとしても，その後の「消去」が全ビット又はブロック単位で行われたので
は，消去特性を各メモリセル間でそろえることは不可能であって，そもそも，引用
発明２の発明者の頭の中には，ホットエレクトロン注入によるプレライトは念頭に
ない。このように，引用発明２にいう「プレライト」は，全ビット又はブロック単
位の一括消去に先立って行われる全ビット又はブロック単位の一括書込みであると
ころ，ホットエレクトロン注入では，全ビット又はブロック単位のプレライトを実
行することができないので，トンネル電流によって軽い書き込みを行うことにして
いるものである。
　したがって，引用例２に，「フラッシュ型ＥＥＰＲＯＭのメモリセルを消去する
際に，過消去状態になるのを防止するために，メモリセルの消去前にホットエレク
トロン注入によってメモリセルに軽い書き込み，即ち，プレライトを行うこと」が
記載されているとする審決の認定は誤りであって，引用例２においては，ホットエ
レクトロン注入による「プレライト」の技術を開示しているといえないのである。
(3)　被告は，引用例２に「ホットエレクトロン注入によるプレライトをページ
単位で行うこと」までが記載されていないことを認めつつ，「ページ単位で一括消
去を行おうとする場合にホットエレクトロン注入によるプレライトを採用する」こ
との困難性が電源の電流容量の問題にすぎないとして，適切な回避手段を講じれ
ば，当業者が当該問題を容易に回避することが可能であった旨主張する。
　しかし，被告主張の，ホットエレクトロン注入によるプレライトに必要な電流を
供給しうる電源を用意するとの回避手段は，そもそも，そのようなことが可能であ
るならば，ブロック単位でホットエレクトロンによるプレライトが可能な電源を用
意できるはずであり，引用例２（甲２）の「書き込み動作はＥＥＰＲＯＭ自体の電
流容量などとの関係でバイト単位又はワード単位でしか行うことができないように
されている」との記載に反するものである。
　また，被告主張の，用意できる電源の電流容量に応じて，ホットエレクトロン注
入によるプレライトが可能な範囲に１ページのビット数を抑えるとの回避手段は，
技術的に本末転倒の議論であり，プレライト可能な範囲によって，１ページのビッ
ト数が決まるわけではなく，引用例や先行技術のどこにもそのような記載はない。
また，それが技術常識であった証拠もない。
　さらに，プレライトは必ずしも一度で行わなければならないものではないから，
何度かにわけてプレライトを行うとの回避手段は，ページが書込みの単位なのであ
って，ページ内の全セルに一度で書き込めなければいけない以上，技術的常識に反
するものである。
(4)　乙１公報には，「全ビット又は１ブロックに軽い書込みを行ない低しきい
電圧状態にあるビットのしきい電圧を少なくとも１Ｖ以上シフトさせ」（特許請求
の範囲第１項）との記載があるが，１Ｖのしきい電圧を２Ｖにシフトさせること
（２頁左下欄下から第２段落）では，過消去の問題を解決できないから，本願発明
が解決しようとする過消去の問題を開示しているとはいえない。したがって，たと
えチップ全体又はブロック単位で「軽い書込み」を行うことが周知であったとして
も，ホットエレクトロン注入によってページのセルをプログラムすることが当業者
に容易であったとはいえない。
(5)　そもそも，被告は，本件訴訟の審理に入ってから，先行技術調査を行い，
その結果，乙１公報を発見して，証拠として提出してきたものであり，乙１公報の
みでは，相違点２に係る技術事項が周知技術であるとはいえない。審判官は，何ら
の根拠もなく周知の技術事項であると認定したのであり，このような認定は，「現
在」の技術水準に明るい審判官の勝手な思い込みであるといわざるを得ない。
　また，乙１公報は，審査，審判の過程において，全く出願人に示されていなかっ
たものであるから，これを周知の技術事項であるとして進歩性否定の資料とするこ
とは，上記１(4)と同様，不意打ちであって，違法として許されない。
３　取消事由３（相違点全体についての判断の誤り）
(1)　本願発明は，上記１(3)のとおり，フラッシュＥＥＰＲＯＭにおいて，ペ
ージ単位で，①過消去を防止するために，消去前に，熱電子注入を用いて書込みを
するステップと，②当該ページのセルを消去するステップと，③当該ページの外の
ページのセルの消去を禁止するステップと，④ホットエレクトロン注入を用いて，
当該ページ中の特定のセルを選択的にプログラムするステップ，の一連の操作を行
うことを不可欠の構成とするものであり，簡潔にいうと，ページ単位でプレライ
ト，消去，プログラムを実行することが一つの目的の下に有機的に一体化している
構成となっているのである。審決は，このような一体化している本願発明の構成要
件を相違点１及び２として細分化した上で，相違点についての判断において，相違
点１及び２に係る本願発明の構成が周知の技術事項であるとし，進歩性を否定して
いるのである。どのような発明でも，構成要件を細分化していけば，最後には公知
技術あるいは周知技術となってしまうのであり，このような審決の判断の手法は，
誤っていることが明らかである。
(2)　一般に，方法の発明は，一定の目的に向けられた系列的に関連のある数個
の行為又は現象によって成立するもので，経時的な要素を包含するものであって，
数個の行為を結びつけて，ある方法を構成するためには一定の目的，つまり，課題
の解決が必要不可欠であり，公知技術との相違点の克服につながる動機付けとして
の技術的課題が開示，示唆されていることが必要である。本件についてみると，本
願発明は，上記１(3)のとおり，対象をページ単位としてプレライト，消去，プログ
ラムすることにより，フラッシュＥＥＰＲＯＭにおける，過消去を避けるという課
題及びチップ全体に対してプレライト，消去，プログラムを行うために生じるセル
の消耗と平均プログラム時間が長くなることを避けるという課題を同時に解決する
ものであり，本願発明のこのような技術課題は，引用例１，２，審決が指摘する周
知文献（甲９公報，甲１０公報），被告が本件審理で提出した周知文献である乙１
公報及び特開平１－３０２５９７号公報（乙２，以下「乙２公報」という。）に全
く開示，示唆されていないから，引用発明１，２及び周知の技術事項を組み合わせ
て本願発明の構成に想到するための動機付けがあるとはいえない。
(3)　一般に，先行技術に周知技術を組み合わせることによって有利な効果を奏
することになる場合には，進歩性があるというべきである。本件において，仮に，
相違点に係る本願発明の構成が周知の技術事項であったとしても，引用発明１に組
み合わせることによって有利な効果を奏することとなるのであるから，直ちに，相
違点の克服が容易であるとすることはできない。
(4)　したがって，「本願発明は引用例１記載発明及び従来周知の技術事項から
当業者が容易に想到し得たものと認められる」（審決謄本６頁最終段落）とした審
決の判断は誤りである。
４　取消事由４（本願発明の顕著な作用効果の看過）
　本願発明は，上記３(2)の二つの課題を解決した結果，効率的なセルごとのプ
ログラミングが可能となり，不必要なセルの消耗が低減されるという顕著な作用効
果を奏するものとなったのであり，このような顕著な作用効果は，当業者におい
て，容易に予測し得なかったものである。
　したがって，「本願発明の奏し得る作用・効果は引用例１記載発明及び従来周知
の技術事項から当業者が容易に予測し得る程度のものと認められる。」（審決謄本
６頁下から第２段落）とした審決の判断は，誤りである。
第４　被告の反論
　審決の認定判断に誤りはなく，原告主張の取消事由はいずれも理由がない。
１　取消事由１（相違点１についての認定判断の誤り）について
(1)　原告は，甲１０公報にはページ単位の消去についての記載がない旨主張す
るが，失当である。すなわち，甲１０公報に開示されている技術は，浮遊ゲートへ
の電子の注入による消去であり，本願発明の，浮遊ゲートからの電子の除去による
消去とは，技術内容に差があるが，ページ単位の消去の技術であることには変わり
がない。甲９公報及び乙２公報に照らせば，ページ単位の消去が周知であったとい
うことができる。
　なお，そもそも，ページ単位の消去が本件優先日当時周知の技術事項であったか
どうかを論ずるまでもなく，引用発明１は，本願発明と同様に，フラッシュメモリ
の選択的消去を可能としたものであるところ，その選択的消去の単位は，当業者が
適宜定め得る設計事項にすぎないのであって，ブロック単位のものをページ単位に
設計変更できない理由はない。
(2)　原告は，審決が，少なくとも，原告主張のステップ①及び②をページ単位
で行うことが，本件優先日当時，周知の技術事項であったことの検討をしていない
から，甲９公報及び甲１０公報から審決が認定した周知の技術事項を，引用発明１
に組み合せても，本願発明の構成には至るものではない旨主張する。
　しかし，原告主張のステップ①及び②の両方をページ単位で行うことが周知技術
であるかどうかは，相違点１の克服が困難であったこととは関係がないから，原告
の上記主張は，失当である。
(3)　原告は，甲９公報及び甲１０公報は，審査，審判の過程において，全く出
願人に示されていなかったことを論難し，周知の技術事項であるとして進歩性否定
の資料としたことが違法である旨主張する。しかし，審決は，甲９公報及び甲１０
公報を，本件優先日当時，周知であった技術の例として示したものであって，特許
法１５９条２項において準用する同法５０条の趣旨に反するものではない。
２　取消事由２（相違点２についての認定判断の誤り）について
(1)　原告は，引用発明２にいう「プレライト」は，全ビット又はブロック単位
の一括消去に先立って行われる一括書込みであるから，「バイト単位またはワード
単位なら『プレライト』を行なうことができること」を示唆するものではない旨主
張する。
　確かに，引用例２には，「電流容量の関係から，全ビットまたはブロック単位で
一括してのホットエレクトロン注入によるプレライトはできない」旨の記載があ
る。引用例２にも記載されているように，全ビット又はブロック単位のように一括
して書き込むべき（プレライトすべき）ビット数が多い場合には，電源の電流容量
の関係から，ホットエレクトロン注入による一括のプレライトが困難な場合はあり
得る。しかし，そのことは，ページ単位で一括消去を行おうとする場合にホットエ
レクトロン注入によるプレライトを採用できない理由にはならない。なぜならば，
当業者は，ページ単位で一括消去を行おうとする場合に上記電流容量の問題を回避
する手段に容易に想到し得るからである。例えば，①ホットエレクトロン注入によ
るプレライトに必要な電流を供給し得る電源を用意する，②１ページのビット数を
どのように定めるかは，当業者が任意に決定し得ることであるから，用意できる電
源の電流容量に応じて，ホットエレクトロン注入によるプレライトが可能な範囲に
１ページのビット数を抑える，③プレライトは，必ずしも一度で行わなければなら
ないものではない（本願発明においても，プレライトに関しては，「熱電子注入を
用いて少なくとも１つのそれぞれのページのセルをプログラムする第1のステップ」
と規定されているだけであり，一度の書き込みでそれが実現されるべきものである
ことまでは規定されていない。）ので，何度かに分けてプレライトを行うことなど
が考えられる。
　もし，上記電流容量の問題を回避する手段が容易に想到し得るものでなく，本願
発明がその回避手段を見つけた点に価値を有するのであれば，その回避手段が特許
請求の範囲に記載されていてしかるべきであるが，本願発明の特許請求の範囲に
は，その回避手段については，何らの記載もない。
(2)　また，引用例２には，「書き込み動作はＥＥＰＲＯＭ自体の電流容量など
との関係でバイト単位又はワード単位でしか行うことができないようにされてい
る。このため・・・プレライトを一括して行うことができないため，消去効率が著
しく低下し，」と記載されているのであり，この記載は，文理上，「効率の問題を
別にすれば，バイト単位またはワード単位で『プレライト』を行なうことができ
る」ことを示唆していることが明らかである。
　このことは，乙１公報に，「全ビットまたはブロック単位の一括消去に先立って
行なわれる書込みであっても，一度のプレライトはバイト単位またはワード単位と
し，それを対象セル（アドレス）を変更しながら複数回繰り返すことで消去範囲全
体についてのプレライトを実現するということも可能であること」を示す記載があ
ることからも裏付けられる。
　なお，原告は，この点に関し，「ページ単位でホットエレクトロン注入による書
き込みを行ったとしても，その後の『消去』が全ビットまたはブロック単位で行わ
れたのでは，『消去特性を各メモリ間でそろえる』ことは不可能である。」とも主
張するが，根拠のない主張であって，失当である。
(3)　原告は，乙１公報は，審査，審判の過程において，全く出願人に示されて
いなかったことを論難し，周知の技術事項であるとして進歩性否定の資料としたこ
とが違法である旨主張する。しかし，乙１公報は，本件優先日当時，周知であった
技術を示すものであるから，特許法１５９条２項において準用する同法５０条の趣
旨に反するとはいえない。
　また，原告は，乙１公報のみでは，相違点２に係る技術事項が周知であるとはい
えない旨主張する。しかし，相違点２に係る技術事項は，そもそも，引用発明２か
らだけでも審決の相違点２の想到容易性は肯定されるべきものであるから，周知技
術かどうかは論ずる必要のないことであり，仮に，周知技術の問題を論ずるとして
も，乙１公報に，引用例２の存在をも勘案すれば，優に周知技術であったことを認
定することができるものである。
　原告の主張は，いずれにせよ失当である。
３　取消事由３（相違点全体についての判断の誤り）について
(1)　原告は，審決が，本願発明と引用発明１の相違点を一体として評価せず
に，相違点１，２において個別的に相違点に対する判断をしたことが誤りである旨
主張する。
　しかし，過消去を防止するために，消去の前に書き込みを行なうプレライト自体
は，引用例２に示されており，周知の技術事項であるところ，プレライトを行うに
当たって，プレライトの範囲を消去の範囲と一致させるべきことは，プレライトの
目的から自明であり，消去をページ単位とした場合に，プレライトの範囲を消去の
範囲と一致させることができない理由はないのである。
　要するに，相違点１及び２に係る本願発明の構成，すなわち，ページ単位でプレ
ライトをするという構成は，当業者において容易に想到し得たものというべきであ
る。
(2)　原告は，仮に，相違点に係る本願発明の構成が周知技術であったとして
も，引用発明１に組み合わせることによって有利な効果を奏することとなるのであ
るから，直ちに，相違点の克服が容易であるとすることはできないと主張する。
　しかし，一般に，先行技術を改良した発明は，その改良が当業者にとって容易で
あったか否かにかかわらず，先行技術に対しては何らかの有利な効果を有するのが
普通であるから，単に先行技術に対して有利な効果を奏するというだけでは，その
構成に進歩性があるということはできない。
４　取消事由４（本願発明の顕著な作用効果の看過）について
　原告は，本願発明が，原告主張の二つの課題を解決した結果，効率的なセル
ごとのプログラミングが可能となり，不必要なセルの消耗が低減されるという顕著
な作用効果を奏するものとなったのであり，このような顕著な作用効果は，当業者
において，容易に予測し得なかったものである旨主張する。
　しかし，原告主張の課題は，引用発明１において既に解決済みであり，そうでな
いとしても，引用例１から容易に想到し得たものによって当然に解決される課題に
すぎないから，その課題解決に基づく作用効果は，当業者において，容易に想到し
得たものというべきである。
第５　当裁判所の判断
１　取消事由１（相違点１についての認定判断の誤り）について
(1)　審決は，本願発明と引用発明１との相違点１として認定した,「本願発明
では，セル群が『ページ』を形成しているのに対して，引用例１記載発明（注，引
用発明１）では，セル群が，『ブロック』を形成している点。」について，一括消
去型ＥＥＰＲＯＭにおいて，ページ単位で消去を行うという技術は周知であったこ
とを前提として，「引用例１記載発明のブロック単位の消去をページ単位で行うよ
うにして，本願発明のように構成することは当業者が容易に想到し得る程度のもの
と認められる。」（審決謄本６頁第４段落）と判断し，原告は，この判断が誤りで
ある旨主張するので，まず，「ページ」の一般的な意味について検討する。
　甲９公報には,「上記ワード線のページ単位の消去を一括して行ない｣（３頁左上
欄第２段落），「本実施例においては，１ページごとの消去ができるとしたが，第
２図に示すようにソース線１０を２本のワード線１１ａ，１１ｂ，すなわち２ペー
ジ分のメモリトランジスタ２１で共有し，２ページごとの消去ができるようにして
もよい。」（同頁右上欄下から第２段落），「ページ単位（ワード線ごと）の消去
が可能になり」（同頁左下欄第２段落）との記載がある。
　また，本件出願後に公表されたものであるが，ウェブサイトの「ページモードフ
ラッシュメモリの特徴」のウェブページ（甲１１，SpansionJapanLimited作成）
には，「ぺージとは，内部からメモリヘ，一つずつではなくパラレルにアクセスさ
れるメモリワードの小グループです。このグループの最初のワードに到達するまで
の時間を『イニシャルアクセスタイム』といい，これはスタンダード構造のフラッ
シュメモリにおけるアクセスタイムと同じようなものですが，グループ内のすべて
のワードがイニシャルアクセスタイムに従って内部バッファに格納されるため，グ
ループ内の他のワードは，最初のワードよりもずっと短いアクセスタイムで読み出
すことができるのです。フラッシュメモリ内のページはすべて同じサイズですが，
ぺ一ジのサイズは個々のフラッシュメモリによって異なります。SpansionTMぺージ
モードフラッシュメモリの例ではぺージサイズは，Ａ３からＡ１９の上位アドレス
ビットにより選ばれた適切なぺージモードで，８ワードもしくは１６バイトです。
Ａ０からＡ２（ワードモード）とＡ－１からＡ２（バイトモード）のＬＳＢビット
は，ぺージ内の特定のワード／バイトを選択します。従って，ぺージは常に８ワー
ドのアドレスバウンダリで整列されることになります。」（１枚目最終段落）との
記載がある。
　上記記載によれば，一般に，「ページ」は，本願発明のような技術分野におい
て，ワード線を最小単位とするメモリセルの小区分を意味するものとして使用され
ており，アクセス時において，グループ内のすべてのワードを一括して処理できる
ようにされているものであることが認められ，これを左右するに足りる証拠はな
い。
(2)　次に，本願発明の特許請求の範囲に，「少なくとも１つのＶｓｓ線と，複
数のビット線と，複数のワード線とを含むフラッシュＥＥＰＲＯＭセルを含むアレ
イにおいて使用するための方法であって，前記アレイは複数のそれぞれのページに
構成され，各それぞれのページは複数のセルを含み，当該複数のセルは，それぞれ
のＶｓｓ線に結合されたソースと，前記複数のワード線のうちのそれぞれのワード
線に結合されるゲートと，前記複数のビット線のうちのそれぞれのビット線に結合
されるドレインとを含み，」との記載があることは，上記第２の２のとおりであ
る。
　また，本件明細書（甲４）の発明の詳細な説明には，「ページ」に関し，次の記
載がある。
　「本件発明のページモードプログラム法は，チップモードプログラミングで使用
されるフルアレイ消去とは違い，セルの選択消去を採用しており，結果としてより
高いプログラミング効率，より早いプログラム時間，かつセルのより長い耐久時間
がもたらされる。」（段落【００１８】）
　「第１図は本件発明を実施するためのフラッシュＥＥＰＲＯＭセルのｎＸｎメモ
リアレイ１０の部分を示す。典型的セル１２はワードライン（ＷＬＯ）に接続され
たコントロール／フローティングゲート１４と，ビットライン（ＢＬＯ）に取付け
られたドレイン１６と，Ｖｓｓ線に接続されたソース１８とを備える。アレイ内の
セルは『ページ』に配列される。ページは，ソース端子が共通のＶｓｓ線に結合さ
れかつコントロールゲートが共通のワードラインに結合された一連のセルとして規
定される。たとえば，コントロールゲートがＷＬＯに接続されかつソースが共通の
Ｖｓｓ線に接続されるセルは１ページ分のメモリセルを含んでおり，その内の２つ
（セル１２および２０）が第１図に示される。好ましい実施例においては，このよ
うな８つのセルが１バイトのメモリを含む。ページ内の各セルはそのドレインに接
続された異なるビットライン（ＢＬＯ－ＢＬｎ）を有している。」（段落【００１
９】）
　上記記載によると，本願発明の「ページ」も，また，ほぼ一般的な意味のものと
して使用されており，より具体的には，複数のメモリセルを含む単位であり，メモ
リアレイ内に配列されており，ソース端子が共通のＶｓｓ線に結合され，かつ，コ
ントロールゲートが共通のワードラインに結合された一連のセルを「ページ」と称
しているから，少なくとも共通のワード線に結合されたセル群を１単位としている
ものであり，アレイ全体に対する処理時間よりかなり短くなるというのであるか
ら，処理の便宜等のための比較的小さい集合であると認められる。
(3)　一方，引用例１（甲１）には，「メモリアレイＭ－ＡＲＹにおいて，同じ
行に配置された記憶素子Ｑ１～Ｑ３（Ｑ４～Ｑ６）のコントロールゲートは，それ
ぞれ対応するワード線Ｗ１（Ｗ２）に接続され，同じ列に配置された記憶素子Ｑ１,
Ｑ４～Ｑ３,Ｑ６のドレインは，それぞれ対応するデータ線Ｄ１～Ｄｎに接続されて
いる。上記記憶素子のソースは，ソース線ＣＳ１なしいＣＳｎに結合される。すな
わち，この実施例では，１つのメモリアレイＭ－ＡＲＹにおいて，部分的な消去を
可能にするために，マトリックス配置される記憶素子が縦方向にｎブロックに分割
されて各ブロック毎に上記代表として例示的に示されているソース線ＣＳ１，ＣＳ
ｎが設けられる。」（３頁左下欄第２段落），「書き込みが行われるワード線は，
その電圧が上記高電圧Ｖｐｐになる。そして，フローティングゲートに電子を注入
すべき記憶素子が結合されたデータ線は，上記同様な高電圧Ｖｐｐにされる。これ
により，記憶素子にチャンネル飽和電流が流れ，データ線に結合されたドレイン近
傍のピンチオフ領域では高電界により加速された電子がイオン化を起こし，高エネ
ルギーを持つ電子，いわゆるホットエレクトロンが発生する。」（５頁左下欄），
「上記のように消去モードのときには，全ワード線が接地電位のような非選択レベ
ルであり，上記アドレス信号ａｘの指定により，ソース線ＣＳ１ないしＣＳｎのい
ずれか少なくとも１つに消去のための高電圧Ｖｐｐを供給すると，コントロールゲ
ートからソースに向かう高電界が作用し，記憶素子Ｑ１等のフローティングゲート
に蓄積された電子がトンネル現象によってソース線側に引き抜かれることによって
消去動作が行われる。上記のような消去モードのとき，ＭＯＳＦＥＴＱ１８，Ｑ２
０をオン状態にしてソース線ＣＳ１～ＣＳｎに接地電位を与えると，上記のような
高電界が作用しないから，上記のようなトンネル現象が生じない。これにより，メ
モリアレイＭ－ＡＲＹの分割されたメモリブロックのうち，ソース線に高電圧Ｖｐ
ｐが与えられたもののみが部分的に消去されることになる。」（６頁右上欄第２段
落～左下欄第１段落）との記載がある。
　上記記載によれば，１つのメモリアレイＭ－ＡＲＹにおいて，マトリックス配置
される記憶素子を縦方向に偶数個に分割し，その一つ一つを「ブロック」と称して
いること，「ブロック」ごとに複数のソース線ＣＳ１，ＣＳｎが設けられ，消去モ
ードのとき，ソース線に高電圧Ｖｐｐを与えて，記憶素子のフローティングゲート
に蓄積された電子をトンネル現象によってソース線側に引き抜くが，その際，ソー
ス線ＣＳ１～ＣＳｎに接地電位を与え，トンネル現象が生じないようにして，当該
「ブロック」の消去を妨げ，このようにして，メモリアレイを部分的に消去するこ
とが認められる。
(4)　以上によると，審決が「本願発明の『ページ』と引用例１記載発明の『ブ
ロック』とは，それぞれ複数のセルからなるセル群からなっている点で共通してい
る」（審決謄本５頁第３段落）と説示しているとおり，本願発明と引用発明１は，
セル群の集合ごとに，メモリアレイを部分的に消去するという点で技術的に共通し
ているのであって，単に，セル群の集合を「ページ」とするか「ブロック」とする
かで相違しているにすぎないところ，「ページ」は，一括処理等の便宜のための比
較的小さい集合であるのに対し，「ブロック」は，一括処理等の便宜を考慮せず，
記憶素子を物理的に偶数個に分割した，比較的大きな集合であり，セル群の集合の
相対的な大小において相違しているものというべきである。
　要するに，「ページ」と「ブロック」の差は，量的な差にすぎないから，引用発
明１のブロック単位の消去をページ単位で行うようにして，相違点１に係る本願発
明の構成とすることは，単なる設計変更にすぎない程度のものであり，当業者にお
いて容易に想到し得ることが明らかであるが，審決は，ページ単位で消去を行うこ
とが周知の技術事項であったかどうかについて検討しているので，念のため，この
点についても考察する。
ア　甲９公報に，上記(1)のとおり，ページ単位で消去できる不揮発性半導体
記憶装置の制御方式についての記載があることは，原告も認めるところである。
イ　甲１０公報には，次の記載がある。
(ｱ)〔従来の技術〕欄に「このような電気的に消去，プログラムが可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）はＥＰＲＯＭの如く消去に紫外線等を用
いる必要がなく，ボードに実装したままの電気的消去が可能であり，またメモリセ
ルを１個のトランジスタで構成出来るためチップ面積の縮小化が図れる等利点があ
る。」（２頁右下欄第３段落）
(ｲ)〔発明が解決しようとする課題〕欄に「ところで上述した如き従来方
法にあっては消去動作は全メモリセルについて一括して行なわれることとなるた
め，ページ単位の書換えが出来ないという問題があった。本発明（注，甲１０公報
に係る発明）はかかる事情に鑑みなされたものであって，その目的とするところは
ページ単位の書換え，所謂ページモード書込みが行える不揮発性半導体装置の書込
み方法を提供するにある。」（２頁右下欄最終段落～３頁左上欄第２段落）
(ｳ)〔実施例〕欄に「消去サイクルでは先ずプログラムを行う１ページ分
についてのメモリセルを全て消去，即ち論理“１”を書き込み，次にプログラムサ
イクルでラッチのデータに応じてプログラム，即ち論理”０”を書込む。」（３頁
右下欄第２段落），「（消去動作）ページモード書込みを行うべきページに対応す
る選択されたワード線３に高電圧ＶＰＰを，また非選択のワード線４に０Ｖを，全ビ
ット線１，２に０Ｖを夫々与え，ソース線５，６はフローティングにすることによ
り行う。これによってワード線３に夫々制御ゲートが繋がるメモリトランジスタＱ１
，Ｑ３における制御ゲートとドレイン領域との間には高電圧が印加され，浮遊ゲート
とドレイン領域とに高電界が生じ，ドレイン領域から浮遊ゲートに向けて第２図に
示す薄い酸化膜１４ａを経てトンネル現象により電子が注入され，浮遊ゲートは電
子が蓄積された状態となる。この状態では制御ゲートよりみてメモリトランジスタ
Ｑ１，Ｑ３の閾値電圧は消去動作前よりも高くなり，消去，即ち論理“１”が書込ま
れた状態となる。」（３頁右下欄最終段落～４頁左上欄下から第２段落），「（プ
ログラム動作）・・・メモリトランジスタＱ３の制御ゲートには０Ｖ，ドレイン領域
に高電圧ＶＰＰが印加され，浮遊ゲートとドレイン領域との間に高電界が生じ，浮遊
ゲートから薄い酸化膜１４ａを通してドレイン領域にトンネル現象により電子が抜
き取られ，浮遊ゲートは電子の空乏状態となる。この状態では制御ゲートからみる
とメモリトランジスタＱ３の閾値電圧はプログラム動作前より低くなり，プログラム
の状態，即ち論理“０”が書込まれた状態となる。」（４頁右上欄第２段落～左下
欄第１段落）
(ｴ)〔発明の効果〕欄に「以上の如く本発明方法にあっては，ページモード
書込みが容易に可能となる優れた効果を奏するものである。」（４頁左下欄最終段
落～右下欄第１段落）
　甲１０公報（平成２年１月２５日出願公開）の上記記載によれば，消去
サイクルにおいては，ドレイン領域から浮遊ゲートに向けてトンネル現象により電
子が注入されて，電子が浮遊ゲートに蓄積された状態となり，これにより１ページ
分のメモリセルをすべて消去し，次に，プログラムサイクルにおいては，ラッチの
データに応じて，浮遊ゲートからドレイン領域に向けてトンネル現象により電子が
抜き取られ，浮遊ゲートは電子の空乏状態となることが開示されている。
ウ　以上のとおり，引用例１には，一括消去型ＥＥＰＲＯＭにおいて，「ブ
ロック」単位ではあるが，チップに対して部分的に消去を行うという技術が記載さ
れており，甲９公報（平成元年１１月２９日出願公開）には，ページ単位で消去で
きる不揮発性半導体記憶装置の制御方式についての記載があり，これに上記イ認定
の事実をも併せ考えれば，本件優先日当時，一括消去型ＥＥＰＲＯＭにおいて，ペ
ージ単位で消去を行うという技術は周知であったものというべきである。
(5)　進んで，原告の主張について検討する。
ア　原告は，甲１０公報には，ページ単位の書込み方式の記載はあるが，ペ
ージ単位の消去についての記載はない旨主張する。
　しかしながら，上記(4)イ(ｳ)のとおり，甲１０公報に開示された技術は，１ペー
ジ分のメモリトランジスタの浮遊ゲートに電子を蓄積した状態にして，これを「消
去サイクル」と称して，１ページ分のメモリセルをすべて消去し，他方，浮遊ゲー
トから電子を抜き取った状態にして，これを「プログラムサイクル」と称し，メモ
リセルにデータを書き込むという方式であるから，「消去サイクル」はページ単位
の消去であることに変わりはない。浮遊ゲートに電子を蓄積した状態にして，メモ
リセルを消去するという方式と，浮遊ゲートから電子を抜き取ることにより，メモ
リセルを消去するという方式とは，浮遊ゲートに電子を蓄積した状態を「消去」と
呼ぶか，浮遊ゲートから電子を抜き取った状態を「消去」と呼ぶかという設計的な
問題にすぎないものである。
　したがって，原告の上記主張は，失当である。
イ　原告は，甲９公報及び甲１０公報は，審査，審判の過程において，全く
出願人に示されていなかったものであり，これらは本願発明を拒絶するために必要
不可欠な先行技術であることがうかがわれるので，当然に，出願人に新たな引用文
献に対する意見を述べる機会を与えるべきであったとして，審決には，特許法１５
９条２項において準用する同法５０条違反の違法がある旨主張する。
　しかしながら，甲９公報及び甲１０公報が，本願発明を拒絶するために必要不可
欠の先行技術を示すものでないことは，上記(4)等で判示したとおりである。また，
審決は，「フラッシュＥＥＰＲＯＭにおいて，ページ単位で消去を行うことは従来
周知の技術事項であるから（もし，必要ならば，特開平１－２９６４９６号公報あ
るいは特開平２－２３５９５号公報を参照されたい。）」と説示しているとおり，
「フラッシュＥＥＰＲＯＭにおいて，ページ単位で消去を行うこと」が周知の技術
事項であることを裏付ける証拠として，念のために甲９公報及び甲１０公報を列挙
しているものであって，上記(4)ウのとおり，一括消去型ＥＥＰＲＯＭにおいて，ペ
ージ単位で消去を行うという技術は，周知であったのである。
　周知の技術事項，すなわち，当業者が当然の前提として熟知しているべき事柄
は，審判段階において文献を例示するまでもなく，当然の前提となっていたのであ
るから，原告がそれについて意見陳述の機会を与えられなかったからといって，審
決が原告主張のように違法となるものではない。
ウ　原告は，審決が，少なくとも，原告主張のステップ①及び②をページ単
位で行うことが，本件優先日当時，周知の技術事項であったことの検討をしていな
いから，甲９公報及び甲１０公報から審決が認定した周知の技術事項を，引用発明
１に組み合せても，本願発明の構成に至るものではない旨主張する。
　しかしながら，審決は，「フラッシュＥＥＰＲＯＭにおいて，ページ単位で消去
を行うこと」が，本件優先日当時，周知の技術事項であると認定しているのであ
り，原告主張のステップ①，②，③の一連の操作の対象がページ単位で行われるこ
とを認定しているわけではない。
　原告の主張は，取消事由１の主張に沿って，本願発明と引用発明１との相違点
を，ページ単位でプレライト，消去，プログラムを実行する構成ととらえ，その視
点から，原告主張のステップ①，②，③の一連の操作の対象がページ単位で行われ
ることまで周知の技術事項でなければならないとしているものとも考えられるが，
独自の主張であって，採用の限りでない。
(6)　以上によれば，一括消去型ＥＥＰＲＯＭにおいて，ページ単位で消去を行
うという技術は周知であったことを前提として，「引用例１記載発明のブロック単
位の消去をページ単位で行うようにして，本願発明のように構成することは当業者
が容易に想到し得る程度のものと認められる。」（審決謄本６頁第４段落）とした
審決の判断に誤りはない。したがって，原告の取消事由１の主張は採用することが
できない。
２　取消事由２（相違点２についての認定判断の誤り）について
(1)　引用発明２について
ア　原告は，引用例２は，その発明の目的からして，あくまでも全ビット又
はブロック単位で「プレライト」が行われるものでなければならないとの前提の下
に，引用例２には，ホットエレクトロン注入による「プレライト」の技術が開示さ
れていない旨主張する。
イ　そこで，検討すると，引用例２（甲２）には，次の記載がある。
(ｱ)「１．トンネルさせ得る膜厚を有するゲート絶縁膜の上にフローティ
ングゲート電極とコントロールゲート電極を備え，そのフローティングゲート電極
への電子を注入する第１書き込み動作をドレイン領域端部で発生するホットエレク
トロンで行うと共に，フローティングゲート電極から電子を放出する消去動作をソ
ース領域のトンネルで行うメモリセルを含んで成る半導体記憶装置において，全て
のメモリセル又は所定一群のメモリセルのチャネル領域から電子をフローティング
ゲート電極にトンネルさせる第２書き込み動作モードを備えて成るものであること
を特徴とする半導体記憶装置。」（特許請求の範囲請求項１）
(ｲ)「〔産業上の利用分野〕本発明（注，引用例２の特許請求の範囲に係
る発明）は，電気的に書き込み消去可能な不揮発性半導体記憶装置に関し，例えば
メモリセルがフローティングゲート電極とコントロールゲート電極を有するＭＯＳ
ＦＥＴによって構成される１素子１メモリセル型のＥＥＰＲＯＭ（エレクトリカ
ル・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）に適用し
て有効な技術に関する。」（１頁右下欄最終段落～２頁左上欄第１段落）
(ｳ)「〔従来技術〕フローティングゲート電極とコントロールゲート電極
を有するＭＯＳＦＥＴで構成されたＥＥＰＲＯＭのメモリセルであるＦＬＯＴＯＸ
（フローティング・ゲート・トンネル・オキサイド）構造のメモリセル・・・この
ようなメモリセル構造は，ＥＰＲＯＭのＦＡＭＯＳ（フローティング・ゲート・ア
バランシェ・インジェクション・ＭＯＳ）に比べて大きくなり，高集積大容量化の
要請を満足することができない。そこで，メモリセルサイズを小さくするため，フ
ローティングゲート電極とコントロールゲート電極を有し，フローティングゲート
電極への電子の注入（書き込み）を，ドレイン領域の端部で発生するホットエレク
トロンで行い，フローティングゲート電極からの電子の放出（消去）をソース領域
のトンネルで行うようにした，１素子型のメモリセル構造が提案されている。尚，
このような１素子型メモリセルを含むＥＥＰＲＯＭについて記載された文献の例と
しては特願昭６１－１１７２３１号がある。」（２頁左上欄第２段落～右上欄第２
段落）
(ｴ)「〔発明が解決しようとする課題〕ところで，上記した１素子型メモ
リセルに対する消去動作はトンネル現象を利用しているため消去電流が極めて小さ
く，これによって，電気的に全ビットもしくはブロック単位で一括消去可能なフラ
ッシュ型ＥＥＰＲＯＭが実現可能とされる。」（同頁右上欄最終段落～左下欄第１
段落）
(ｵ)「本発明者らは斯るフラッシュ型ＥＥＰＲＯＭの一括消去について検
討したところ，一括消去されるメモリセルの中には書き込みされているメモリセル
とそうでないメモリセルとが混在し，これらが一括消去されると，書き込みされて
いないメモリセルは相対的に過消去となり，消去後における個々のメモリセルの特
性，特にそのしきい値電圧が不揃いになり，その後の書き込み不良などを生じて，
選択トランジスタを持たない１素子型メモリセルを実質的に実現することができな
い事態を引き起こすことが明らかにされた。そのため，消去前に予め対象メモリセ
ルに軽く書き込みを施すというプレライトの必要性を見出した。しかしながら，上
述のメモリセル構造において書き込みを行うには，ドレイン電流を流しながらその
ドレイン領域端部でホットエレクトロンを発生させなければならないため，比較的
大きな電流を必要とし，これによって，書き込み動作はＥＥＰＲＯＭ自体の電流容
量などとの関係でバイト単位又はワード単位でしか行うことができないようにされ
ている。このため，トンネル現象を利用して一括消去可能であっても，それ以前に
消去特性を揃えるために必要なプレライトを一括して行うことができないため，消
去効率が著しく低下し，さらには電力消費量も増大するという問題点が明らかにさ
れた。」（同頁左下欄第２段落～右下欄第１段落）
(ｶ)「本発明の目的は，フローティングゲート電極とコントロールゲート
電極を有する不揮発性メモリセルの一括消去前に消去特性を揃えるために行う書き
込み動作時間の短縮と低消費電力化とを達成することができる半導体記憶装置を提
供することにある。また，本発明の別の目的は，そのようなメモリセルに対する一
括書き込みを可能とする半導体記憶装置を提供することにある。」（同頁右下欄第
２段落）
(ｷ)「〔課題を解決するための手段〕本願において開示される発明のうち
代表的なものの概要を簡単に説明すれば下記の通りである。すなわち，フローティ
ングゲート電極への電子の注入をドレイン領域端部で発生するホットエレクトロン
で行うと共に，フローティングゲート電極からの電子の放出をソース領域のトンネ
ルで行うメモリセルに対し，それらメモリセルのコントロールゲート電極を高電圧
にすると共に，それらのソース，ドレイン領域を回路の接地電位に制御するような
電圧条件を与えてチャネル領城から電子をフローティングゲート電極にトンネルさ
せて書き込みを行う動作モードを備えるようにするものである。」（３頁左上欄第
１段落）
ウ　上記記載によれば，引用例２には，①フローティングゲート電極とコン
トロールゲート電極を有するＭＯＳＦＥＴで構成されたＥＥＰＲＯＭのメモリセル
において，フローティングゲート電極への電子の注入（書込み）を，ドレイン領域
の端部で発生するホットエレクトロンで行い，フローティングゲート電極からの電
子の放出（消去）をソース領域のトンネルで行うようにした１素子型のメモリセル
構造が提案されていること，②電気的に全ビットもしくはブロック単位で一括消去
可能なフラッシュ型ＥＥＰＲＯＭの場合には，一括消去の前に，あらかじめ，対象
となるメモリセルに軽く書き込みを施すというプレライトが必要であること，③そ
のプレライトの際，メモリセルに書込みを行うためには，ドレイン電流を流しなが
らそのドレイン領域端部でホットエレクトロンを発生させなければならないので，
比較的大きな電流を必要とし，そのため，メモリセルへの書込み動作は，ＥＥＰＲ
ＯＭ自体の電流容量などとの関係で，バイト単位又はワード単位でしか行うことが
できず，書込みを一括して行うことができないという問題があったこと，④そこ
で，メモリセルのコントロールゲート電極とソース，ドレイン領域の電圧条件を整
えて，チャネル領城からフローティングゲート電極に電子をトンネルさせて書込み
を行わせることによって，プレライトにおける書込み問題を解決したこと，が記載
されているということができる。
エ　上記ウによれば，引用例２には，フラッシュ型ＥＥＰＲＯＭにおいて，
メモリセルの消去を行う前に，対象メモリセルに軽く書込みを施すというプレライ
トが必要であるところ，バイト単位又はワード単位であれば，ホットエレクトロン
を注入することによる書込みが可能であるが，全ビットもしくはブロック単位で一
括消去する場合には，ホットエレクトロンの注入では大電流を必要とするので困難
であるとの技術が開示されているということができる。
　したがって，引用例２には，「バイト単位又はワード単位」よりも大きく「全ビ
ットもしくはブロック単位」より小さい単位のメモリセルを消去する場合について
は，必ずしも明示されているとはいい難い。しかし，全ビットもしくはブロック単
位で一括消去する場合にホットエレクトロンの注入が困難であるとする理由が，大
電流を必要とするということからすれば，「バイト単位又はワード単位でしか行う
ことができないようにされている」とは，１バイトあるいは１ワードでなければな
らないというのではなく，バイト又はワードという小さい単位を前提とした比較的
小さい集合を意味しているものと解され，メモリセルの集合の大小と，消去に必要
とする電流の多少との兼ね合いで，「バイト単位又はワード単位」より大きく，
「全ビットもしくはブロック単位」より小さい範囲内で，適宜，選択し得るもので
あるということができ，当業者においても，「全ビットもしくはブロック単位」よ
りある程度小さい単位のメモリセルの消去であれば，ホットエレクトロンの注入に
よるプレライトが可能であろうと認識するのが通常であると認めるのが相当であ
る。
　審決は，引用例２に，「フラッシュ型ＥＥＰＲＯＭのメモリセルを消去する際
に，過消去状態になるのを防止するために，メモリセルの消去前にホットエレクト
ロン注入によってメモリセルに軽い書き込み，即ち，プレライトを行うこと」（審
決謄本５頁第１段落，引用発明２）が記載されていると認定しているが，この認定
は，全ビットもしくはブロック単位で一括消去する場合を除いて妥当するものとい
うことができる。
　本願発明では，上記１の取消事由１において判示したとおり，フラッシュ型ＥＥ
ＰＲＯＭにおいて，ブロック単位より小さなページという単位での消去を問題とし
ているのであるから，全ビットもしくはブロック単位で一括消去する場合のことは
関係がないのであり，審決の上記認定が必ずしも誤りであるとはいえない。
オ　結局，原告の主張は，「全ビットもしくはブロック単位で一括消去す
る」との観点のみから引用例２をみて，全ビット又はブロック単位で「プレライ
ト」が行われるものでなければならないとの誤った前提の下に，引用例２に，ホッ
トエレクトロン注入による「プレライト」の技術が開示されていないとしているも
のであって，失当というほかない。
(2)　相違点２の容易想到性
　引用発明１において，「フラッシュ型ＥＥＰＲＯＭのメモリセルを消去す
る際に，過消去状態になるのを防止するために，メモリセルの消去前にホットエレ
クトロン注入によってメモリセルに軽い書き込み，即ち，プレライトを行うこ
と」，すなわち，引用発明２を組み合せれば，相違点２に係る本願発明の構成にな
ることは，明らかである。
　そして，対象となるメモリセルの単位は，「全ビットもしくはブロック単位」よ
りも小さく，「バイト単位又はワード単位」及びそれよりも大きいものであり，こ
の範囲に「ページ」が含まれることは，上記１に判示したところに照らし，明らか
である。
　引用発明１と引用発明２とは，技術分野を共通にし，かつ，いずれも，フラッシ
ュ型ＥＥＰＲＯＭのメモリセルの消去と書込みに関する事項を問題とし，作用，機
能において共通点を有するものであるから，当業者が，これらを組み合わせて相違
点２に係る本願発明の構成にしてみようとの発想を得ることに格別の困難性がある
とはいえない。
　審決は，相違点２について，「フラッシュ型ＥＥＰＲＯＭのメモリセルを消去す
る際に，過消去状態になるのを防止するために，メモリセルの消去前にホットエレ
クトロン注入によってメモリセルに軽い書き込み，即ち，プレライトを行うこと
は，上記引用例２あるいは特開平１－２７３２９６（注，被告は平成１７年１月１
８日付け釈明書において，乙１公報に訂正した。）に記載されているように従来周
知の技術事項である」と認定しているが，上記のとおり，相違点２についての判断
は，引用発明１に引用発明２を組み合わせて相違点２に係る構成に想到することが
容易かどうかであり，それに尽きるから，プレライトを行うことが周知の技術事項
であるかは，論ずるまでもない事柄である。
　したがって，乙１公報をめぐる原告の上記第３の２(5)の主張は，すべて採用の限
りでない。
(3)　以上のとおり，「引用例１記載発明に，このようなホットエレクトロン注
入によってプレライトを行う手段を設けて本願発明のように構成することは当業者
が容易に想到し得る程度のものと認められる。よって，相違点２を格別なものとす
ることはできない。」（審決謄本６頁下から第４，第３段落）とした審決の判断に
誤りはない。したがって，原告の取消事由２の主張は採用することができない。
３　取消事由３（相違点全体についての判断の誤り）について
(1)　原告は，本願発明が，ページ単位でプレライト，消去，プログラムを実行
することが一つの目的の下に有機的に一体化しているものであるのに，審決が，相
違点を二つに分けた上で，いずれも周知の技術事項を組み合せたにすぎないとして
本願発明の進歩性を否定していることは，相違点判断の手法を誤ったもので，違法
である旨主張する。
　そこで，検討すると，発明が特許として保護を受けられるためには，新規性及び
進歩性を具備することを要するのであり，特許を受けようとする発明を特定すべき
事項は，そのすべてが特許請求の範囲に記載されているはずであって，特許請求の
範囲は，一般に，発明を特定すべき複数の事項（構成要素）の組合せから成り立っ
ているのであるから，進歩性の有無を判断するに当たっては，同一又は近接する技
術分野における従来技術中に，当該発明の構成要素に係る技術が存在するかどうか
を検討し，当該発明の構成要素が複数の技術として存在する場合には，当業者が，
上記複数の技術を組み合わせて当該発明の構成に容易に想到し得るかどうかを検討
するのが，審判，特許異議申立てや審決・取消決定取消訴訟事件において行われる
通常の判断手法であり，かつ，合理性の認められるところである。本件において，
審決が，上記手法によって本願発明の進歩性を検討し，上記結論を導いていること
は，その説示自体から明らかであり，これを不合理であるとする格別の事情を見い
だすこともできない。原告の主張は，独自の見解に基づくものであって，採用の限
りでない。
(2)　進んで，当業者が，引用発明１に，相違点１及び２に係る周知あるいは公
知の技術事項を組み合わせて，相違点１及び２に係る本願発明の構成に容易に想到
し得るかどうかについて検討する。
　上記２(2)アのとおり，引用発明１において，「フラッシュ型ＥＥＰＲＯＭのメモ
リセルを消去する際に，過消去状態になるのを防止するために，メモリセルの消去
前にホットエレクトロン注入によってメモリセルに軽い書き込み，即ち，プレライ
トを行うこと」，すなわち，引用発明２を組み合せれば，相違点２に係る本願発明
の構成になることは，明らかであり，また，対象となるメモリセルの単位は，「全
ビットもしくはブロック単位」よりも小さく，「バイト単位又はワード単位」及び
それよりも大きいものであり，この範囲に「ページ」が含まれることも明らかであ
る。
　「フラッシュＥＥＰＲＯＭにおいて，ページ単位で消去を行うこと」は，本件優
先日当時，周知の技術事項であったと認められるのであるから，消去前のプレライ
トについて，当業者であれば，「ページ単位」で行ってみようとの発想を得ること
は容易であり，また，本件全証拠によっても，それを妨げる格別の事情も見当たら
ない。
　審決には，当業者が，引用発明１に，相違点１及び２に係る周知あるいは公知の
技術事項を組み合わせて，相違点１及び２に係る本願発明の構成に容易に想到し得
るかどうかについて，必ずしも明らかではない。
　しかしながら，相違点２についての判断では，引用発明２は，「全ビットもしく
はブロック単位」のプレライトと一括消去と「バイト単位又はワード単位」のプレ
ライトと消去が問題となっており，審決が，「本願発明は引用例１記載発明及び従
来周知の技術事項から当業者が容易に想到し得たものと認められる」（審決謄本６
頁最終段落）と全体的な容易想到性についての結論を出している以上，明示はして
いないが，相違点２についての容易想到性の判断の過程で，「ページ単位」に係る
相違点１の問題を取り扱っていたと評価することができる。
(3)　原告は，数個の行為を結びつけて，ある方法を構成するためには一定の目
的，つまり，課題の解決が必要不可欠であるところ，引用発明１，２等には，相違
点の克服に結び付く動機付けとしての技術的課題が全く開示，示唆されていないか
ら，これらを組み合わせることが容易に想到し得たとはいえない旨主張する。
　しかしながら，原告主張の「過消去」の課題は，「フラッシュ型ＥＥＰＲＯＭの
メモリセルを消去する際に，過消去状態になるのを防止するために，メモリセルの
消去前にホットエレクトロン注入によってメモリセルに軽い書き込み，即ち，プレ
ライトを行うこと」との引用発明２により開示されている。また，不必要なセルの
消耗を低減させるという課題は，引用例１（甲１）の〔発明が解決しようとする課
題〕欄に，「上記のフローティングゲート型不揮発性記憶装置では，ソース線が全
ビット共通であるために，消去モードとしては一括消去の単一モードであり部分的
な消去ができない。・・・この発明の目的は，メモリアレイの部分的な消去を可能
にした不揮発性半導体記憶装置を提供することにある。」（２頁右上欄第２，第３
段落）と記載されているとおり，不必要なセルの消去をしないようにするとの技術
的思想が開示されている。しかも，これらの技術的課題は，いずれもフラッシュ型
ＥＥＰＲＯＭのメモリセルに内在する課題である。
　したがって，当業者が，引用発明１，２及び周知の技術事項に接したならば，当
然に，これらを組み合わせてみようと考える程度の容易想到なものであるというべ
きであり，原告の主張は失当である。
(4)　以上によれば，原告の取消事由４の主張は採用することができない。
４　取消事由４（本願発明の顕著な作用効果の看過）について
　原告は，本願発明が，「過消去」の問題と効率的なセルごとのプレライトの
問題とを同時に解決したもので，顕著な作用効果を奏するものである旨主張する。
　しかし，上記のとおり，本願発明は，当業者が，引用発明１，２及び周知の技術
事項に基づき，容易に想到し得たものであるところ，「過消去」の問題及び効率的
なセルごとのプレライトの問題の解決は，引用発明１，２等の構成から，当業者が
容易に予想し得る範囲のものであり，これが格別の顕著な作用効果であるとする原
告の主張は，失当である。
　以上によれば，原告の取消事由４の主張も採用することができない。
５　結論
　以上のとおり，原告主張の取消事由はいずれも理由がなく，他に審決を取り消す
べき瑕疵は見当たらない。
　よって，原告の請求は理由がないから棄却することとし，主文のとおり判決す
る。
　　　　　知的財産高等裁判所第１部
　　　　　　　　　裁判長裁判官　　　篠　　原　　勝　　美
　　　　裁判官　　宍　　戸　　充
　　　　裁判官　　　柴　　田　　義　　明

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