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平成１７年(行ケ)第１０２３８号　審決取消請求事件
平成１７年１１月２１日口頭弁論終結
判　　　　　　　決
　　　　原　　　　　　　告　　　シーメンスアクチエンゲゼルシヤフト
　　　　同訴訟代理人弁理士　　　山口巖
　　　　同　　　　　　　　　　　松崎清
　　　　被　　　　　　　告　　　特許庁長官　中嶋誠
　　　　同指定代理人　　　　　　羽鳥賢一
　　　　同　　　　　　　　　　　濱野友茂
　　　　同　　　　　　　　　　　衣鳩文彦
　　　　同　　　　　　　　　　　小池正彦
　　　　同　　　　　　　　　　　宮下正之
主　　　　　　　文
１　原告の請求を棄却する。
２　訴訟費用は原告の負担とする。
３　この判決に対する上告及び上告受理の申立てのための付加期間を３０
日と定める。
事実及び理由
第１　請求
　　　特許庁が不服２００４－５７６７号事件について平成１６年７月２１日にし
た審決を取り消す。
第２　当事者間に争いのない事実
１　特許庁における手続の経緯
　　　原告は，発明の名称を「データの増幅および保持用回路装置」とする発明に
つき，平成５年８月２０日（パリ条約による優先権主張１９９２年８月２７日），
特許を出願し（平成５年特許願第２２８２８５号），平成１５年２月３日付け手続
補正書により明細書の補正を行ったが，同年１２月２５日に拒絶査定を受けたた
め，平成１６年３月２３日，審判請求を行い，同年４月１５日付け手続補正書によ
り特許請求の範囲等の補正をした。
　　　特許庁は，この審判請求を不服２００４－５７６７号事件として審理し，そ
の結果，平成１６年７月２１日，「本件審判の請求は，成り立たない。」との審決
をし，同年８月５日，審決の謄本が原告に送達された。
　２　特許請求の範囲
　　　平成１６年４月１５日付け手続補正書による補正後の明細書及び図面（以下
「本願明細書」という。）の請求項１記載の発明（以下「本願発明」という｡)は，
下記のとおりである。
　　　　　　　　　　　記
　　「データの増幅及び保持のための回路装置であって，ＭＯＳ技術で構成された
第１のフリップフロップ（７，８，１７，１８）と，ＭＯＳ技術で構成された第２
のフリップフロップ（９，１０，１５，１６）と，第１及び第２のフリップフロッ
プを能動化するための手段とを備え，第２のフリップフロップ（９，１０，１５，
１６）は少なくとも一対のＭＯＳトランジスタ（１５，１６）を有し，この一対の
ＭＯＳトランジスタ（１５，１６）の負荷パスは第２のフリップフロップ（９，１
０，１５，１６）の出力回路の接地側に接続され，第１及び第２のフリップフロッ
プを能動化するための手段はデータの増幅及び保持のために，第１のフリップフロ
ップ（７，８，１７，１８）が能動化され続いて時間的に遅延して第２のフリップ
フロップ（９，１０，１５，１６）が能動化されるように駆動可能であり，回路装
置は異なる供給電圧を有するデータを増幅しかつ保持し，第１のフリップフロップ
に低い供給電圧を有するデータを導くための手段が設けられ，第１のフリップフロ
ップは低い供給電圧を供給され，第２のフリップフロップは高い供給電圧を供給さ
れ，第１のフリップフロップ（７，８，１７，１８）の出力回路端子は第２のフリ
ップフロップ（９，１０，１５，１６）の対をなすＭＯＳトランジスタ（１５，１
６）のゲート端子でのみ第２のフリップフロップ（９，１０，１５，１６）と接続
されていることを特徴とするデータの増幅および保持用回路装置。」
３　審決の理由
　別紙審決書の写しのとおりである。要するに，本願発明は，特開平２－１２
２７１９号公報（甲第２号証。以下「引用刊行物１」という。），特開昭５６－１
１７３９１号公報（甲第３号証。以下「引用刊行物２」という。）記載の発明及び
技術に基づいて当業者が容易に発明をすることができたものと認められるから，特
許法２９条２項の規定によって特許を受けることができない，とするものである。
　審決は，上記結論を導くに当たり，引用刊行物１記載の発明（以下「引用発
明」という。）の内容並びに本願発明と引用発明との一致点及び相違点を次のとお
り認定した。
　(1)　引用発明の内容
　　　　「表示データ信号をラッチ，電圧レベル変換する半導体集積回路であっ
て，２つのアナログスイッチ回路９１，９２と４つのインバータ回路３３から３６
とからなるラッチ回路５と，電圧レベル変換回路６とを備え，上記電圧レベル変換
回路６は一対のＰチャネルＦＥＴ２３，２４を有し，この一対のＰチャネルＦＥＴ
２３，２４はＮチャネルＦＥＴ２５，２６からなるフリップフロップの接地側に接
続され，上記半導体集積回路は表示データ信号をラッチ，電圧レベル変換し，上記
ラッチ回路５には表示データ信号を導くためのアナログスイッチ回路９１，９２，
インバータ３３が設けられ，上記ラッチ回路５は論理回路駆動用電源電圧ＶＤＤを供
給され，上記電圧レベル変換回路６は液晶駆動用電源電圧ＶＥＥを供給され，上記ラ
ッチ回路５の出力回路端子は上記電圧レベル変換回路６の対をなす上記Ｐチャネル
ＦＥＴ２３，２４のゲート端子と直接，若しくはインバータ回路３７を介して上記
電圧レベル変換回路６と接続されている半導体集積回路。」
　(2)　一致点
　　　　「データの増幅及び保持のための回路装置であって，第１のフリップフロ
ップと，第２のフリップフロップとを備え，第２のフリップフロップは少なくとも
一対の電界効果トランジスタを有し，この一対の電界効果トランジスタの負荷パス
は第２のフリップフロップの出力回路の接地側に接続され，回路装置は異なる供給
電圧を有するデータを増幅しかつ保持し，第１のフリップフロップに低い供給電圧
を有するデータを導くための手段が設けられ，第１のフリップフロップは低い供給
電圧を供給され，第２のフリップフロップは高い供給電圧を供給され，第１のフリ
ップフロップの出力回路端子は第２のフリップフロップの対をなす電界効果トラン
ジスタのゲート端子で接続されているデータの増幅および保持用回路装置」である
点
　(3)　相違点
　　ｱ　本願発明は，第１フリップフロップ，及び第２のフリップフロップがＭＯ
Ｓ技術で構成され，一対の電界効果トランジスタがＭＯＳトランジスタで構成され
ているのに対して，引用発明は，第１フリップフロップ，及び第２のフリップフロ
ップがＭＯＳ技術で構成されているか，また，一対の電界効果トランジスタがＭＯ
Ｓトランジスタであるか否か明確でない点（以下「相違点１」という。）
　　ｲ　本願発明は，第１及び第２のフリップフロップを能動化するための手段と
を備え，第１及び第２のフリップフロップを能動化するための手段はデータの増幅
及び保持のために，第１のフリップフロップが能動化され続いて時間的に遅延して
第２のフリップフロップが能動化されるように駆動可能であるのに対して，引用発
明はそのような手段を備えていない点（以下「相違点２」という。）
　　ｳ　本願発明は，第１のフリップフロップの出力回路端子は第２のフリップフ
ロップの対をなすＭＯＳトランジスタのゲート端子でのみ第２のフリップフロップ
と接続されているの対して，引用発明は，第１のフリップフロップの出力回路端子
は，第２のフリップフロップの対をなすＦＥＴのゲート端子と直接，若しくはイン
バータ回路３７を介して第２のフリップフロップと接続されている点（以下「相違
点３」という。）
第３　原告主張の取消事由の要点
　審決は，相違点２及び３についての判断を誤り（取消事由１及び２），本願
発明が引用発明及び引用刊行物２記載の発明に基づいて当業者が容易に発明をする
ことができたものと誤って判断したものであるから，取り消されるべきである。
１　取消事由１（相違点２についての判断の誤り）
　(1)　審決は，相違点２について，引用刊行物２には，「第１のフリップフロッ
プが能動化され続いて時間的に遅延して第２のフリップフロップが能動化されるよ
うに駆動する技術が開示されている」と認定しているが，引用刊行物２の第１図
(ｂ)を精査すると，信号Ｐ２が信号Ｐ１よりも「時間的に遅れて」立ち上がることは
読み取れるものの，積極的にあるいは意識的に「時間的に遅らせて」立ち上がらせ
たという状況は読み取れないし，意識的に遅らせる場合に表示されるような「←ｔ
→」などの時間差についての記号は表示されておらず，発明の詳細な説明にも時間
差についての説明はされていない。したがって，引用刊行物２には，信号Ｐ１と信号
Ｐ２とを遅らせて立ち上げるという「技術的思想」は開示されておらず，引用刊行物
２には，「第１及び第２のフリップフロップを能動化するための手段を備え，第１
及び第２のフリップフロップを能動化するための手段はデータの増幅及び保持のた
めに，第１のフリップフロップが能動化され続いて時間的に遅延して第２のフリッ
プフロップが能動化されるように駆動する技術」は，明示的には開示されていない
ものというべきである。
　(2)　引用刊行物２の第１図(ａ)と同図(ｂ)とを見比べれば，信号Ｐ１を印加され
るフリップフロップと信号Ｐ２を印加されるフリップフロップとは，時間差をもって
動作しているが，信号Ｐ１と信号Ｐ２とは大きさが異なるとは記載されていないか
ら，本願発明のように，「低い供給電圧」と「高い供給電圧」を供給されるフリッ
プフロップを対象としていない。したがって，引用刊行物２に，供給電圧が同じ
（少なくとも異なるとの明示のない）フリップフロップ間に動作遅れが生じている
ことの開示があるからといって，本願発明のように供給電圧が異なるフリップフロ
ップにおいて時間遅れを積極的に持たせることに格別の創意工夫を要しないと判断
することは当を得ない。
２　取消事由２（相違点３についての判断の誤り）
　審決は，引用発明の構成が「第１のフリップフロップの出力回路端子は第２
のフリップフロップの対をなすＭＯＳトランジスタのゲート端子でのみ第２のフリ
ップフロップと接続されている」という本願発明の構成と実質的に相違するもので
はないと判断しているが，次のとおり，審決の判断は誤りである。
　(1)　引用刊行物１においては，ラッチ回路５の出力（第４図右端の無記号端子
出力）は，第５図の電圧レべル変換回路の左端の入力端子Ⅰに入力されるが，この
入力端子は，対をなすＦＥＴ２３，２４の内のＦＥＴ２３のゲート端子とは直接接
続されているものの，ＦＥＴ２４のゲート端子とは直接接続されておらず，インバ
ータ３７を介して接続されている。このインバータ３７は電源電圧ⅤＤＤを印加され
ており，入力端子ⅠをＦＥＴ２４のゲート端子から絶縁する役割を果たしている。
すなわち，入力端子ⅠとＦＥＴ２４のゲート端子とは，中間に何物も介在させるこ
となくゲート端子に直接に接続されているとはいえない。引用刊行物１の第５図に
おけるインバータ３７は，抵抗等の受動素子ではなく，電源電圧ＶＤＤを供給される
能動素子であるから，ラッチ回路５の出力はこのインバータの電源電圧ＶＤＤの変動
の影響を受けることになり，この電源電圧ＶＤＤの変動は，電圧レベル変換回路の回
路動作に影響を及ぼすことになる。
　　　　したがって，引用発明は，本願発明のように，「第１のフリップフロップ
の出力回路端子は第２のフリップフロップの対をなすＭＯＳトランジスタのゲート
端子でのみ第２のフリップフロップと接続されている」構成を採用したものではな
い。本願発明にいう「ゲート端子でのみ」とは，「中間に何物も介在させることな
くゲート端子に直接に」という意味であり，インバータ３７を介在させている引用
発明とは相違する。
　(2)　本願発明において「第１のフリップフロップの出力回路端子は第２のフリ
ップフロップの対をなすＭＯＳトランジスタのゲート端子でのみ第２のフリップフ
ロップと接続」したことによる作用効果は，①第１のフリップフロップと第２のフ
リップフロップとが異なる供給電圧で作動していても，異なる両供給電圧が互いに
影響を生じ合うことが全くないこと，②低い供給電圧で作動する回路と高い供給電
圧で作動する回路とが分離され，高い供給電圧で作動する回路における供給電圧が
上昇する際の回路の挙動が顕著に改善されることである。引用発明において，①の
効果が発揮されるか否かについては定かではないが，②の効果は引用刊行物１に開
示された回路技術では奏し得ない。
　(3)　本願発明による回路装置は，一般に集積化されて半導体チップ上に統一的
な製造技術で作り上げられるところ，このような製造方法でフリップフロップを構
成する場合に，相互の接続にインバータを介在させることは無意義である。本願発
明の「第１のフリップフロップの出力回路端子は第２のフリップフロップの対をな
すＭＯＳトランジスタのゲート端子でのみ第２のフリップフロップと接続」するこ
とは，ＭＯＳ技術による接続を意味しているのであり，引用刊行物１のように，個
別の回路を電気回路技術的に接続しているわけではない。
第４　被告の反論の骨子
　　　審決の認定判断はいずれも正当であって，審決を取り消すべき理由はない。
　１　取消事由１（相違点２についての判断の誤り）について
　(1)　引用刊行物２には，「最後に，第１図(ｂ)の信号Ｐ２が立ち上がる。」との
記載があり，第１図(ｂ)の記載等に鑑みれば，引用刊行物２に信号Ｐ１と信号Ｐ２と
を遅らせて立ち上げるという「技術思想」が開示されていることは明らかである。
　(2)　引用刊行物２に開示されている技術は，２つのフリップフロップに供給す
る供給電圧Ｐ１，Ｐ２の供給タイミングに関する技術であって，この技術を供給電圧
が異なるフリップフロップに適用できない理由はなく，また，引用発明の供給電圧
が異なるフリップフロップに適用する際に格別の創意工夫を要しないと考えられ
る。したがって，審決の相違点２についての容易想到性の判断に誤りはない。
２　取消事由２（相違点３についての判断の誤り）について
　(1)　原告は，本願発明にいう「ゲート端子でのみ」とは，「中間に何物も介在
させることなくゲート端子に直接に」という意味であると主張するが，本願発明の
「ゲート端子でのみ」という文言からは，「中間に何物も介在させることなくゲー
ト端子に直接に」という意味は導出されない。本願発明の「ゲート端子でのみ」接
続という文言は，「第１のフリップフロップの出力回路端子は，第２のフリップフ
ロップの対をなすＭＯＳトランジスタのゲートとは接続されるが，第２のフリップ
フロップのその他の部分とは接続されない」との意味に解され，「第１のフリップ
フロップの出力回路端子」と「第２のフリップフロップの対をなすＭＯＳトランジ
スタのゲート」との間に何かが介在しているものを排除してはいない。
　　　　また，本願発明にいう「ゲート端子でのみ」の意味を原告の主張どおりに
解したとしても，引用刊行物１の第４図に示される第１のフリップフロップを第５
図に示される第２のフリップフロップに接続するに当たり，第５図のようにインバ
ータ３７を介在させる構成に代えて，第１のフリップフロップの出力回路端子とい
える第４図のインバータ３６の入力側と出力側を，それぞれ直接，ＦＥＴ２３，２
４のゲートに接続するようにすることは，当業者が適宜なし得たことである。
　(2)　原告が本願発明の作用効果と主張する①及び②は，相違点３に係る構成を
具備するものにおいては，当然に予想される効果である。
　(3)　原告は，本願発明において「ゲート端子でのみ」接続するときの「接続」
がＭＯＳ技術による接続を意味していると主張するところ，原告が引用刊行物１は
ＭＯＳ技術を採用していないとの前提に立っているのであれば，その前提が誤りで
ある。乙第１号証の図１－３１，図１－３３等に照らせば，引用刊行物１の第５図
に示されるＦＥＴ２３～２６はＭＯＳトランジスタであると解されるからである。
仮に，引用発明自体はＭＯＳ技術を採用したものであるといえないとしても，審決
の相違点１についての判断にあるように，ＭＯＳ技術を採用したものとすることは
当業者が適宜なし得たことにすぎない。
第５　当裁判所の判断
　１　取消事由１（相違点２についての判断の誤り）について
　(1)　引用刊行物２（甲第３号証）には，第１図(ａ)の回路に与えられる信号Ｐ１
～Ｐ３に関し，①「信号Ｒ１，Ｒ２が立ち下がり，第１図(ｂ)に示すように，信号Ｐ１
が立ち上がる。」（３頁左上欄１４～１５行），②「最後に，第１図(ｂ)の信号Ｐ２
が立ち上がる。」（３頁右上欄１９～２０行），③「このアドレスバッファ回路で
は，接続点４，８に容量６，３０を接続し，信号Ｐ１の立上りによるラッチ開始時
に，第１図(ｂ)に示すＰ３によつて，レベル降下が起こつた接続点４，８のレベルを
不感帯に入らないように上昇させている。」（３頁右下欄１１～１５行），④第１
図(ｂ)の信号波形図（９頁）の各記載がある。
　上記①及び③の記載と④の信号波形図を照らし合わせると，信号Ｐ１，Ｐ３
の立ち上がり時点は同じ時点であることは明らかであり，上記②の記載と④の信号
波形図を照らし合わせると，信号Ｐ２の立ち上がり時点は，信号Ｐ１（及び信号Ｐ３
）の立ち上がり時点よりも後の時点であることが明らかである。また，引用刊行物
２には，明細書の全文補正によって上記①ないし③の記載が改められた後も，信号
Ｐ１～Ｐ３に関して，「タイミング信号Ｒ１，Ｒ２が『Ｈ』から『Ｌ』レベルに変化
し，かつタイミング信号Ｐ１，Ｐ２，Ｐ３が順次『Ｈ』レベルになると，」（１４頁
左下欄１３～１５行）と記載されている。
　　　　以上によれば，引用刊行物２に信号Ｐ１と信号Ｐ２とを意識的に遅らせて立
ち上げるという「技術思想」が開示されていることは明らかである。
　(2)　引用刊行物２において，第１のフリップフロップの動作と第２のフリップ
フロップの動作との間に時間的遅延があることは前記(1)のとおりであるが，第１の
フリップフロップと第２のフリップフロップとで供給電圧が異なるか否かについて
は，明示的開示がない。
　　　　しかし，引用刊行物２に開示されている技術は，二つのフリップフロップ
に供給する供給電圧Ｐ１，Ｐ２の供給タイミングに関する技術であって，この技術を
供給電圧が異なる二つのフリップフロップに適用することができない理由はなく，
引用刊行物１にあるような供給電圧の異なる二つのフリップフロップに適用するこ
とに格別の阻害要因は認められない。
　(3)　以上のとおり，相違点２について容易想到であるとした審決の判断に誤り
はなく，原告主張の取消事由１は理由がない。
　２　取消事由２（相違点３についての判断の誤り）について
　(1)　審決は，本願発明の「第１のフリップフロップ」が引用発明の「ラッチ回
路５」に，本願発明の「第２のフリップフロップ」が引用発明の「電圧レベル変換
回路６」に，それぞれ相当するとした上で，引用発明のインバータ回路３７が「第
１のフリップフロップと同じ論理回路駆動用電源電圧ＶＤＤで駆動されていることか
ら、インバータ回路３７は実質的には第１のフリップフロップの出力回路といえる
から、引用発明の第１のフリップフロップの出力回路端子は第２のフリップフロッ
プの対をなす電界効果トランジスタのゲート端子で第２のフリップフロップと接続
されているといえる。」と判断している。
　　　　しかし，引用刊行物１（甲第２号証）に「電圧レベル変換回路６は，第５
図に示すように，１ビットにつき一対のＰチャネルＦＥＴ２３，２４と一対のＮチ
ャネルＦＥＴ２５，２６とインバータ回路３７とから構成され，信号はＩとして入
力され，Ｑとして出力される。」と記載されている（２頁左上欄１７行～右上欄１
行）以上，引用発明の「インバータ回路３７」は，本願発明の「第２のフリップフ
ロップ」に相当する引用発明の「電圧レベル変換回路６」の一部であって，実質的
に第１のフリップフロップ回路（引用発明の「ラッチ回路５」）の一部であるとい
うことは妥当でない。
　　　　しかしながら，審決の前記の判断が妥当でないとしても，以下の理由によ
り審決の結論に影響を与えるものとはいえない。
　　　　引用刊行物１によれば，第１のフリップフロップから第２のフリップフロ
ップへの信号出力が相互に反転関係にある論理出力である（フリップフロップの論
理出力として，慣用的に用いられているＱとその反転信号Ｑ（編注；「Ｑ」の上に
線あり）に相当することは，自明である。）ことが認められ，インバータ回路３７
を設けたのは，相互に反転関係にある出力を次段のフリップフロップに入力するに
当たり，第５図のようにインバータ回路３７を介して反転出力を得るようにしたか
らであると認められる。このことからすると，引用発明において，引用刊行物１の
第５図のようにインバータ３７を介在させる構成に代えて，第１のフリップフロッ
プの出力回路端子といえる第４図のインバータ３６の入力側と出力側を，それぞれ
直接，ＦＥＴ２３，２４のゲートに接続するように構成することも可能であり，こ
れは，当業者が適宜行い得たことにすぎない。したがって，原告が主張するよう
に，本願発明の「ゲート端子でのみ」が「中間に何物も介在させることなくゲート
端子に直接に」という意味であるとしても，そのように「ゲート端子でのみ」接続
するか，インバータを介在させるかは，当業者が適宜に採用し得る設計的事項であ
って，格別の創意工夫を必要とするものではないということができる。
　そうすると，引用発明の構成が，インバータ回路３７を介在させている点
で，「ゲート端子でのみ」接続するという本願発明の構成と実質的に相違するもの
であるとしても，引用発明に基づいて，相違点３に係る本願発明の構成のようにす
ることが容易想到であるとの結論に変わりはない。
　(2)　原告は，本願発明の「ゲート端子でのみ」接続することによる効果とし
て，①第１のフリップフロップと第２のフリップフロップとが異なる供給電圧で作
動していても，異なる両供給電圧が互いに影響を生じ合うことが全くないこと，②
低い供給電圧で作動する回路と高い供給電圧で作動する回路とが分離され，高い供
給電圧で作動する回路における供給電圧が上昇する際の回路の挙動が顕著に改善さ
れることを挙げるが，ＭＯＳトランジスタの構造からみて，「ゲート端子でのみ」
接続するという相違点３に係る構成を具備するものにおいては，当然に予想される
効果であるから，これをもって本願発明の進歩性を根拠づけることはできない。
　(3)　原告は，本願発明において「ゲート端子でのみ」接続するときの「接続」
はＭＯＳ技術による接続を意味しており，引用刊行物１のように個別の回路を電気
回路技術的に接続しているわけではないと主張する。
　　　　しかし，本願発明の特許請求の範囲請求項１において、「第１のフリップ
フロップ」及び「第２のフリップフロップ」のいずれも「ＭＯＳ技術で構成され」
ていることは記載されているが、「第１のフリップフロップ」から「第２のフリッ
プフロップ」への「接続」自体がＭＯＳ技術による接続を意味するとの記載はな
く、出願当初の明細書の発明の詳細な説明又は図面においても同様に記載も示唆も
ない。
　　　　したがって，原告の上記主張は，明細書の記載に基づかないものであるか
ら，採用することはできない。
　(4)　以上のとおり，本願発明の「ゲート端子でのみ」が「中間に何物も介在さ
せることなくゲート端子に直接に」という意味であり，相違点３が実質的相違点で
あるとしても，同相違点に係る本願発明の構成は引用発明に基づいて容易に想到し
得るものであるから，原告主張の取消事由２も理由がない。
　３　結論
　　　以上に検討したところによれば，原告の主張する取消事由にはいずれも理由
がなく，審決を取り消すべきその他の誤りも認められない。
　　　よって，原告の請求は理由がないから棄却し，訴訟費用の負担，上告及び上
告受理の申立てのための付加期間について行政事件訴訟法７条，民事訴訟法６１
条，９６条２項をそれぞれ適用して，主文のとおり判決する。
知的財産高等裁判所第３部
裁判長裁判官　　　　　　佐　　藤　　久　　夫
裁判官　　　　　　三　　村　　量　　一
裁判官　　　　　　古　　閑　　裕　　二

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