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平成１２年（行ケ）第３５２号　審決取消請求事件　
平成１５年３月６日判決言渡，平成１５年２月６日口頭弁論終結
　　　　　判　　　決
　原　告　　　　　　ジェネラル　インストルメント　コーポレーション
　訴訟代理人弁理士　鈴江武彦，村松貞男，橋本良郎，勝村紘，野河信久,和田祐造
　被　告　　　　　　特許庁長官太田信一郎
　指定代理人　　　　橋本正弘，小林信雄，林栄二，高橋泰史，川名幹夫
　　　　　主　　　文
　特許庁が平成７年審判第１０５８９号事件について平成１２年４月１８日にした
審決を取り消す。
　訴訟費用は被告の負担とする。
　　　　　事実及び理由
第１　原告の求めた裁判
　主文同旨
第２　事案の概要
　本件は，原告が後記の本件特許出願をしたところ，拒絶の査定を受け，これを不
服として審判請求をしたが，審判請求は成り立たないとの審決がされたことを受け
て，同審決の取消を求めた事案である。
　１　前提となる事実等
　Ａ　特許庁における手続の経緯
　Ａ－１　本願発明
　　出願人　　　　　原告
　　発明の名称　　　「メモリに蓄積されたデータの変更が阻止される安全確保集
積回路チップ」
　　出願番号　　　　特願平２－４３９８号
　　出願日　　　　　平成２年１月１１日
　Ａ－２　本件手続
　　拒絶査定日　　　平成７年２月１４日
　　審判請求日　　　平成７年５月１５日（平成７年審判第１０５８９号）
　　審決日　　　　　平成１２年４月１８日
　　審決の結論　　　「本件審判の請求は成り立たない。」
　　審決謄本送達日　平成１２年５月２４日（原告に対し）（出訴期間９０日附
加）
　Ｂ　本願発明の要旨（平成６年７月７日付け手続補正書による補正後）
「(１)　チップ上のメモリの予め定められた位置に記憶された安全確保データの変
更を阻止することのできる集積回路チップにおいて，改変することができない安全
確保データを記憶するための予め定められた位置を有する複数のメモリ位置を具備
するメモリと，前記メモリおよびアドレスバスに結合され，前記アドレスバス上に
与えられたアドレス信号により指示された前記メモリの位置にデータを記憶させる
メモリ制御論理回路と，初期状態および不可逆的に変更された状態を有するフュー
ズ素子と，前記フューズ素子に結合され，予め定められた制御信号に応答して前記
フューズ素子の状態を不可逆的に変更する手段と，前記フューズ素子と前記メモリ
制御論理回路と前記アドレスバスとに結合され，前記フューズ素子の前記状態およ
び前記アドレス信号をモニターすると共に，前記フューズ素子の前記状態が不可逆
的に変更された後には，予め定められたメモリ位置が前記アドレスバス上のアドレ
ス信号により指示されるときにはいつでも前記メモリ制御論理回路がデータを前記
予め定められたメモリ位置に記憶させないようにするデコーダとを含む集積回路チ
ップ。」
「(２)　チップ上のメモリの予め定められた位置に記憶された安全確保データの変
更を阻止することのできる集積回路チップにおいて，改変することができない安全
確保データを記憶するためのメモリと，前記メモリに結合され，前記メモリにデー
タを記憶させるメモリ制御論理回路と，初期状態および不可逆的に変更された状態
を有するフューズ素子と，前記フューズ素子に結合され，予め定められた制御信号
に応答して前記フューズ素子の状態を不可逆的に変更する手段と，前記フューズ素
子と前記メモリ制御論理回路とに結合され，前記フューズ素子の前記状態をモニタ
ーすると共に，前記フューズ素子の前記状態が不可逆的に変更された後には，前記
メモリ制御論理回路がデータを前記メモリに記憶させないようにする手段とを含む
集積回路チップ。」
　Ｃ　審決の理由
　本件審決の理由は，【別紙】の「審決の理由」に記載のとおりである。
　要するに，本件出願は，明細書に当業者が容易にその実施をすることができる程
度に本願発明の構成，効果を記載したとは認められず，また，特許請求の範囲の欄
に本願発明の構成に欠くことができない事項のみが記載されているとも認められ
ず，特許法３６条３項ないし５項（平成２年法律第３０号による改正前の規定。以
下，本判決で特許法３６条を引用する場合には，特に断らない限り，平成２年法律
第３０号による改正前の規定による。）に規定する要件を満たしていないので，特
許を受けることができない，というものである。
　２　原告の主張の要点（審決取消事由）
　(１)　取消事由（記載不備の判断の誤り）
　審決は，本願明細書（補正後）の記載では，２つの実施例の構成及びその動作が
不明であるので，本願発明の構成，効果が不明であること，したがって，本願発明
の構成に欠くことができない事項が何か不明であり，当業者が容易にその実施をす
ることができる程度に本願発明の構成，効果を記載したとは認められず，また，特
許請求の範囲の欄に本願発明の構成に欠くことができない事項のみが記載されてい
るとも認められないなどと判断する。しかし，次の(２)，(３)に記載するとおり，
第１の実施例の構成及び動作は明確であり，また，第２の実施例の構成及び動作が
明確か否かを論ずることなく本願発明の構成，効果が明確か否かが判断されるべき
であるから，審決の判断は誤りである。
　(２)　第１実施例の構成及び動作について
　(２－１)　審決では，第１実施例に係る構成の各回路につき，具体的な回路構成
が記載されておらず，いわゆるブラックボックスとなっている点が指摘されてい
る。
　しかし，甲第１２号証及び甲第１３号証は，特許された出願の公報であるが，そ
の明細書では，いずれも，具体的な回路構成自体はブラックボックスとし，回路要
素の機能，入出力端子の接続関係及び入出力信号の形態によりその構成及び動作を
説明していることは明らかである。また，本願と対応する外国出願も，各国で特許
されている。
　各ブラックボックスがその機能，入出力関係，入出力信号により特定されている
にもかかわらず，具体的な回路構成が記載されていないことを理由に，当業者が容
易にその実施をすることができる程度に，その発明の目的，構成及び効果が記載さ
れているとはいえないとするのは，誤りである。
　(２－２)　本願明細書（当初の明細書（甲２）が３回の手続補正書（甲３ないし
５）により補正された後のものをいう。）の記載によれば，以下のとおり，第１実
施例に係る構成のフューズ素子42，フューズ変更装置44，デコーダ40，メモリ制御
論理回路38及びメモリＭの各機能，入出力端子の接続関係及び入出力信号の形態
は，明らかである。また，各回路は，いわゆるブラックボックスとなっているが，
それぞれが簡単な構成であり，その具体的な回路構成の記載がなくとも当業者が容
易にその実施をすることができる程度に記載されていることは明らかである。
　(ａ)　フューズ変更装置44
　フューズ変更装置44は，端子50とフューズ素子42に結合され，端子50からあらか
じめ定められた制御信号が入力されると，これに応答してフューズ素子42を「初期
状態」から「改変できないように変更された状態」（特許請求の範囲に記載の「不
可逆的に変更された状態」と同旨と認める。）に変化させる信号を出力する。単
に，端子50から入力される制御信号（２値）に応答して，フューズ素子42の状態を
変化させる信号（２値）をフューズ素子42に出力するにすぎず，この程度の回路で
あれば特に具体的な構成を示さなくても当業者は容易になし得るものである。
　したがって，フューズ変更装置44について，その機能，端子50とフューズ素子
42との結合関係が明確に説明されており，当業者が容易にその実施をすることがで
きる程度に記載されていることは明らかである。
　(ｂ)　フューズ素子42
　フューズ素子42は，信号入力元であるフューズ変更装置44と出力先であるデコー
ダ40に結合されている。フューズ素子42は，「初期状態」と「改変できない変更状
態」（改変できないように変更された状態）という２つの状態を有し，フューズ変
更装置44から，フューズ素子42の状態を改変できないように変更させる信号が出力
されると，「初期状態」から「改変できない変更状態」に変化し，「改変できない
変更状態」であることを示す信号をデコーダ40に出力する。また，本願明細書に
は，フューズ素子42の具体例として，金属導電層，ポリシリコン導電層などが記載
されている。よって，当業者は，フューズ素子を容易に形成することができる。
　したがって，フューズ素子42について，その機能，フューズ変更装置44及びデコ
ーダ40との結合関係が明確に説明されており，当業者が容易にその実施をすること
ができる程度に記載されていることは明らかである。
　(ｃ)　デコーダ40
　デコーダ40は，信号入力元であるフューズ素子42及びアドレスバス46に結合さ
れ，かつ，出力先であるメモリ制御論理回路38に結合されている。デコーダ40は，
フューズ素子42の状態及びアドレス信号を監視し，フューズ素子42が「改変できな
い変更状態」にあることを検知した場合であって，アドレスバス46上のアドレス信
号がメモリＭのあらかじめ定められたメモリ位置を指示したことを検知したとき
は，メモリ制御論理回路38がメモリＭの上記指示されたメモリ位置にデータを更に
蓄積する書き込みを阻止する信号を出力する。
　この程度の回路構成であれば，特に具体的な構成を示さなくても，当業者は容易
になし得るものである。
　したがって，デコーダ40について，その機能，フューズ素子42，アドレスバス
46及びメモリ制御論理回路38との結合関係が明確に説明されており，当業者が容易
にその実施をすることができる程度に記載されていることは明らかである。
　なお，被告は，「デコーダ40は従来のものとは異なる格別のデコーダである」と
の原告の主張（乙７，乙９）と「デコーダ40は，具体的構成を示さなくても当業者
は容易になし得る程度のものである」との上記主張には一貫性がなく矛盾すると主
張するが，従来のものと比較して格別なものであるというデコーダの機能上の主張
と，デコーダの実施可能性に係る明細書の記載に関する主張とは，別の次元で論じ
られるべきものである。
　(ｄ)　メモリ制御論理回路38
　メモリ制御論理回路38は，信号入力元であるデコーダ40に結合され，出力先であ
るメモリＭに結合されている。メモリ制御論理回路38は，デコーダ40の出力を監視
する。そして，デコーダ40の出力が書き込みを阻止すべき旨の信号でない場合に
は，メモリ制御論理回路38は，指示されたメモリ位置にデータを蓄積するための書
込信号を出力する。このとき，指示されたメモリ位置があらかじめ定められたメモ
リ位置である場合には，同メモリ位置にデータ（安全確保データ）が蓄積される。
一方，デコーダ40の出力が書き込みを阻止すべき旨の信号である場合には，メモリ
制御論理回路38は，書込信号を出力しない。これにより，あらかじめ定められたメ
モリ位置が指示されても，同メモリ位置にデータをさらに蓄積することが阻止され
る。このように，通常動作ではメモリＭに書込信号を出力し，デコーダ40から書き
込みを阻止すべき旨の信号が入力されたときのみ書込信号を出力しないだけであ
り，この程度の回路構成であれば，特に具体的な構成を示さなくても，当業者は容
易になし得るものである。
　したがって，メモリ制御論理回路38について，その機能，デコーダ40及びメモリ
Ｍとの結合関係が明確に説明されており，当業者が容易にその実施をすることがで
きる程度に記載されていることは明らかである。
　(ｅ)　メモリＭ
　メモリＭは，データバス16，メモリ制御論理回路38及びアドレスバス46に結合さ
れている。メモリＭは，複数のメモリ位置を有し，その複数の位置のうちのあらか
じめ定められた位置は，データバス16からの安全確保データの蓄積のためのもので
ある。そして，メモリ制御論理回路38からライン47経由で書込信号が出力されたと
き，アドレスバス46により与えられたアドレス信号により指示されたメモリ位置に
データバス16からのデータを蓄積する。他方，メモリ制御論理回路38から書込信号
が出力されないときはデータを蓄積しない。
　メモリＭについて，その機能，データバス16，メモリ制御論理回路38及びアドレ
スバス46との結合関係が明確に説明されており，当業者が容易にその実施をするこ
とができる程度に記載されていることは明らかである。
　(３)　第２実施例について
　(３－１)　特許法３６条３項が規定する要件は，特許請求の範囲に記載した発明
について，その内容が，当業者が容易にその実施をすることができる程度に，発明
の詳細な説明の欄に，記載されていれば足りるものである。また，審査基準（甲７
－１，２，甲８）にも，請求項に係る発明以外の発明について実施可能に発明の詳
細な説明が記載されていないことや，請求項に係る発明を実施するために必要な事
項以外の余分な記載があることのみでは，３６条３項違反とはならないとの趣旨の
記載がある。
　したがって，特許請求の範囲に記載した発明につき，その内容が当業者が容易に
その実施をすることができる程度に記載されている場合においては，その記載以外
の記載（余事記載）の存在を根拠に，特許法３６条３項及び４項の規定に違反する
と解釈すべきではない。
　(３－２)　本願明細書の第２実施例の記載が不備であることは否認するが，そも
そも，本願明細書によれば，第２実施例に係る記載である第２図及び第２図に関す
る記載が請求項１及び請求項２に係る発明の実施例ではないことは，容易に理解す
ることができるものである（第２実施例は，出願時の請求項６～９に係る発明に対
応するもので，これらは手続補正（甲３）により削除されたものである。）。した
がって，第２実施例に係る記載は，上記余事記載に相当するから，第２実施例の構
成及び動作が明確か否かを論ずることなく，上記要件が判断されるべきである。
　３　被告の主張の要点
　(１)　第１実施例の構成及び動作について
　(１－１)　特許法３６条３項の「容易にその実施をすることができる程度に記
載」とは，当業者が当該発明を反復実施して目的とする効果を挙げることができる
程度にまで具体的，客観的に記載することであり，物の発明についていえば，設計
図等によりその物の具体的構成が示され，当業者がこれに基づいて最終的な製作図
面を作成しその物を製造することが可能な記載を意味すると解すべきである。
　これを電気回路の発明に即していうと，従来から周知の回路を組み合わせて用い
るなどの特段の事情のない限り，具体的な回路構成を明確に記載すべきであって，
回路構成自体はブラックボックスとし，当該回路の機能，入出力端子の接続関係及
び入出力信号を明らかにするのみの記載では，当業者は，その発明に係る回路の具
体的な構成を知らないのが通常であるから，その回路を容易に製作することができ
ない。そのような記載は，特許法３６条３項の「容易にその実施をすることができ
る程度に記載」との要件を満たしたことにはならない。もし，そのような記載だけ
で電気回路の発明を十分に記載したと認めると，具体的な回路構成は未だ実現でき
ていなくても，入出力端子の接続先と所望の入出力信号の関係さえ明らかにすれ
ば，どのような回路であっても発明をしたことになってしまう。
　(１－２)　本願明細書についてみると，第１図及び第１図に関する発明の詳細な
説明の記載（第１実施例に係る記載）では，各回路要素について，その機能，入出
力端子の接続関係及び入出力信号の関係が示されているだけであり，具体的回路構
成については，一切記載されていないこと，すなわちブラックボックスになってい
ることは，明らかである。この記載では，特許法３６条３項に規定する要件を満た
しているとはいえない。第１の実施例に係る記載が不明瞭であるとした審決の認定
は正当である。
　原告は，回路構成をブラックボックスとした出願で特許されている例（甲１２，
１３）を挙げるが，被告もブラックボックス自体を一般的に否定するのではなく，
ブラックボックスによる記載が認められるか否かは，具体的事例に応じて判断され
るべきものであって，本願の場合は認められるべきでない。
　(１－３)　第１実施例に係る各回路要素を個別にみると，次のとおりである。
　(ａ)　フューズ変更装置44については，本願明細書に具体的回路構成は記載され
ていない。本願明細書の記載は，その機能を希望的に記載したにすぎず，この明細
書に接した者は，フューズ変更装置44の構成を理解することができないので，当業
者が容易に実施できる程度に記載されているとはいえない。
　(ｂ)　フューズ素子42についても，本願明細書に具体的回路構成は記載されてお
らず，フューズ素子42が備えるべき機能を希望的に記載したものにすぎず，この明
細書に接した者は，フューズ素子42の構成を理解することができないので，当業者
が容易に実施できる程度に記載されているとはいえない。
　(ｃ)　デコーダ40についてみるに，一般に，「デコーダ」は解読器を意味するの
で，アドレス信号を解読することは理解できる。しかし，本願明細書には，デコー
ダ40の具体的回路構成，フューズ素子42からの入力信号及びデコーダ40への出力信
号の形態及びタイミング，並びに，書き込みを阻止すべきメモリ位置の設定方法に
つき記載がないので，デコーダ40が，アドレス信号が書き込みを阻止すべきメモリ
位置であるか否かを区別する方法や入出力信号の形態及びタイミングが不明瞭であ
る。結局，本願明細書の記載は，デコーダ40が備えるべき機能を希望的に記載した
ものにすぎず，この明細書に接した者は，デコーダ40の構成を理解することができ
ないので，当業者が容易に実施できる程度に記載されているとはいえない。なお，
原告は，意見書（乙７）及び手続補正書別紙の審判請求書（乙９）において，「デ
コーダ40」は従来のデコーダとは異なる格別のデコーダであると主張する一方，そ
の具体的構成は当業者が容易になし得るものであると主張する。本願発明のデコー
ダ40が従来のデコーダとは異なる格別のデコーダであるならば，その具体的構成を
当業者が容易にその実施をすることができる程度に記載すべきであって，原告の主
張は一貫性がなく矛盾するものである。
　(ｄ)　メモリ制御論理回路38についてみるに，本願明細書には，具体的回路構成
は記載されていないので，フューズ素子42が改変できない変更状態に変化した後に
メモリＭに書き込むためのアドレス信号が来た場合に，メモリ制御論理回路38は，
デコーダ40からの信号とアドレスバス46により与えられた信号とを利用して，どの
ようにしてメモリＭへのデータ蓄積を阻止するのか理解することができない。結
局，本願明細書の記載は，メモリ制御論理回路38が行うべき動作及び備えるべき機
能を希望的に記載したものにすぎず，当業者が容易にその実施をすることができる
程度に記載されているとはいえない。
　(ｅ)　メモリＭについても，本願明細書の記載では，その具体的回路構成が不明
瞭である。
　(２)　第２実施例について
　本願明細書中の第２図に関する記載事項（第２実施例に係る記載）が余事記載で
あることは争わない。
　余事記載があることのみでは特許法３６条３項違反とはならないが，本件のよう
に，本願発明の実施例である第１図に係る発明について，前記のとおり，同項違反
があるときに，それと合わせて，それ以外の部分についても同項違反があるとする
ことまでも排除されるものではない。審決は，第１及び第２実施例の両方につい
て，構成及び動作が不明瞭であるという理由を記載しており，余事記載があること
のみを理由として特許法３６条３項違反としたものではない。
第３　当裁判所の判断
　１　第１実施例に関する記載について
　(１)　本願明細書及び図面（甲３～５による補正後の甲２）によれば，本願発明
は，電子データ処理システム用の集積回路チップに関し，メモリのあらかじめ定め
られたメモリ位置に最初に蓄積されたデータ（安全確保データ）がその後変更され
るのを阻止する集積回路チップを提供することを目的とすること，集積回路チップ
は，メモリＭ，メモリ制御論理回路38，デコーダ40，ヒューズ素子42及びフューズ
変更装置44という回路要素を具備し，各回路要素は，第１図に記載の接続関係にあ
ることが認められる。
　(２)　本件では，上記各回路要素につき具体的な回路構成が記載されておらず，
いわゆるブラックボックスとなっている点が争われているので，まず，この点から
検討する。
　(２－１)　被告は，各回路要素の構成自体はブラックボックスとし，当該回路要
素の機能，入出力端子の接続関係及び入出力信号の形態のみを明らかにする記載で
は，回路要素の具体的構成を理解できず回路を製作することができないから，容易
にその実施をすることはできない旨主張する。
　(２－１－１)　検討するに，電子回路とは，回路内に電流を流すことにより，所
定の入力電気信号に対して所定の出力電気信号を得るものである。これらの入力と
出力との関係が電子回路の作用を特定するものであり，回路の機能としてとらえる
べきものでもある。
　特定の電子回路を回路要素と見立て，これら特定の電子回路を回路要素とする電
子回路（上位の電子回路）の場合においても，回路要素に見立てた電子回路の機能
が既知であるときには，電子回路の特徴は，回路要素に見立てた電子回路自体にあ
るのではなく，それらの接続関係にあるというべきである。
　そうすると，電子回路の動作は，個々の回路要素の具体的構成の知識によらずと
も，個々の回路要素の機能（又は入出力関係）及び個々の回路要素間の接続関係に
よって理解することができることが明らかである。したがって，個々の回路要素の
具体的内容がブラックボックスであるからといって直ちに電子回路の動作を理解す
ることができないとはいえない。
(２－１－２)　ちなみに，特許査定を受けた出願の明細書及び図面を掲載した甲
第１２号証（特許第２５９５８０８号公報）（第１図）においても，ランダムアク
セスメモリ11，メモリ制御回路12及びプロセッサ20（本願発明のメモリＭ，メモリ
制御論理回路38及び図示されないプロセッサに対応する。）に関して接続関係及び
動作又は機能の記載がある一方，これらの各回路の具体的構成については記載がな
いばかりか，第１図の各回路を示すボックスについてもその名称の記載があるだけ
で回路内容について記載はなく，いわゆるブラックボックスとなっている。
また，特許査定を受けた甲第１３号証（特公平６－１００９６８号公報）（第１
図）においても，命令デコーダ２に関して動作又は機能の記載がある一方，回路の
具体的構成については記載がないばかりか，第１図のボックスについてもその名称
「命令デコーダ」の記載があるだけで回路内容について記載はなく，いわゆるブラ
ックボックスとなっている。命令デコーダ２の内部をさらに詳細に説明すると称す
る部分の説明や第２図によっても，命令デコーダ２の内部は，ブラックボックスの
ままで，具体的構成の記載はない。
　このように，審査実務上の扱いも，上記(２－１－１)の説示のとおりに，メモリ
装置やデコーダのような電子回路においては，電子回路を構成する回路要素の具体
的構成につき記載がなく，各回路要素がいわゆるブラックボックスであっても，そ
れらの機能や接続関係等により電子回路全体の動作が容易に理解できることが明ら
かであれば，記載不備として拒絶査定がされていないところである。
　(２－２)　被告は，入出力端子の接続関係及び入出力信号の形態を記載するだけ
で十分であるとすると，具体的な回路構成が未だ実現していなくても発明をしたこ
とになり不合理である旨を主張する。
　確かに，回路要素のうち一つでも実際に設計し製作することが技術的におよそ不
可能であるときは，その発明を実施することはできない。しかし，本来，電子回路
の本質（発明の特徴部分）は接続関係にあることに照らせば，各回路要素の機能等
の内容と技術常識から推して，同機能を実現する回路要素の製作が技術的に不可能
でない限り，直ちに特許要件を充足しないということはできない。
　(２－３)　被告は，従来から周知の回路を組み合わせて用いる等の特段の事情の
ない限り，具体的な回路構成を明確に記載すべきであり，その具体的な回路構成を
明らかにしない記載は，特許法３６条３項の要件を満たしていない旨主張する。
　しかしながら，前記のとおり，各回路要素の機能や接続関係等により電子回路全
体の動作が容易に理解でき，回路要素の製作が技術的に不可能でない限り，回路要
素の具体的構成につき記載がなく，いわゆるブラックボックスであっても，それだ
けでは特許法３６条３項の要件を満たさないことにはならないものというべきであ
り，被告の主張は採用の限りではない。
　(２－４)　以上のとおり，各回路要素がいわゆるブラックボックスとなっている
ことから，直ちに特許法３６条３項の要件を満たさないものと判断されるべきでは
なく，結局は，具体的な出願において，同項の充足性を判断することになる（この
点については，被告は必ずしも争う趣旨ではないものと認められる。）。
　(３)　そこで，本願明細書及び図面における第１実施例に関する記載等を具体的
に検討する。
　(３－１)　本願明細書及び図面（甲３～５による補正後の甲２）には，次のよう
な記載がある。
　①「［産業上の利用分野］この発明は，電子データ処理システム用の集積回路チ
ップに関するものであり，特に集積回路チップの安全保証区域内に蓄積されたデー
タの変更の阻止に関するものである。」（５頁～６頁）
　②「［発明の解決すべき課題］この発明は，チップ上のメモリの予め定められた
位置に蓄積された安全確保データの変更が阻止されるような集積回路チップを提供
することを目的とする。」（６頁～７頁）
　③「［課題解決のための手段］この発明の１態様によれば，チップは複数のメモ
リ位置を有するメモリと，メモリ制御論理回路と，ヒューズ素子と，予め定められ
た制御信号に応答してヒューズ素子の状態を不可逆的に変更させるためにヒューズ
素子に結合された手段と，デコーダとを具備している。メモリの予め定められた位
置は変更できない安全確保データのためのものであり，メモリ制御論理回路はアド
レスバスによりメモリに結合されてアドレスバス上に与えられたアドレス信号によ
って示されるメモリ位置にデータを蓄積させる。ヒューズ素子は初期状態および不
可逆的に変更された状態を有する。デコーダはヒューズ素子と，メモリ制御論理回
路と，アドレスバスとに結合されてヒューズ素子の状態と前記アドレス信号を監視
し，予め定められたメモリ位置がアドレスバス上のアドレス信号により指示された
ときには常にヒューズ素子の状態が不可逆的に変更された後にメモリ制御回路がデ
ータを予め定められたメモリ位置に蓄積させることを阻止する。」（７頁～８頁）
　④「［実施例］…第１図のシステムは，メモリＭ，メモリ制御論理回路38，デコ
ーダ40，フューズ素子42およびフューズ変更装置44をチップの安全確保区域11内に
有している。」（10頁）
　⑤「第１図のシステムはメモリＭの予め定められた位置に最初に蓄積された安全
確保データの変更を阻止するために使用される。フューズ素子42の状態が改変でき
ないように変化されたならば，デコ一ダ40はアドレスバス46上のアドレス信号によ
り指示された予め定められたメモリ位置にさらにデータを書込むことを阻止す
る。」（12頁～13頁）
　⑥「フューズ変更装置44は，安全確保区域11に対して外側にある端子50からライ
ン48を介して受信された予め定められた制御信号に応答してフューズ素子42の状態
を改変できないように変化させるために，フューズ素子42に結合されてい
る。」（11頁）
　⑦「フューズ素子は初期状態および改変できない変更状態を有する。フューズ素
子という用語は，フューズおよびアンチフューズの両者を意味する。フューズ索子
は金属導電層，ポリシリコン導電層，またはそれらの組合わせによりチップ中に形
成されることができる。」（10頁～11頁）
　⑧「安全確保集積回路チップ製造プロセス中に製造工場においてのみフューズ作
用を可能にする多くのフューズ技術がある。例えばある製造技術では，長期間の信
頼性を提供するようにフューズが変更された後，酸化物がポリシリコン（または他
のフューズ材料）上に成長されることが必要である。」（13頁）
　⑨「デコーダ40はフューズ素子42，メモリ制御論理回路38，およびアドレスバス
46に結合され，フューズ素子42の状態およびアドレスバス46上のアドレス信号を監
視する。予め定められたメモリ位置がアドレスバス46上のアドレス信号により指示
された場合であっても，デコーダ40はフューズ素子42の状態が改変できないように
変化された後は，メモリＭの予め定められたメモリ位置中にデータをメモリ制御論
理回路38が蓄積することを阻止する。」（11頁～12頁）
　⑩「メモリ制御論理回路38はアドレスバス46によりメモリＭに結合され，メモリ
制御論理回路38から安全確保メモリＭに“書込み”信号がライン47により与えられ
たとき，アドレスバス46により与えられたアドレス信号により指示されたメモリＭ
の位置にデータを蓄積させる。」（10頁）
　⑪「メモリＭは複数のメモリ位置を有し，その予め定められた位置はデータバス
16からの変更できない安全確保データの蓄積のためのものである。」（10頁）
　⑫第１図（FIG.1）には，第１実施例のブロック図が示されている。
　(３－２)　上記の記載によれば，本願発明の前記目的を達成するために，各回路
要素は，以下の構成及び動作を有することが認められる。
　(ａ)　フューズ変更装置44は，外側にある端子50（ライン48）及びフューズ素子
42に結合され，端子50から受信したあらかじめ定められた制御信号に応答して，フ
ューズ素子42を改変できない変更状態に変化させるための信号を出力する。
　(ｂ)　フューズ素子42は，初期状態と改変できない変更状態とを有する。フュー
ズ素子42は，フューズ変更装置44とデコーダ40に結合され，フューズ変更装置44の
出力状態（改変できない変更状態に変化させる）を受けて，初期状態から改変でき
ない変更状態に変化し，その旨の信号を出力する。一度変化した後は再び初期状態
に戻ることはない。
　(ｃ)　デコーダ40は，フューズ素子42，アドレスバス46及びメモリ制御論理回路
38に結合され，フューズ素子42の状態とアドレスバス46上のアドレス信号を監視す
る。フューズ素子42が前記のとおり，初期状態から改変できない変更状態に変化し
た後において，アドレス信号が後記のようにあらかじめ定められたメモリ位置を指
示したときには，常にメモリ制御論理回路38への出力状態を「蓄積を阻止する」こ
とを指示する状態にする。この出力状態を受けて，後記のようにメモリ制御論理回
路38が書込信号の送出を停止し，あらかじめ定められたメモリ位置へのデータの蓄
積を阻止する。
　(ｄ)　メモリ制御論理回路38は，デコーダ40，アドレスバス46及びメモリＭに結
合され，通常は，書込信号を信号ライン47を介してメモリＭに送出する。また，デ
コーダ40がデータの蓄積を阻止するとの記載がある一方で，デコーダ40とメモリＭ
との間は直接接続されずにメモリ制御論理回路38が介在していること，書込信号が
与えられて初めてデータが蓄積されることに照らせば，メモリ制御論理回路38がデ
コーダ40の出力状態（蓄積を阻止する）を受けて，書込信号を送出しないことによ
り，データの蓄積を阻止していることは，（本願明細書に明記はされていないもの
の）明らかである。
　メモリ制御論理回路38は，デコーダ40の出力状態（蓄積を阻止するか否か）によ
って，書込信号を送出したりしなかったりするものであることが認められる。
　(ｅ)　メモリＭは，その内部に複数のメモリ位置を有し，そのうちあらかじめ定
められたメモリ位置は，書き込みによる変更ができないデータ（安全確保データ）
を蓄積するために用いられる。また，メモリＭは，データバス16，アドレスバス
46及び信号ライン47を介してメモリ制御論理回路38に結合され，書込信号が信号ラ
イン47を経て与えられたとき，アドレスバス46から与えられたアドレス信号により
指示されたメモリ位置に，データバス16から与えられたデータを蓄積する。
　(ｆ)　集積回路チップの動作は，次のとおりである。
　外側の端子50からあらかじめ定められた制御信号を受信する以前は，フューズ素
子42は，初期状態にある。この状態ではデコーダ40は，蓄積を阻止するものではな
いので，メモリ制御論理回路38は，書き込み要求に対して，通常どおり書込信号を
送出し，アドレス信号により指定されたメモリ位置にデータを蓄積することができ
る。このとき，あらかじめ定められたメモリ位置を指定すれば，同メモリ位置にデ
ータ（安全確保データ）を蓄積することができる。
　外側の端子50からあらかじめ定められた制御信号を受信した時は，フューズ変更
装置44は，フューズ素子42を改変できない変更状態に変化させるための信号を出力
し，これを受けてフューズ素子42は，初期状態から改変できない変更状態に変化
し，その旨の信号を出力をする。デコーダ40は，フューズ素子42が改変できない変
更状態に変化したことを受け，その後はアドレス信号を監視する態様に移行する。
そして，アドレス信号があらかじめ定められたメモリ位置を指示したときには，常
に蓄積を阻止することを指示する信号を出力し，同メモリ位置を指示しないとき
は，同信号は出力しない。メモリ制御論理回路38は，蓄積を阻止することを指示す
る信号を受けたときは，書込信号を送出しない。その結果，あらかじめ定められた
メモリ位置に新たにデータが書き込まれることを阻止することができる。
　(４)　ところで，被告は，第１実施例の記載が不明瞭であるとして，下記のよう
な主張をするので，これに沿って検討する。
　(４－１)　被告は，フューズ変更装置44及びフューズ素子42につき，その具体的
回路構成や入出力信号の形態が記載されていないから，容易にその実施をすること
ができないと主張する。
　検討するに，フューズ変更装置44は，あらかじめ定められた制御信号に応答し
て，フューズ素子42を改変できない変更状態に変化させる旨の信号を出力するもの
である。その入力信号は，上記制御信号とこれと区別される信号とからなる２値信
号であり，出力信号も改変できない変更状態に変化させる旨とそうでない旨の２値
信号である。入出力信号が担う情報を捨象して考えると，フューズ変更装置44は，
入力信号が２値のうちの一方の値（あらかじめ定められた制御信号）のときに限
り，出力信号が２値のうち一方の値となる回路装置である。このような入出力関係
は通常の２値論理素子又は増幅回路において普通のものである。また，このような
入出力関係を実現する回路装置の製作が不可能であることを示す証拠も見当たらな
い。
　フューズ素子42につき，本願明細書には，「フューズ素子は金属導電層，ポリシ
リコン導電層，またはそれらの組合わせによりチップ中に形成されることができ
る。」と，その具体的構成が記載されている。
　また，乙第５号証（特開昭６１－１４００００号公報）には，プログラマブル読
出し専用メモリの「追加書込禁止機構」に関して，「書込用高電圧印加端子（VPF端
子）…である端子Ｂと内部回路５との間に接続される溶断ヒューズ部４と，高電圧
印加が可能な信号入力端子Ａと，この信号入力端子Ａに接続し入力された信号が所
定の電圧以上であるとき信号を出力する高電圧比較部３と，溶断ヒューズ部４と信
号入力端子Ａとの間に接続しかつ高電圧比較部３からの出力信号により導通し溶断
ヒューズ部４を溶断せしめる電流を流すトランスファ・トランジスタＱ５とを含ん
で構成される。」（２頁右上欄），「第２図は第１図に示すヒューズ溶断部の一例
の平面図である。溶断ヒューズ部の下層に多結晶シリコン11を配置する。」（２頁
右上欄），「信号入力端子Ａに12Ｖが印加されたとき，高電圧比較部３はしきい値
電圧以上の信号が入力されたと判断し，高レベルの信号を出力する。この信号によ
り…トランスファ・トランジスタＱ５は導通し，溶断ヒューズ部４の多結晶シリコ
ン11（第２図参照）に電流を流す。すると多結晶シリコン11の細くなった部分は高
温発熱し，アルミニウム13を溶断する。これにより端子Ｂは内部回路５と切離され
るので，追加書込みができなくなる。」（２頁左下欄～右下欄）とそれぞれ記載さ
れている。
　これらによれば，「追加書込禁止機構」は，端子Ａに12Ｖ（あらかじめ定められ
た制御信号）を入力する以前は，端子Ｂから内部回路５に溶断ヒューズ部４を介し
て書込用高電圧を印加していたところへ，端子Ａに12Ｖを入力しこれに応答させて
Ｑ５から電流を供給してアルミニウム13を溶断し，内部回路５を端子Ｂから切離し
て，以後，書込用高電圧を印加しないようにする構成であり，同機構は，フューズ
機構と呼ぶべきものであることは明らかである。加えて，このようなフューズ機構
は，本件出願時，当業者の間では普通に使用されていたものと認められる。
　そうすると，本願発明のフューズ変更装置44及びフューズ素子42の上記構成と上
記フューズ機構の構成との共通性（金属導電層とポリシリコン導電層との組合わせ
からなること）に照らせば，本願発明のフューズ機構の一つとして乙第５号証に記
載のようなフューズ機構を想定することは，当業者にさほど困難であるとは認めら
れない。当業者は，本願明細書の記載だけで，その具体的構成を容易に想起するこ
とができるというべきである。
　(４－２)　被告は，「安全確保区域11の内部にある端子（図示せず）」はどのよ
うなものを想定しているのか不明であるから，容易にその実施をすることができな
いと主張する。
　しかし，あらかじめ定められた制御信号の入力端子の一つの例として，安全確保
区域11の外側にある端子が明らかである以上，他の例として示された内部にある端
子に関する記載は，記載不備の判断の結論を左右するものではない（なお，審決
は，同記載が記載不備であるとは認定してはいない。）。
　(４－３)　被告は，デコーダ40の具体的回路構成，入出力信号の形態，書込を阻
止すべきメモリ位置の設定方法等につき記載されていないので，容易にその実施を
することができないと主張する。
　検討するに，上記乙第５号証のフューズ機構は，端子Ａへの入力（12Ｖ）の前後
で内部回路５に対して高電圧の印加及び印加の切り離しを行うことから，結果的に
２値信号を出力していることは明らかである。したがって，本願発明のフューズ素
子42も初期状態と改変できない変更状態に対応して２値信号を出力していること
は，明らかである。
　デコーダ40は，フューズ素子42からの２値信号により，メモリ制御論理回路38が
通常の書き込み動作をするように作用する状態から，アドレス信号を選択しメモリ
制御論理回路38が書込信号の送出と送出停止を選択的に行う動作をするように作用
する状態に切り換わることが認められる。２値信号により２つの状態を切り換える
ことが普通の論理回路で実現可能であることは，明らかである。
　乙第４号証（特開昭６２－８０７４４号公報）には，「〔産業上の利用分野〕本
発明はＲＡＭ（…）の制御回路に関し，特に書込み禁止番地領域を有するＲＡＭの
制御回路に関する。〔従来の技術〕従来，この種のＲＡＭの制御回路は，ＲＡＭの
書込み禁止領域が論理ゲートで組まれて選択されるようになっていた。〔発明が解
決しようとする問題点〕上述した従来のＲＡＭの制御回路は，ＲＡＭの書込み禁止
領域がＲＡＭのアドレスバス線の何本かを入力とした論理ゲートで組まれて選択さ
れる…。さらに，書込み禁止領域の変更を行うためには回路パターンと論理ゲート
の変更もせざるをえなくなる…。」（１頁右下欄～２頁左上欄）と記載されてい
る。
　ここに記載された「ＲＡＭの制御回路」は，アドレスバス線に供給されるアドレ
ス信号からＲＡＭの特定の書き込み禁止領域を「選択」するものであり，本願発明
でのあらかじめ定められたメモリ位置を選択する「デコーダ」の機能と同じ機能を
果たすものであることは明らかである。被告による「一般に，「デコーダ」は解読
器を意味するので，アドレス信号を解読する」との主張とも符合するものである。
加えて，このような選択機能は，本件出願時，当業者の間では普通に知られていた
ものと認められる（乙４）。そして，このような「ＲＡＭの制御回路」は，「アド
レスバス線の何本かを入力とした論理ゲートで組まれて」おり，「回路パターンと
論理ゲートの変更」により書き込み禁止領域に変更を行うものであり，その具体的
内部構成やメモリ位置の設定方法なども開示されている。
　そうすると，本願発明のデコーダ40の選択機能と乙第４号証の制御回路の機能と
の共通性に照らせば，本願発明のデコーダ40の一つとして乙第４号証に記載のよう
なもの（論理ゲートで組まれること）を想定することは，当業者にさほど困難であ
るとはいえない。
　以上によれば，本願明細書の記載だけで，当業者は，デコーダ40の具体的構成を
容易に想起することができるというべきである。
　(４－４)　被告は，原告は本願発明のデコーダが従来のものとは異なる格別のも
のであると主張するから（意見書又は手続補正書別紙の審判請求書での主張），容
易にその実施をすることができる程度に記載すべきであり，また，記載不備に関す
る原告の主張は，意見書等での主張と一貫しない旨主張する。
　しかし，被告が指摘する意見書又は手続補正書別紙の審判請求書の主張は，本願
発明のデコーダは引用刊行物（乙４）に記載のＲＯＭとは異なる旨や同刊行物には
記載されていない旨を主張するものであり，記載不備に関する主張ではない。記載
不備は，明細書の記載要件に係るものであり，引用刊行物の記載とは関係がない。
被告の上記主張は，的を射ていないというほかない。
　(４－５)　被告は，メモリ制御論理回路38の具体的回路構成が記載されておら
ず，デコーダ40からの信号とアドレス信号とを利用して，どのようにしてメモリＭ
のデータ蓄積を阻止するのか理解できないと主張する。
　検討するに，前掲甲第１２号証(特許第２５９５８０８号公報）（第１図）によれ
ば，メモリ制御回路12は，プロセッサ20から書込命令信号S1を受けてランダムアク
セスメモリ11に書込信号S7を送出し，メモリ11は書込信号S7を受けてデータ蓄積を
する。本願発明のメモリ制御論理回路38がこれに対応することは明らかであるか
ら，メモリ制御論理回路38は，通常，書き込み要求を受けて書込信号を送出する動
作をすることが認められる。そうすると，メモリ制御論理回路38は，単に，デコー
ダ40から阻止すべき旨の出力を受けて書込信号の送出を停止することが認められ
る。２値信号により信号の送出を切り換えることが普通の論理回路で実現可能であ
ることは，明らかであるから，本願発明のメモリ制御論理回路38が，上記甲第１２
号証に記載のような，通常のメモリ制御回路において，普通の論理回路による切り
換え動作を付加したものであることは，容易に想定することが可能である。
　(４－６)　被告は，メモリＭの具体的構成が不明瞭であると主張する。
　しかし，メモリがアドレス信号，データ信号及び書込信号を受けて書き込み動作
をすることは，甲第１２号証（第１図）の記載を待つまでもなく周知である。本願
発明は，メモリが受ける同書込信号を得るに至るまでの制御に関するものであり，
かつ，その制御もメモリの構造的変更を伴うものではない。
　(４－７)　被告は，一部回路要素につき入出力信号の形態又はタイミングも不明
瞭であると主張する。
　しかし，前記のとおり，各回路要素の出力状態が２状態であることを否定する記
載はなく，２状態が２値信号により表されることは通常であるから，入出力信号の
形態又はタイミングが不明瞭であるとはいえない。
　(５)　以上を要するに，第１実施例における各回路要素の動作及び集積回路チッ
プの動作は，明確であり，ブラックボックスであることをもって，各回路要素の製
作，実施が不可能であるとはいえない。したがって，本願明細書の第１実施例に係
る記載において，同実施例が不明瞭であるとする点があるとはいえない。よって，
これを不明瞭であるとし，本願発明の構成に欠くことができない事項が何か不明で
あり，当業者が容易にその実施をすることができる程度に本願発明の構成，効果を
記載したとはいえず，また，特許請求の範囲の欄に本願発明の構成に欠くことがで
きない事項のみが記載されているとはいえないなどした審決の判断は，誤りである
といわざるを得ない。
　２　第２実施例に係る記載の不備（余事記載）
　被告は，前記のとおり，本件明細書中の第２図に関する記載事項（第２実施例に
係る記載）が余事記載であることは争わないとした上，余事記載があることのみで
は特許法３６条３項違反とはならないが，本件のように，本願発明の実施例である
第１図に係る発明について，前記のとおり，同項違反があるときに，それと合わせ
て，それ以外の部分についても同項違反があるとすることまでも排除されるもので
はない旨主張する。そして，前記の第１図に関する記載（第１実施例に係る記載）
が十分具体的にされているかが争点となる旨主張する（第５回弁論準備手続調
書）。
　しかしながら，本願発明の第１実施例に係る発明について，不明瞭とはいえず，
特許法３６条３項に違反するといえないことは，前記１で検討したとおりであるか
ら，被告の主張は前提を欠くものである。結局，前記１に判示したところと相まっ
て，この点に関する原告の取消事由の主張も理由があることになる。
　３　結論
　以上のとおり，原告の審決取消事由の主張は理由があり，審決は取り消されるべ
きである。
　よって，主文のとおり判決する。
東京高等裁判所第１８民事部
　　　　裁判長裁判官　　　　塚　　　原　　　朋　　　一
　　　　　　　　　　裁判官　　　　塩　　　月　　　秀　　　平
　　　　　　　　　　裁判官　　　　田　　　中　　　昌　　　利
【別紙】　審決の理由
平成７年審判第１０５８９号事件，平成１２年４月１８日付け審決
（下記は，上記審決の理由部分について，文書の書式を変更したが，用字用語の点
を含め，その内容をそのまま掲載したものである。）
理　由
Ａ　本件審判請求に係る出願は，明細書及び図面の記載から見て「メモリに蓄積さ
れたデータの変更が阻止される安全確保集積回路チップ」に関する発明（以下，
「本願発明」という）に係るものである。
Ｂ　当審の平成１１年５月２８日付けの拒絶理由は，要するに，
　本件出願は，明細書及び図面の記載が以下１，２項の点で不備のため，本願発明
の構成，効果が不明であるので，特許法第３６条第３項乃至第５項に規定する要件
を満たしていない，
　特に，明細書第９頁第１５行～第１９頁第５行の記載では，２つの実施例の構成
及びその動作が不明である（ａ，第１図及び第２図の各ブラックボックスの構成内
容が不明である。ｂ，各ブラックボックスを入出力する信号，データが不明であ
る。ｃ，第１０頁第９行～第１１行の記載では，「メモリＭ」の構成が不明であ
る。ｄ，第１０頁第１２行～第１７行の記載では，「メモリ制御論理回路３８」の
構成が不明である（前記拒絶理由では，「メモリＭ」の構成が不明であると記載し
たが，「メモリ制御論理回路３８」の誤記である。当該箇所は「メモリ制御論理回
路３８」の構成について説明したものであり，ｃで既に「メモリＭ」の構成が不明
である旨述べている）。ｅ，第１１頁第９行～第１３行の記載では，「フューズ変
更装置４４」の構成が不明である。ｆ，第１１頁第１７行～第１２頁第５行の記載
では，「デコーダ４０」の構成が不明である。ｇ，以上ｃ～ｆの様に不明であるの
で，第１２頁第１５行～第１３頁第１行の記載の文意が不明である。ｈ，第１３頁
第２０行～第１４頁第５行の記載では，その文意が不明である。ｉ，第１５頁第１
０行～第１５行の記載では，その文意が不明である。ｊ，第１５頁第１６行～第２
０行の記載では，その文意が不明である。ｋ，第１６頁第１行～１９頁第５行の記
載では，以上ｈ～ｊの様に第２の実施例が不明であるので，その文意が不明であ
る。ｌ，以上ａ～ｋの様に不明であるので，「メモリの予め定められた位置に蓄積
された安全確保データの変更が阻止される」という目的を達成する理由が不明であ
り，本願発明の効果が不明である）ので，本願発明の構成，効果が不明であり（１
項），
　１項記載の様に，２つの実施例の構成及びその動作が不明であるので，本願発明
の構成に欠くことができない事項が不明である（２項），
というものである。
Ｃ　本件明細書（平成１１年１２月１３日付け手続補正書により補正された明細
書，なお図面を含む）の記載について検討する。なお，前記補正は，簡単な言い換
えや読点の挿入だけであって，実質的変更は何も無い。
１　補正によっても依然として，明細書第９頁第１５行～第１９頁第５行の記載で
は，２つの実施例の構成及びその動作が不明であるので，本願発明の構成，効果が
不明である。
（実施例の構成内容及びその動作を具体例を挙げる等して明らかにするよう指摘し
たが，明細書は実質的に変わらず，意見書でも明細書の記載を単に引用し，なぞ
り，或いは言い換えるだけで，具体例を挙げていない。最高裁昭和６１年（オ）第
４５４号判決を参照されたい）
２　１項記載の様に，２つの実施例の構成及びその動作が不明であり，本願発明の
構成，効果が不明であるので，本願発明の構成に欠くことができない事項が何か不
明である。
３　本願発明の構成に欠くことができない事項が何か不明であるので，特許請求の
範囲の欄に本願発明の構成に欠くことができない事項のみが記載されているとは認
められない。
４　以上述べたように，補正によっても依然として，本願発明の構成，効果が不明
であり，従って当業者が容易にその実施をすることができる程度に本願発明の構
成，効果を記載したとは認められず，また特許請求の範囲の欄に本願発明の構成に
欠くことができない事項のみが記載されているとも認められない。
Ｄ　出願人の平成１１年１２月１３日付け意見書の５．理由における主張について
検討する。
　出願人は，第２頁第４行で「明細書の記載をより明確にするよう訂正」したと主
張しているが，前記補正書に依る明細書の補正は，前述した様に読点の挿入及び簡
単な言い換えに過ぎず，実質的には何も変わりは無い。
（１）の（ａ）について，
ａ－１　出願人は，明細書の記載に基づき、図１のシステムにおける「メモリ制御
論理回路３８」の実施が可能であると主張しているが，当該回路の構成内容を依然
として明らかにせず，当該回路の実施が可能である根拠も明らかにしていない。
（平成１２年に行った複数回の面接に於いても当該回路の構成内容を明らかに出来
なかった）
　従って，出願人の前記主張は失当である。
ａ－２　出願人は，「デコーダ４０」は周知の装置であり，明細書の記載に基づ
き、図１のシステムにおける「デコーダ４０」の実施が可能であると主張している
が，当該回路の構成内容を依然として明らかにせず，当該回路の実施が可能である
根拠も明らかにしていない。（平成１２年に行った複数回の面接に於いて初めて示
した「デコーダ４０」は，その一部を周知のデコーダとする装置であって，全体が
周知のデコーダ装置でない）
　従って，出願人の前記主張は失当である。
ａ－７　出願人は，ボックス５４は「ブラックボックス」ではない，図２に示すよ
うに「メモリ制御論理回路」を含む，と主張している。
　しかし，ボックス５４が「メモリ制御論理回路」を含むという主張は誤りであ
る。
　明細書では，ボックス５４は「メモリ制御論理回路」であると記載されていて，
「メモリ制御論理回路」を含むとは記載されていない。
　従って，出願人の前記主張は失当である。
　なお，ボックス３８も「メモリ制御論理回路」であると記載されていて，ボック
ス５４とボックス３８は同じ回路であるが，２つのボックス３８，５４が同じ回路
である理由が不明である。（ボックス５４の「ＡＮＤゲート６０」と「消去可能メ
モリ５２」の間に介在する「インバータ６２」と線路から成るものはデコーダと思
量されるが，そうであればボックス３８もデコーダを有することになり，このデコ
ーダと「デコーダ４０」の図１のシステムに於ける技術的意義が不明である。要す
るに，「メモリ制御論理回路３８」の構成内容が不明である）
（１）の（ｂ）について，
　出願人のｂ－１～ｂ－６に於ける主張は，Ｃの１で述べた様に明細書の記載を引
用し，なぞり，或いは言い換えたに過ぎず，具体例は示していない。そのため，第
１図及び第２図の各「ブラックボックス」の構成内容を想定出来ない。
（１）の（ｄ）について，
　出願人の（ｄ）に於ける前半の主張は，Ｃの１で述べた様に明細書の記載をなぞ
ったに過ぎず「メモリ制御論理回路３８」の構成内容を明らかにするものでないの
で，「メモリ制御論理回路３８」の構成内容は想定出来ない。
　出願人は（ｄ）の後半で，要するに，他の位置への一般のデータの書込みについ
ては、本願発明に直接関係しないので、本願明細書には記載していない，その場合
に別の書込み信号が使用されるであろうことは当業者にとって明白である，と主張
している。
　しかし，本願発明の「安全確保メモリＭ」は「安全確保データ」と「一般デー
タ」の双方を蓄積するメモリと思量され（「安全確保データ」だけならば「デコー
ダ４０」は不要であろう），本願発明のメモリシステムは「安全確保データ」と
「一般データ」の双方へのアクセスが出来る構成でなければならず，他の位置への
「一般データ」の書込みアクセスに関する構成は，本願発明の構成に直接関係する
ことである。「その場合に別の書込み信号が使用される」と言うが，（「書込み信
号４７」と）「別の書込み信号」を用いたメモリシステムの動作は勿論のこと構成
さえも明細書及び図面に記載されていない。そして，２つの「書込み信号」を用い
たメモリシステムは一般的ではない。故に，「当業者にとって明白である」という
主張は根拠が無い。
　従って，出願人の前記主張は何れも失当である。
（１）の（ｆ）について，
　出願人の主張にも拘わらず，依然として「デコーダ４０」の構成が不明である。
ａ－２及びａ－７（括弧書き）の記載を参照のこと。
（１）の（ｇ）について，
　以上述べた様に，本願発明の主要な構成要素の内容が不明であるので，依然とし
て指摘箇所の記載の文意が不明である。
（１）の（ｈ）～（ｋ）について，
　第２の実施例の具体例が示されないので，出願人の主張にも拘わらず依然として
第２の実施例の技術的意義が不明である。
（１）の（ｌ）について，
　以上述べた様に，本願発明の第１，第２の実施例の構成内容が不明であるので，
依然として本願発明の効果が不明である。
（２）について，
　Ｃの２参照
Ｅ　結び
　以上Ａ～Ｄ項を総合して判断すると，本件出願は，明細書（図面を含む）に当業
者が容易にその実施をすることができる程度に本願発明の構成，効果を記載したと
は認められず，また特許請求の範囲の欄に本願発明の構成に欠くことができない事
項のみが記載されているとも認められず，特許法第３６条第３項乃至第５項に規定
する要件を満たしていないので，当審で通知した上記拒絶理由によって拒絶する。
よって，結論の通り審決する。
　　　　　　　　平成１２年　４月１８日

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