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平成１９年１０月２３日判決言渡同日原本領収裁判所書記官
平成１８年（ワ）第６５４８号損害賠償等請求事件
口頭弁論終結日平成１９年７月２６日
判決
アメリカ合衆国カリフォルニア州＜以下略＞
原告インターナショナルレクティファイヤー
コーポレーション
訴訟代理人弁護士上山浩
同川井信之
訴訟代理人弁理士谷義一
同新開正史
補佐人弁理士濱中淳宏
東京都千代田区＜以下略＞
被告新電元工業株式会社
訴訟代理人弁護士松本直樹
同牧野知彦
補佐人弁理士畑中孝之
主文
１原告の請求をいずれも棄却する。
２訴訟費用は，原告の負担とする。
３本件につき原告のために控訴の付加期間を３０日と定める。
事実及び理由
第１請求
１被告は，原告に対し，金４億円及びこれに対する平成１８年４月１８日から
支払済みまで年５分の割合による金員を支払え。
２被告は，別紙物件目録記載の製品を生産し，譲渡し，輸入し，又は譲渡の申
出をしてはならない。
３被告は，その占有に係る前項記載の製品を廃棄せよ。
第２事案の概要
本件は「シャットダウン機能を有する安定器用集積回路」についての特許，
権（特許番号第２９９４３１４号）及び「抵抗をブートストラップ・ダイオー
ドに直列結合したモノリシック・ゲート・ドライバ・デバイス」についての特
許権（特許番号第２８９８２７２号）を有している原告が，被告が製造・販売
した別紙物件目録記載の半導体装置が上記各特許権の特許発明の技術的範囲に
属し，またはその間接侵害品（特許法１０１条１号，２号）に当たり，その生
産・譲渡・輸入・譲渡の申出が上記特許権を侵害したものであると主張して，
被告に対し，上記半導体装置の生産・譲渡・輸入・譲渡の申出の差止及び上記
半導体装置の廃棄並びに損害賠償金４億円及びこれに対する遅延損害金（不法
行為の後の日である平成１８年４月１８日から支払済みまで民法所定の年５分
の割合によるもの）の支払を求めている事案である。。
１前提となる事実等（当事者間に争いがないか，該当箇所末尾掲記の各証拠及
び弁論の全趣旨により認められる）。
()原告が有している特許権１1
原告は，次の特許権を有している（以下「本件特許権１」といい，その，
特許を「本件特許１」という（甲１，甲３）。）。
ア特許番号第２９９４３１４号
イ発明の名称シャットダウン機能を有する安定器用集積回路
ウ出願日平成９年１０月１７日
エ優先日１９９６年（平成８年）１０月２１日
オ登録日平成１１年１０月２２日
カ本件特許１の特許出願の願書に添付した明細書（以下「本件明細書１」
というの特許請求の範囲請求項５の記載は次のとおりである以。）（），（
下，請求項５の特許発明を「本件特許発明１」という。本判決添付の本件
特許１の特許公報参照。。）
「直流バス電源により負荷回路を駆動する回路において，直流バス電源
に接続され，直流バス電源に接続された第１および第２の直流端子と，負
荷回路に対して出力信号を供給するための共通端子とを有するハーフブリ
ッジの構成で接続された第１および第２のＭＯＳゲート型パワー半導体デ
バイスと，上記共通端子は，上記第１及び第２のＭＯＳゲート型パワー半
導体デバイス間のノードにおいて設けられており，上記第１および第２の
ＭＯＳゲート型パワー半導体デバイスをそれぞれ駆動するための第１およ
び第２の出力と，上記第１および第２のＭＯＳゲートパワー半導体デバイ
スのうちの一方のターンオンを，上記第１および第２のＭＯＳゲートパワ
ー半導体デバイスのうちの他方のターンオフ後，遅延時間間隔の間，遅延
させることにより，上記第１および第２のＭＯＳゲートパワー半導体デバ
イスの同時駆動を防止するデッドタイム遅延回路と，外部タイミングコン
デンサ上の電圧からなる上記ロー論理レベル信号がしきい値電圧より低い
ときに，上記第１および第２のＭＯＳゲート型パワー半導体デバイスをタ
ーンオンおよびターンオフさせるための高圧側および低圧側出力の上記供
給を停止させるための上記ロー論理レベル信号に接続されたシャットダウ
ン回路とを有する自己発振駆動回路とからなり，上記シャットダウン回路
は，上記外部タイミングコンデンサ上の電圧を上記しきい値電圧と比較す
るしきい値電圧検出回路を有することを特徴とする回路」。
()原告が有している特許権２2
原告は，次の特許権を有している（以下「本件特許権２」といい，その，
特許を「本件特許２」という（甲２，甲４）。）。
ア特許番号第２８９８２７２号
イ発明の名称抵抗をブートストラップ・ダイオードに直列結合したモ
ノリシック・ゲート・ドライバ・デバイス
ウ出願日平成１０年４月２３日
エ優先日１９９７年（平成９年）４月２３日
オ登録日平成１１年３月１２日
カ本件特許２の特許出願の願書に添付した明細書（以下「本件明細書２」
という）の特許請求の範囲の請求項１の記載は，次のとおりである（以。
下，請求項１の特許発明を「本件特許発明２」という。本判決添付の本件
特許２の特許公報参照。。）
「電力回路において，少なくとも１個の高位側ＭＯＳゲート・トランジ
スタと，前記高位側ＭＯＳゲート・トランジスタに直列結合された，電源
の高位および低位電力端子と並列にブリッジ回路を形成することが可能な
少なくとも１個の低位側ＭＯＳゲート・トランジスタと，前記高位側ＭＯ
Ｓゲート・トランジスタの伝導特性を変化させることが可能な出力を有す
る高位側ドライバ回路と，前記高位側および低位側トランジスタを有する
ブートストラップ構成内に構築され，前記高位側ドライバ回路に動作電圧
を供給する直列結合されたダイオードおよびキャパシタと，前記低位側Ｍ
ＯＳゲート・トランジスタの伝導特性を変化させることが可能な出力を有
する低位側ドライバ回路と，前記低位側ドライバ回路に結合され，前記低
位側ドライバ回路に動作電圧を供給する低位側電圧源であって，前記直列
結合されたダイオードおよびキャパシタと直列な低位側電圧源と，前記高
位側および低位側ＭＯＳゲート・トランジスタと直列に位置づけられ，前
記高位側および低位側ＭＯＳゲート・トランジスタ内の伝導変化に応答し
て前記低位側ＭＯＳゲート・トランジスタを流れる電流を誘導する漂遊イ
ンダクタンスと，前記低位側電圧源と前記ダイオードとの間で直列結合さ
れ，前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダク
タンスによる前記誘導電流の成分を減少させる第１電流制限要素と，前記
低位電力端子と前記低位側電圧源との間で直列結合され，前記ダイオード
を通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘
導電流の成分を減少させることが可能な第２電流制限要素とを備えること
を特徴とする電力回路」。
キ本件明細書２の特許請求の範囲の請求項３の記載は，次のとおりである
（以下，請求項３の特許発明を「本件特許発明３」という。本判決添付の
本件特許２の特許公報参照。。）
「請求項２に記載の電力回路において，前記漂遊インダクタンスによる
前記誘導電流は持続時間を有し，前記第１抵抗は第１抵抗値を有し，前記
第２抵抗は第２抵抗値を有し，前記キャパシタはキャパシタンスを有し，
前記第１抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に
大きく，前記第２抵抗値と前記キャパシタンスとの積は前記持続時間より
も十分に大きいことを特徴とする電力回路」。
ク本件明細書２の特許請求の範囲の請求項２の記載は，次のとおりである
（本判決添付の本件特許２の特許公報参照。。）
「請求項１に記載の電力回路において，前記第１電流制限要素は第１抵
抗であり，前記第２電流制限要素は第２抵抗であることを特徴とする電力
回路」。
ケ本件明細書２の特許請求の範囲の請求項７の記載は，次のとおりである
（以下，請求項７の特許発明を「本件特許発明４」といい，本件特許発明
，，「」。１本件特許発明２本件特許発明３と併せて本件各特許発明という
本判決添付の本件特許２の特許公報参照。。）
「請求項６に記載の電力回路において，前記漂遊インダクタンスによる
前記誘導電流は持続時間を有し，前記第１抵抗は第１抵抗値を有し，前記
第２抵抗は第２抵抗値を有し，前記キャパシタはキャパシタンスを有し，
前記第１抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に
大きく，前記第２抵抗値と前記キャパシタンスとの積は前記持続時間より
も十分に大きいことを特徴とする電力回路」。
コ本件明細書２の特許請求の範囲の請求項６の記載は，次のとおりである
（本判決添付の本件特許２の特許公報参照。。）
「請求項５に記載の電力回路において，前記第１電流制限要素は第１抵
抗であり，前記第２電流制限要素は第２抵抗であることを特徴とする電力
回路」。
サ本件明細書２の特許請求の範囲の請求項５の記載は，次のとおりである
（本判決添付の本件特許２の特許公報参照。。）
「電力回路において，少なくとも１個の高位側ＭＯＳゲート・トランジ
スタと，前記高位側ＭＯＳゲート・トランジスタに直列結合された，電源
の高位および低位電力端子と並列にブリッジ回路を形成することが可能な
少なくとも１個の低位側ＭＯＳゲート・トランジスタと，前記高位側ＭＯ
Ｓゲート・トランジスタの伝導特性を変化させることが可能な出力を有す
る高位側ドライバ回路と，前記高位側および低位側トランジスタを有する
ブートストラップ構成内に構築され，前記高位側ドライバ回路に動作電圧
を供給する直列結合されたダイオードおよびキャパシタと，前記低位側Ｍ
ＯＳゲート・トランジスタの伝導特性を変化させることが可能な出力を有
する低位側ドライバ回路と，前記低位側ドライバ回路に結合され，前記低
位側ドライバ回路に動作電圧を供給する低位側電圧源であって，前記直列
結合されたダイオードおよびキャパシタと直列な低位側電圧源と，前記低
位側および高位側ドライバ回路の間で結合されたサブストレイト・ダイオ
ードであって，前記サブストレイト・ダイオードのカソードは前記ダイオ
ードと前記キャパシタとの接合点に接続されているサブストレイト・ダイ
オードと，前記高位側および低位側ＭＯＳゲート・トランジスタと直列に
位置づけられ，前記高位側および低位側ＭＯＳゲート・トランジスタ内の
伝導変化に応答して前記低位側ＭＯＳゲート・トランジスタを流れる電流
を誘導する漂遊インダクタンスと，前記低位側電圧源と前記ダイオードと
の間で直列結合され，前記ダイオードを通じて前記キャパシタに流れ込む
前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第１電流
，，制限要素と前記低位電力端子と前記低位側電圧源との間で直列結合され
前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタン
スによる前記誘導電流の成分を減少させることが可能な第２電流制限要素
と，前記低位電力端子から前記サブストレイト・ダイオードへ直列結合さ
れ，前記サブストレイト・ダイオードを通じて前記キャパシタに流れ込む
前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第３電流
制限要素とを備えることを特徴とする電力回路」。
()構成要件3
本件各特許発明を構成要件に分説すると，次のとおりである（以下，分説
した各構成要件をその符号に従い「構成要件１−Ａ」のように表記する。。）
ア本件特許発明１
１−Ａ直流バス電源により負荷回路を駆動する回路において，
１−Ｂ直流バス電源に接続され，直流バス電源に接続された第１および
第２の直流端子と，負荷回路に対して出力信号を供給するための共
通端子とを有するハーフブリッジの構成で接続された第１および第
２のＭＯＳゲート型パワー半導体デバイスと，
１−Ｃ上記共通端子は，上記第１及び第２のＭＯＳゲート型パワー半導
体デバイス間のノードにおいて設けられており，
１−Ｄ上記第１および第２のＭＯＳゲート型パワー半導体デバイスをそ
れぞれ駆動するための第１および第２の出力と，
１−Ｅ上記第１および第２のＭＯＳゲートパワー半導体デバイスのうち
の一方のターンオンを，上記第１および第２のＭＯＳゲートパワー
半導体デバイスのうちの他方のターンオフ後，遅延時間間隔の間，
遅延させることにより，上記第１および第２のＭＯＳゲートパワー
半導体デバイスの同時駆動を防止するデッドタイム遅延回路と，
１−Ｆ外部タイミングコンデンサ上の電圧からなる上記ロー論理レベル
信号がしきい値電圧より低いときに，上記第１および第２のＭＯＳ
ゲート型パワー半導体デバイスをターンオンおよびターンオフさせ
るための高圧側および低圧側出力の上記供給を停止させるための上
記ロー論理レベル信号に接続されたシャットダウン回路と
１−Ｇを有する自己発振駆動回路とからなり，
１−Ｈ上記シャットダウン回路は，上記外部タイミングコンデンサ上の
電圧を上記しきい値電圧と比較するしきい値電圧検出回路を有する
１−Ｉことを特徴とする回路。
イ本件特許発明２
２−Ａ電力回路において，
２−Ｂ少なくとも１個の高位側ＭＯＳゲート・トランジスタと，
２−Ｃ前記高位側ＭＯＳゲート・トランジスタに直列結合された，電源
の高位および低位電力端子と並列にブリッジ回路を形成することが
可能な少なくとも１個の低位側ＭＯＳゲート・トランジスタと，
２−Ｄ前記高位側ＭＯＳゲート・トランジスタの伝導特性を変化させる
ことが可能な出力を有する高位側ドライバ回路と，
２−Ｅ前記高位側および低位側トランジスタを有するブートストラップ
構成内に構築され，前記高位側ドライバ回路に動作電圧を供給する
直列結合されたダイオードおよびキャパシタと，
２−Ｆ前記低位側ＭＯＳゲート・トランジスタの伝導特性を変化させる
ことが可能な出力を有する低位側ドライバ回路と，
２−Ｇ前記低位側ドライバ回路に結合され，前記低位側ドライバ回路に
動作電圧を供給する低位側電圧源であって，前記直列結合されたダ
イオードおよびキャパシタと直列な低位側電圧源と，
２−Ｈ前記高位側および低位側ＭＯＳゲート・トランジスタと直列に位
置づけられ，前記高位側および低位側ＭＯＳゲート・トランジスタ
内の伝導変化に応答して前記低位側ＭＯＳゲート・トランジスタを
流れる電流を誘導する漂遊インダクタンスと，
２−Ｉ前記低位側電圧源と前記ダイオードとの間で直列結合され，前記
ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタ
ンスによる前記誘導電流の成分を減少させる第１電流制限要素と，
２−Ｊ前記低位電力端子と前記低位側電圧源との間で直列結合され，前
記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダク
タンスによる前記誘導電流の成分を減少させることが可能な第２電
流制限要素と
２−Ｋを備えることを特徴とする電力回路。
ウ本件特許発明３
３−Ａ構成要件２−Ａに同じ（電力回路において），
３−Ｂ構成要件２−Ｂに同じ（少なくとも１個の高位側ＭＯＳゲート・
トランジスタと），
３−Ｃ構成要件２−Ｃに同じ（前記高位側ＭＯＳゲート・トランジスタ
に直列結合された，電源の高位および低位電力端子と並列にブリッ
ジ回路を形成することが可能な少なくとも１個の低位側ＭＯＳゲー
ト・トランジスタと），
３−Ｄ構成要件２−Ｄに同じ（前記高位側ＭＯＳゲート・トランジスタ
の伝導特性を変化させることが可能な出力を有する高位側ドライバ
回路と），
３−Ｅ構成要件２−Ｅに同じ（前記高位側および低位側トランジスタを
有するブートストラップ構成内に構築され，前記高位側ドライバ回
路に動作電圧を供給する直列結合されたダイオードおよびキャパシ
タと），
３−Ｆ構成要件２−Ｆに同じ（前記低位側ＭＯＳゲート・トランジスタ
の伝導特性を変化させることが可能な出力を有する低位側ドライバ
回路と），
３−Ｇ構成要件２−Ｇに同じ（前記低位側ドライバ回路に結合され，前
記低位側ドライバ回路に動作電圧を供給する低位側電圧源であっ
て，前記直列結合されたダイオードおよびキャパシタと直列な低位
側電圧源と），
３−Ｈ構成要件２−Ｈに同じ（前記高位側および低位側ＭＯＳゲート・
トランジスタと直列に位置づけられ，前記高位側および低位側ＭＯ
Ｓゲート・トランジスタ内の伝導変化に応答して前記低位側ＭＯＳ
ゲート・トランジスタを流れる電流を誘導する漂遊インダクタンス
と），
３−Ｉ構成要件２−Ｉに同じ（前記低位側電圧源と前記ダイオードとの
間で直列結合され，前記ダイオードを通じて前記キャパシタに流れ
込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させ
る第１電流制限要素と），
３−Ｊ構成要件２−Ｊに同じ（前記低位電力端子と前記低位側電圧源と
の間で直列結合され，前記ダイオードを通じて前記キャパシタに流
れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少さ
せることが可能な第２電流制限要素と）
３−Ｋ前記第１電流制限要素は第１抵抗であり，前記第２電流制限要素
は第２抵抗であり，
３−Ｌ前記漂遊インダクタンスによる前記誘導電流は持続時間を有し，
３−Ｍ前記第１抵抗は第１抵抗値を有し，前記第２抵抗は第２抵抗値を
有し，前記キャパシタはキャパシタンスを有し，
３−Ｎ前記第１抵抗値と前記キャパシタンスとの積は前記持続時間より
も十分に大きく，
３−Ｏ前記第２抵抗値と前記キャパシタンスとの積は前記持続時間より
も十分に大きいこと
３−Ｐを特徴とする電力回路。
エ本件特許発明４
４−Ａ構成要件２−Ａに同じ（電力回路において），
４−Ｂ構成要件２−Ｂに同じ（少なくとも１個の高位側ＭＯＳゲート・
トランジスタと），
４−Ｃ構成要件２−Ｃに同じ（前記高位側ＭＯＳゲート・トランジスタ
に直列結合された，電源の高位および低位電力端子と並列にブリッ
ジ回路を形成することが可能な少なくとも１個の低位側ＭＯＳゲー
ト・トランジスタと），
４−Ｄ構成要件２−Ｄに同じ（前記高位側ＭＯＳゲート・トランジスタ
の伝導特性を変化させることが可能な出力を有する高位側ドライバ
回路と），
４−Ｅ構成要件２−Ｅに同じ（前記高位側および低位側トランジスタを
有するブートストラップ構成内に構築され，前記高位側ドライバ回
路に動作電圧を供給する直列結合されたダイオードおよびキャパシ
タと），
４−Ｆ構成要件２−Ｆに同じ（前記低位側ＭＯＳゲート・トランジスタ
の伝導特性を変化させることが可能な出力を有する低位側ドライバ
回路と），
４−Ｇ構成要件２−Ｇに同じ（前記低位側ドライバ回路に結合され，前
記低位側ドライバ回路に動作電圧を供給する低位側電圧源であっ
て，前記直列結合されたダイオードおよびキャパシタと直列な低位
側電圧源と），
４−Ｈ前記低位側および高位側ドライバ回路の間で結合されたサブスト
レイト・ダイオードであって，前記サブストレイト・ダイオードの
カソードは前記ダイオードと前記キャパシタとの接合点に接続され
ているサブストレイト・ダイオードと，
４−Ｉ構成要件２−Ｈに同じ（前記高位側および低位側ＭＯＳゲート・
トランジスタと直列に位置づけられ，前記高位側および低位側ＭＯ
Ｓゲート・トランジスタ内の伝導変化に応答して前記低位側ＭＯＳ
ゲート・トランジスタを流れる電流を誘導する漂遊インダクタンス
と），
４−Ｊ構成要件２−Ｉに同じ（前記低位側電圧源と前記ダイオードとの
間で直列結合され，前記ダイオードを通じて前記キャパシタに流れ
込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させ
る第１電流制限要素と），
４−Ｋ構成要件２−Ｊに同じ（前記低位電力端子と前記低位側電圧源と
の間で直列結合され，前記ダイオードを通じて前記キャパシタに流
れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少さ
せることが可能な第２電流制限要素と）
４−Ｌ前記低位電力端子から前記サブストレイト・ダイオードへ直列結
合され，前記サブストレイト・ダイオードを通じて前記キャパシタ
に流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減
少させる第３電流制限要素と
（，４−Ｍ構成要件３−Ｋに同じ前記第１電流制限要素は第１抵抗であり
前記第２電流制限要素は第２抵抗であり），
４−Ｎ構成要件３−Ｌに同じ（前記漂遊インダクタンスによる前記誘導
電流は持続時間を有し），
４−Ｏ構成要件３−Ｍに同じ（前記第１抵抗は第１抵抗値を有し，前記
第２抵抗は第２抵抗値を有し，前記キャパシタはキャパシタンスを
有し），
４−Ｐ構成要件３−Ｎに同じ（前記第１抵抗値と前記キャパシタンスと
の積は前記持続時間よりも十分に大きく），
４−Ｑ構成要件３−Ｏに同じ（前記第２抵抗値と前記キャパシタンスと
の積は前記持続時間よりも十分に大きいこと）
４−Ｒを特徴とする電力回路。
()被告製品4
被告は，訴外松下電工株式会社（以下「松下電工」という）との開発委。
託契約に基づき，松下電工の指定する仕様に従って別紙物件目録記載の半導
体装置（以下「被告製品」という）を開発し，これらを製造して，松下電。
工及び同社グループの他社に販売している。
本件特許発明１との対比において，被告製品が組み込まれた別紙回路目録
１記載のランプ安定回路（以下「本件ランプ安定回路１」という）の構成。
を示すと，別紙第１図面のとおりである（平成１８年８月８日付け被告準備
書面１添付の〔被告説明図３。なお，原告は，その後提出の平成１８年９〕
月２２日付け準備書面（３）の２頁記載の図１で，改めて回路構成を図示し
ており，①ブートストラップダイオード回路の内容を表示するかどうか，②
低位電力端子−Ｈｖと低位側電圧源との間に抵抗Ｒ３があるかどうかなどの
点において，相違する図面を提示しているものの，①は，本件特許発明１と
の関係を判断する上では，影響しないところであり，また，②についても，
平成１８年１２月２２日付け訴え変更の申立書（２）の７頁において，Ｒ３
は，低位電力端子−Ｈｖと低位側電圧源との間には存在せず，低位電力端子
−Ｈｖと第２のＭＯＳゲート型パワー半導体デバイスＱ２との間に存在する
ことを認めるに至っていることからすれば，本件ランプ安定回路１は，上記
〔被告説明図３〕のとおり，特定するのが相当である。。）
本件特許発明２ないし４との対比において，被告製品が組み込まれた別紙
（「」。）回路目録２記載のランプ安定回路以下本件ランプ安定回路２という
の構成を示すと，別紙第２図面のとおりである（平成１８年１２月２２日付
け訴え変更の申立書（２）の７頁記載の図１。）
()本件特許発明１と本件ランプ安定回路１との対比5
本件ランプ安定回路１の構成は，別紙第１図面のとおりであり，これによ
れば，本件ランプ安定回路１は，交流からＩＣ駆動用の直流を取り出す回路
を備えているから，直流バス電源により負荷回路（ランプ回路）を駆動する
回路である（構成要件１−Ａ，１−Ｉ。）
また，本件ランプ安定回路１は，直流バス電源に接続され，直流バス電源
に接続された第１及び第２の直流端子と，負荷回路（ランプ回路）に対して
出力信号を供給するための共通端子とを有するハーフブリッジの構成で接続
された第１及び第２のＭＯＳゲート型パワー半導体デバイスＱ１Ｑ２と構，（
成要件１−Ｂ，上記共通端子は，上記第１のＭＯＳゲート型パワー半導体）
デバイスＱ１及び第２のＭＯＳゲート型パワー半導体デバイスＱ２間のノー
ドにおいて設けられており（構成要件１−Ｃ，上記第１及び第２のＭＯＳ）
ゲート型パワー半導体デバイスＱ１，Ｑ２をそれぞれ駆動するための第１及
び第２の出力（Ｈ及びＬからの出力）と（構成要件１−Ｄ，上記第１及ＯＯ）
び第２のＭＯＳゲートパワー半導体デバイスＱ１，Ｑ２のうちの一方のター
ンオンを，上記第１及び第２のＭＯＳゲートパワー半導体デバイスＱ１，Ｑ
，，，２のうちの他方のターンオフ後遅延時間間隔の間遅延させることにより
上記第１及び第２のＭＯＳゲートパワー半導体デバイスＱ１，Ｑ２の同時駆
動を防止するデッドタイム遅延回路と（構成要件１−Ｅ）を有する自己発振
駆動回路（構成要件１−Ｇ）を構成に含むものである。
，，，したがって本件ランプ安定回路１は本件特許発明１の構成要件のうち
構成要件１−Ａないし１−Ｅ，１−Ｇ及び１−Ｉを充足する。
()本件特許発明２ないし４と本件ランプ安定回路２との対比6
本件ランプ安定回路２の構成は，別紙第２図面のとおりであり，これによ
，，（，，れば本件ランプ安定回路２は電力回路であり構成要件２−Ａ３−Ａ
４−Ａ，２−Ｋ，３−Ｐ，４−Ｒ，少なくとも１個の高位側ＭＯＳゲート）
・トランジスタＱ１と（構成要件２−Ｂ，３−Ｂ，４−Ｂ，前記高位側Ｍ）
ＯＳゲート・トランジスタＱ１に直列結合された，電源の高位電力端子＋Ｈ
ｖ及び低位電力端子−Ｈｖと並列にブリッジ回路を形成することが可能な少
（，なくとも１個の低位側ＭＯＳゲート・トランジスタＱ２と構成要件２−Ｃ
３−Ｃ，４−Ｃ，前記高位側ＭＯＳゲート・トランジスタＱ１の伝導特性）
を変化させることが可能な出力を有する高位側ドライバ回路（構成要件２−
Ｄ，３−Ｄ，４−Ｄ）と，前記高位側トランジスタＱ１及び低位側トランジ
スタＱ２を有するブートストラップ構成内に構築され，前記高位側ドライバ
回路に動作電圧を供給する直列結合されたダイオードＤ１およびキャパシタ
Ｃ１と（構成要件２−Ｅ，３−Ｅ，４−Ｅ，前記低位側ＭＯＳゲート・ト）
ランジスタＱ２の伝導特性を変化させることが可能な出力を有する低位側ド
ライバ回路と（構成要件２−Ｆ，３−Ｆ，４−Ｆ，前記低位側ドライバ回）
路に結合され，前記低位側ドライバ回路に動作電圧を供給する低位側電圧源
であって，前記直列結合されたダイオードＤ１及びキャパシタＣ１と直列な
低位側電圧源と（構成要件２−Ｇ，３−Ｇ，４−Ｇ，前記高位側ＭＯＳゲ）
ート・トランジスタＱ１及び低位側ＭＯＳゲート・トランジスタＱ２と直列
に位置づけられ，前記高位側ＭＯＳゲート・トランジスタＱ１及び低位側Ｍ
ＯＳゲート・トランジスタＱ２内の伝導変化に応答して前記低位側ＭＯＳゲ
ート・トランジスタＱ２を流れる電流を誘導する漂遊インダクタンスＬと
（構成要件２−Ｈ，３−Ｈ，４−Ｉ，前記低位側及び高位側ドライバ回路）
の間で結合されたサブストレイト・ダイオードであって，前記サブストレイ
ト・ダイオードのカソードは前記ダイオードＤ１と前記キャパシタＣ１との
接合点に接続されているサブストレイト・ダイオードＤｓｕｂと（構成要件
４−Ｈ）を備えている。また，前記低位側電圧源及び前記ダイオードＤ１と
直列結合された第１抵抗Ｒ１と，前記低位電力端子−Ｈｖ及び前記低位側電
圧源と直列結合された第２抵抗Ｒ３とを備え（構成要件３−Ｋ，４−Ｍ，）
前記漂遊インダクタンスＬによる前記誘導電流は持続時間を有し（構成要件
３−Ｌ，４−Ｎ，前記第１抵抗Ｒ１は第１抵抗値を有し，前記第２抵抗Ｒ）
３は第２抵抗値を有し，前記キャパシタＣ１はキャパシタンスを有し（構成
要件３−Ｍ，４−Ｏ，前記第１抵抗値と前記キャパシタンスとの積は前記）
持続時間よりも十分に大きく（構成要件３−Ｎ，４−Ｐ，前記第２抵抗値）
と前記キャパシタンスとの積は前記持続時間よりも十分に大きいこと（構成
要件３−Ｏ，４−Ｑ）を特徴とする。
，，，したがって本件ランプ安定回路２は本件特許発明２の構成要件のうち
構成要件２−Ａないし２−Ｈ及び２−Ｋを，本件特許発明３の構成要件のう
ち，構成要件３−Ａないし３−Ｈ，３−Ｋないし３−Ｐを，本件特許発明４
のうち，構成要件４−Ａないし４−Ｉ，４−Ｍないし４−Ｒを充足する。
他方，前記低位側電圧源及び前記ダイオードＤ１と直列結合された第１抵
抗Ｒ１は「前記低位側電圧源と前記ダイオードＤ１との間」に配置されて，
いない点で構成要件２−Ｉ，３−Ｉ，４−Ｊを文言解釈上充足せず，前記低
位電力端子−Ｈｖ及び前記低位側電圧源と直列結合された第２抵抗Ｒ３は，
「前記低位電力端子−Ｈｖと前記低位側電圧源との間」に配置されていない
点で構成要件２−Ｊ，３−Ｊ，４−Ｋを文言解釈上充足しない。
２本件の争点
()本件ランプ安定回路１は，本件特許発明１の技術的範囲に属するか（本件1
ランプ安定回路１は，構成要件１−Ｆ，１−Ｈを充足するか（争点１。））
()本件ランプ安定回路１は，本件特許発明１と均等か（争点２。2）
()本件特許１は無効とされるべきものか（争点３。3）
()本件特許権１に係る被告の責任原因（争点４）4
()本件ランプ安定回路２は，本件特許発明２と均等か（争点５。5）
()本件ランプ安定回路２は，本件特許発明３と均等か（争点６。6）
()本件ランプ安定回路２は，構成要件４−Ｌを充足するか（争点７。7）
()本件ランプ安定回路２は，本件特許発明４と均等か（争点８。8）
()本件特許２は無効とされるべきものか（争点９。9）
()本件特許権２に係る被告の責任原因（争点１０）10
()損害額（争点１１）11
３争点に関する当事者の主張
()争点１（本件ランプ安定回路１は，本件特許発明１の技術的範囲に属する1
か（本件ランプ安定回路１は，構成要件１−Ｆ，１−Ｈを充足するか））。
について
ア原告の主張
本件ランプ安定回路１は，本件特許発明１の構成要件をいずれも充足す
るから，本件特許発明１の技術的範囲に属する。
)本件ランプ安定回路１が，本件特許発明１の構成要件のうち，構成要a
件１−Ａないし１−Ｅ１−Ｇ及び１−Ｉを充足することは上記１()，，5
のとおりである。
)本件特許発明１の技術思想との関係では，構成要件１−Ｆ，１−Ｈのb
「外部タイミングコンデンサ」とは，シャットダウン回路の外部に設け
られたもので，ランプ故障の検知に用いられ，シャットダウン等のタイ
ミングを決定するコンデンサを意味することが明らかである。
被告製品は，ランプ故障を検知すると，ＳＤピン（ピン１９）に接続
されているコンデンサ１１の電圧が低下して，所定のしきい値を下回る
，（）とＱ１及びＱ２をターンオン・ターンオフさせるための高圧側ＨＯ
及び低圧側（Ｌ）の供給を停止する。これにより，ランプ故障時にはＯ
。，，Ｑ１及びＱ２の両方がターンオフするこのようにコンデンサ１１は
シャットダウン回路の外部に設けられており，シャットダウンを開始す
るタイミングを決定している。
また，ＳＤピン（ピン１９）の電圧，すなわちコンデンサ１１の電圧
が一定値を上回ると，ＣＬＫピン（ピン６）の電圧は低い周波数で発振
を開始し，ＣＬＫピンの電圧のピークの３回目でＣピン（ピン９）がＴ
発振を開始し，回路は自己発振を開始する。このように，コンデンサ１
１は，シャットダウン回路の外部に設けられており，回路の起動のタイ
ミングを決定している。
以上から明らかなとおり，コンデンサ１１が「外部タイミングコンデ
」（，），，ンサ構成要件１−Ｆ１−Ｈに該当し本件ランプ安定回路１は
コンデンサ１１上の電圧からなるロー論理レベル信号がしきい値電圧よ
り低いときに，Ｑ１及びＱ２をターンオン・ターンオフさせるための高
圧側及び低圧側出力の上記供給を停止させるための上記ロー論理レベル
信号に接続されたシャットダウン回路を備えている。
そして，当該シャットダウン回路は，コンデンサ１１上の電圧をしき
い値電圧と比較するしきい値電圧検出回路を有している。
したがって，本件ランプ安定回路１は，本件特許発明１の構成要件１
−Ｆ，１−Ｈを充足する。
)被告は「外部タイミングコンデンサ」とは，自己発振駆動回路の発c，
振の周波数を定めるコンデンサを意味すると主張する。
しかし，本件特許発明１の特許請求の範囲には単に「外部タイミング
コンデンサ」と記載されているだけであるから，当該記載から自己発振
駆動回路の発振の周波数を定めるコンデンサのみを意味すると限定解釈
する理由はないし，特許請求の範囲に記載の発明は実施例に限定される
わけではなく，実施例の記載を根拠に限定解釈することは許されない。
また，本件特許発明１の特徴は，ランプ故障を検知すると，第１及び
第２のＭＯＳゲート型パワー半導体デバイスをターンオン及びターンオ
フさせるための出力の供給を停止させることにより，両方のＭＯＳゲー
ト型パワー半導体デバイスをターンオフさせるように動作する点にあ
る。そして，ランプ故障を検知する手段として，抵抗やコンデンサを組
み合わせて構成される故障検出回路を設け，故障検出回路の出力をロー
論理レベル信号としてＩＣに入力することは周知技術であり，ロー論理
レベル信号をコンデンサ上の電圧の変化として検知することも周知技術
である。したがって，本件特許発明１の技術思想との関係では「外部，
タイミングコンデンサ」を自己発振駆動回路の発振の周波数を定めるコ
ンデンサのみを指すと限定的に解釈すべき理由はない。
さらに，本件特許発明１については，平成１１年１月７日付け拒絶理
由通知書に照応してなされた平成１１年７月２９日付け補正（以下「本
件補正」という）において，シャットダウン回路が外部タイミングコ。
ンデンサの電圧に基づいて動作する旨を追加する補正がなされているも
のの，かかる補正及び同日付け意見書を参酌しても「外部タイミング，
コンデンサ」を自己発振駆動回路の発振の周波数を定めるコンデンサに
限定解釈すべき理由はない。すなわち，本件補正は，補正前の請求項か
ら引用例を除外する目的で「上記ロー論理レベル信号」を限定したもの
ではなく，その意義をより明確にするために，補正前と内容を変更する
ことなく「上記ロー論理レベル信号」の意義を明確化するために「外，
部タイミングコンデンサ上の電圧からなる」ものであることの記載を加
えたものにすぎない。
)被告の後記イ)の主張は，特開平６−１８８０９０号公報（甲８。db
以下「甲８公報」という）に本件特許発明１と同様の“両方オフ”の。
構成が開示されているということに依拠している。
しかし，被告は，ＭＯＳトランジスタ（ＭＯＳゲート型パワー半導体
デバイス）のシャットダウンと，負荷回路のシャットダウン（ランプ回
路への電力供給の停止）を混同している。
本件明細書１記載のように，負荷回路をシャットダウンする（ランプ
回路への電力供給の停止）方法の一つは，ＩＣ内の自己発振駆動回路の
自己発振を停止することであるものの，それだけでは，Ｈ・Ｌの一ＯＯ
方がのままになってしまう場合があるから，両方のＭＯＳトランHigh
ジスタを確実にターンオフ（シャットダウン）することはできない。ま
た，負荷回路をシャットダウンする他の従来技術としては，ＩＣの電源
を落とす方法もあるものの，例えば，高圧側のＭＯＳトランジスタがオ
ンした状態でＩＣの電源が落ちると，高圧側のＭＯＳトランジスタがオ
ンのままになってしまいシャットダウンされない場合がある。
このように，ランプ故障時にランプに対する電力供給をシャットダウ
ンする方法は従来技術において周知のものであったが，両方のＭＯＳト
ランジスタを確実にターンオフし，回路の再起動時に回路の破壊を防止
するようにする構成は従来技術には存在していなかった。
本件特許発明１は，ランプ故障を検知した際，又は，回路の再起動に
おけるスタートアップシーケンスにおいて，確実に両方のＭＯＳトラン
ジスタをターンオフするようにして，この問題を解決したものであり，
これが本件特許発明１の特徴であり，本質的部分である。
甲８公報には「ＢＯＳＦＥＴ２５および２７の着火を阻止すること，
によって，ランプは完全にシャット・オフされる（００２３）と。」【】
の記載があるものの「着火の阻止」とは「ターンオン（着火）をしな，
いようにする」という意味であると解され，ＭＯＳＦＥＴ＃１スイッチ
回路２５／ＭＯＳＦＥＴ＃２スイッチ回路２７内の高圧側ＭＯＳＦＥＴ
（判決注・ＭＯＳトランジスタと同じ）と低圧側ＭＯＳＦＥＴのスイ。
ッチングを停止して，高圧側ＭＯＳＦＥＴと低圧側ＭＯＳＦＥＴのター
ンオン処理をそれ以上繰り返すことを停止するという意味にすぎない。
これは，この記載が通常動作時に関する記載であり，ランプ故障時に関
する記載ではないことからも明らかである。
また，ランプ故障を検知した場合の処理については「このような誤，
りが検出されると，誤り検出器２１はＭＯＳＦＥＴゲート・ドライバー
２３にＭＯＳＦＥＴ切換え回路２５および２７への信号を変化させ，そ
れによってランプへの電力は減少するか又は完全にシャット・オフされ
る（００２４）と記載されているものの，これは，ＭＯＳＦＥＴ。」【】
＃１スイッチ回路２５／ＭＯＳＦＥＴ＃２スイッチ回路２７のスイッチ
ング周波数，すなわちＭＯＳＦＥＴゲート・ドライバー２３の発振周波
数を増大させること，又は，ＭＯＳＦＥＴゲート・ドライバー２３の発
振を停止することを意味していると解される。なお，高圧側ＭＯＳＦＥ
Ｔ及び低圧側ＭＯＳＦＥＴの両方が確実にターンオフするかどうかは，
ＭＯＳＦＥＴ＃１スイッチ回路２５／ＭＯＳＦＥＴ＃２スイッチ回路２
７の内部回路の構成に依存するものの，図１にはその内部回路の構成は
一切記載されておらず，高圧側ＭＯＳＦＥＴ及び低圧側ＭＯＳＦＥＴの
両方が確実にターンオフするかどうかは一切不明である。
このように，甲８公報に開示されているのは，ランプ故障を検知する
と，回路の（自己）発振の周波数を増大させることによりランプへの供
給電力を減少させるか，あるいは（自己）発振を停止してランプへの供
給電力をシャット・オフさせるという構成であり，両方のＭＯＳＦＥＴ
を確実にターンオフするという構成は開示も示唆もされていない。
)被告は，構成要件１−Ｆの「上記ロー論理レベル信号」が，請求項１e
の「ロー論理レベル信号」を指すものであると主張する。
しかし，請求項５は独立請求項であり，請求項１を参照する関係にな
いから，被告の主張は特許法上採り得ない。請求項５には「第１およ，
び第２の直流端子「負荷回路に対して出力信号を供給するための共」，
通端子「第１および第２のＭＯＳゲート型パワー半導体デバイス」」，
など，他にも請求項１と共通する用語があるが，これらには請求項１を
参照すべく「上記」が付されていない。以上からすれば，構成要件１−
Ｆの「上記ロー論理レベル信号」の「上記」は単純な誤記であり，これ
をないものとして解すべきである。
また，発明の単一性要件から独立請求項相互も一般的発明概念を形成
するように連関しているのであるから，各独立請求項が一定の共通性を
有していることは当然である。しかし，独立請求項である以上は独立し
て一つの発明を構成するのであり，一方の独立請求項中の用語の意義に
ついて，他方の独立請求項中の用語にのみ係る要素（外部タイミングコ
ンデンサの電圧からなるロー論理レベル信号に接続された入力制御端子
を有するタイマ回路）まで付加した上で限定解釈した意義に解すべき理
由はない。被告の主張は，この点で特許法の原則を無視したもので，採
用の余地はない。
イ被告の反論
本件ランプ安定回路１は，本件特許発明１の構成要件１−Ｆ，１−Ｈを
充足しない。
)構成要件１−Ｆ，１−Ｈの「外部タイミングコンデンサ」とは，次にa
述べるとおり，本件明細書１全体及び出願経過における出願人（原告）
の主張によれば，発振のタイミング（周波数）を決めるコンデンサを指
すと解すべきである。
)本件特許発明１について，出願当初の明細書では，単に出力ＦＥＴのb
両方をオフにするシャットダウン回路自体が発明内容であるかのように
記載されつつ，実施例としては発振用のタイミングコンデンサを接続す
る端子（Ｃピン）によってＩＣの中のシャットダウン回路（両方をオＴ
フにするもの）が起動する内容が記載されていた。
原告は，拒絶理由通知を受けた後，本件補正によって，クレームに，
シャットダウン回路の起動が「外部タイミングコンデンサ」端子への信
号による旨を追加記載したのである。本件特許発明１は，両方のＦＥＴ
をオフにするための回路をＩＣの内部に設けるにあたって，他のピンと
兼用することにより，ＩＣのパッケージを従来と変える必要がない方法
を提案し，しかもＣピンと兼用することによって，従来のＩＣで不完Ｔ
全なシャットダウンをしていた場合と外部回路の付け方まで同じにでき
る場合があるようにしたものである。
拒絶理由通知の引用文献２（甲８公報）には“両方オフ”が示されて
おり，本件特許発明１とこれとの相違点は，補正した「外部タイミング
コンデンサ上の電圧からなる」ということ，すなわち“Ｃピン兼用”Ｔ
の点にある。甲８公報では「ＢＯＳＦＥＴ２５および２７の着火を阻，
止することによって，ランプは完全にシャットオフされる（６欄３０」
行目以下）とされている。この「ＢＯＳＦＥＴ」とあるのは「ＭＯＳＦ
ＥＴ」の誤りであり，また「ＭＯＳＦＥＴ２５および２７は１８０電，
気度の間隔を置いて高電圧と接地との間に交互に着火され，高周波数出
力は２つの絶縁変圧器２９および３１の入力に供給される（６欄６。」
行目以下）との記載からすれば「着火」はＦＥＴをオン，すなわち導，
通させることを意味しているから，この記載は“両方オフ”を意味して
いる。原告の主張する周波数の調節だけでは，普通は「完全にシャット
オフにはならない原告も本件補正の際の意見書甲１１以下本」。，（。「
件意見書」という）では，上記引用文献２（甲８公報）について「本。，
引例のシャットダウン回路は，ランプの障害または除去による負荷電流
，，変化に基いてシャットダウンするものでありますが本願発明のように
外部タイミングコンデンサ（Ｃピン）の電圧降下を検出し，これに基Ｔ
いてトランジスタのゲート駆動信号をターンオフさせるものではありま
せん（４頁１０行目）として“両方オフ”ではないとの主張はして。」，
いない。拒絶理由通知における引用文献１（特開平８−３７０９２号公
報。以下「甲７公報」という）については「引用文献１の回路は，。，
不足電圧状態の発生時において，ハーフブリッジ接続されたトランジス
タ（引用文献中，トランジスタ２０，２１）のスイッチング動作を停止
させるようにのみ動作し（４頁２行目）として“両方オフ”でない，」，
点を強く主張しているのと対照的である。
また，本件特許権１の請求項１では，シャットダウン回路の要件の前
に，発振回路の時定数コンデンサ（タイミングコンデンサ）への言及が
あり，これを指して「前記」として，そのコンデンサの電圧によってＩ
Ｃ中のシャットダウン回路を起動する旨が記載されている。そして，原
告は，本件意見書（甲１１）では「請求項５（旧請求項６）におきま，
しても請求項１と同様の補正を行いました（１頁１９行目）として，。」
本件特許発明１（請求項５）についても同じ趣旨の補正をしたと主張し
ている。
，（）c)被告製品のコンデンサ１１はＩＣのシャットダウンピンピン１９
につながっており，ここにはランプの不具合を検知する外部回路の出力
が入ってくる。コンデンサ１１は，ノイズでシャットダウン回路が誤動
作することを防ぐために，ノイズ電圧を吸収する趣旨で入れてあるもの
である。このピンは，ＩＣ内のシャットダウン回路のみにつながってお
り，本件特許発明１のような発振のためのコンデンサ接続と兼用にはな
っていない。発振用コンデンサをつなぐピンは，別のピン（ピン９，Ｃ
ピン）である。また，コンデンサ１１は，そもそも，タイミングを規Ｔ
（，，定するためのコンデンサではないそれでもコンデンサである以上は
電気を蓄える働きにより，その接続された箇所の電圧変動のタイミング
に何らかの影響を与えることは必然である。したがって，コンデン。）
サ１１は，構成要件１−Ｆ，１−Ｈの「外部タイミングコンデンサ」に
当たらない。
)構成要件１−Ｆの「上記ロー論理レベル信号」とは，請求項１の「外d
部タイミングコンデンサの電圧からなるロー論理レベル信号に接続され
」「」た入力制御端子を有するタイマ回路とにおけるロー論理レベル信号
を指しており「外部タイミングコンデンサの電圧からなるロー論理レ，
」。ベル信号に接続された入力制御端子を有するタイマ回路の信号である
すなわち「タイマ回路」の入力制御端子と，シャットダウンの「ロー，
論理レベル信号」との接続が規定されている。
被告製品のコンデンサ１１及び１９番ピン（シャットダウン・ピン）
は独立したものであり，発振のためのタイマ回路と接続されていないか
ら，コンデンサ１１上の電圧からなる信号は，構成要件１−Ｆの「上記
ロー論理レベル信号」を充足しない。
原告は「上記ロー論理レベル信号」の「上記」が誤記であると主張，
するしかし本件明細書１の他の部分や本件意見書との関係でも上。，，「
記」とあってこそ内容的に整合する。
()争点２（本件ランプ安定回路１は，本件特許発明１と均等か）について2。
ア原告の主張
仮に，構成要件１−Ｆ，１−Ｈの「外部タイミングコンデンサ」が文言
上「自己発振駆動回路の発振周波数を定めるコンデンサ」を意味するとし
ても，本件ランプ安定回路１のコンデンサ１１は，構成要件１−Ｆ，１−
Ｈの「外部タイミングコンデンサ」と均等であるから，本件ランプ安定回
路１は本件特許発明１の技術的範囲に属する（予備的主張。）
)本件ランプ安定回路１における自己発振駆動回路の発振周波数を定めa
るためのコンデンサは，コンデンサ２であり，ランプ故障を検知した際
に所定のしきい値電圧と比較されるのは，ランプ故障検知用のコンデン
サであるコンデンサ１１上の電圧であるから，構成要件１−Ｆ，１−Ｈ
の「外部タイミングコンデンサ」が「自己発振駆動回路の発振周波数を
定めるコンデンサ」を意味するとすれば，コンデンサ１１は構成要件１
−Ｆ，１−Ｈの「外部タイミングコンデンサ」に当たらない。
，「」，しかしコンデンサ１１と外部タイミングコンデンサとの相違は
本件特許発明１の本質的部分ではない。すなわち，本件特許発明１の本
質的部分は，ランプ故障が発生した場合に，第１及び第２のＭＯＳゲー
トパワー半導体デバイスの両方をターンオフすることにあり，ランプ故
障検知用のコンデンサとして，自己発振の周波数を定めるためのコンデ
ンサを用いるか，それともランプ故障検知専用などの他の目的で設けら
れたコンデンサを用いるかは設計事項にすぎないからである。
被告は，本件特許発明１の本質的部分は，ＣピンとシャットダウンＴ
ピンを兼用して，両方のＭＯＳトランジスタをオフにすることであると
主張するようである。しかし，シャットダウン時にＭＯＳトランジスタ
のゲートに電荷が蓄積されたままになりオンしたままになることが乙１
２号証記載のように希なことであるとしても，確実に故障を回避するこ
とにより製品の信頼性を高めることは重要な技術的課題である。確実に
両方のＭＯＳトランジスタをターンオフすることができないことが技術
的課題として知られていたとしても，両方のＭＯＳトランジスタを確実
にターンオフすることが発明の本質的部分になり得ないということには
ならない。また，本件明細書１及び出願経過のいずれにおいても，被告
主張のように，Ｃピンとシャットダウンピンを兼用することが従来技Ｔ
術との相違であるということは記載されていないし，出願経過において
「外部タイミングコンデンサ上の電圧からなる」という文言を請求項に
加えたのは「上記ロー論理レベル信号」の意義を明確化しただけで，，
従前の技術的範囲を限定したものではない。
)ランプ故障を検知する手段として，故障検出回路の出力をロー論理レb
ベル信号としてＩＣに入力するために，コンデンサ上の電圧の変化とし
て検知することは周知技術である。そして，自己発振の周波数を定める
コンデンサの他にコンデンサを設けて，当該コンデンサをランプ故障検
知用のコンデンサとして利用しても，第１及び第２のＭＯＳゲートパワ
ー半導体デバイスの両方をターンオフし，回路の再起動時にＭＯＳゲー
トパワー半導体デバイスの両方がオンになって回路を破壊することを防
止するという本件特許発明１の目的を達することができ，同一の作用効
果を有する。したがって，本件ランプ安定回路１のコンデンサ１１は，
本件特許発明１の「外部タイミングコンデンサ」と置換することが可能
である。
，，被告は被告製品はＣピンとシャットダウンピンを兼用しておらずＴ
本件特許発明１のように８ピンのＩＣパッケージに収めることができな
いし，異常時にＣピン電圧を下げる従来品を前提とした周辺回路に差Ｔ
し替えて使うこともできないから，本件特許発明１と同一の作用効果を
奏するものではないと主張するようである。しかし，被告の主張する上
記効果が本件特許発明１の作用効果であるとする根拠は，本件明細書１
及び出願経過のいずれにも見出せない。本件特許発明１の作用効果は，
ランプ故障等の異常発生時に両方のＭＯＳトランジスタを確実にターン
オフして回路の破壊等を防止することであり，この効果が被告製品にも
存することは，被告も争っていない。
)自己発振の周波数を定めるコンデンサの他にコンデンサを設けて，当c
該コンデンサをランプ故障検知用のコンデンサとして用いることは，当
業者にとって容易であり，何らの困難性もない。重要なことは，コンデ
ンサ上の電圧低下によりランプ故障を検知した後の処理，すなわち，第
１及び第２のＭＯＳゲートパワー半導体デバイスの両方をターンオフす
ることであり，ランプ故障検知用のコンデンサの種類を置換することは
設計事項にすぎない。したがって，本件特許発明１の「外部タイミング
コンデンサ」を本件ランプ安定回路１のコンデンサ１１に置換すること
は容易に想到することができるものである。
)本件特許発明１の「外部タイミングコンデンサ」を本件ランプ安定回d
路１のコンデンサ１１に置換したとしても，ランプ故障時に第１及び第
２のＭＯＳゲートパワー半導体デバイスの両方をターンオフするという
構成は，公知技術と同一又は当業者が出願時に容易に推考できたものと
はいえない。
被告提出の先行文献のどれ一つとして，シャットダウンピンに接続さ
れたコンデンサ上の電圧がしきい値より低くなることで異常状態を検知
して両方のＭＯＳトランジスタを確実にオフする構成を開示したものは
存在しない。
)本件補正は，補正前の「上記ロー論理レベル信号」の意義を明確化すe
るためになされたもので，補正の前後でクレームから意識的に除外され
たものはない。この理は「外部タイミングコンデンサ」を自己発振駆，
動回路の発振周波数を定めるためのコンデンサと限定解釈したとして
も，何ら異なるところはない。
イ被告の反論
本件ランプ安定回路１の構成は，本件特許発明１の構成と均等とはいえ
ない。
)原告は，本件特許発明１の本質的部分について，ランプ故障が発生しa
た場合に，第１及び第２のＭＯＳゲートパワー半導体デバイスの両方を
ターンオフすることにあり，これにより，回路の再起動時にＭＯＳゲー
トパワー半導体デバイスの両方が同時にオンになって回路を破壊するこ
とを防止している，と主張する。
しかし，単に回路として両方をオフにする構成を取ることは，従来か
ら一般的になされていることである。本件明細書１でも，従来技術の説
，，「，明として不足電圧ロックアウト回路について図４の回路の欠点は
ソケット内でランプが交換されるときのように故障状態が終了したとき
に，チップに供給される電源電圧Ｖがその不足電圧のしきい値以下ＣＣ
に放電されているため，全体の電力上昇手順が繰り返されなければなら
ないことである。実際には，回路はパワートランジスタ４０，４２の両
方をオフさせるためにＩＣ３０の不足電圧ロックアウト回路１２２に依
存している（００２０）と記載して，これを認めている。。」【】
本件特許発明１は，これを避けるように，電源電圧ではなくてＣピＴ
ン兼用で両方をオフにする回路を設けるというものである。請求項５が
「」外部タイミングコンデンサ上の電圧からなる上記ロー論理レベル信号
により起動するシャットダウン回路としているのは，この趣旨である。
“両方オフ”と“Ｃピン兼用”の双方が，本件特許発明１の本質的Ｔ
部分である。
被告製品のシャットダウン回路は「両方をターンオフ」する回路で，
はあるが，Ｃピン兼用での起動ではなく，この違いは本質的である。Ｔ
)被告製品は，Ｃピン兼用での起動ではなく，３６本の端子があり，bＴ
パッケージとしては４０本の端子を設けることができる大きさのものを
使用しているから，本件特許発明１のように８ピンのＩＣパッケージに
収めることができない。また，被告製品は，異常時にＣピン電圧を下Ｔ
げる，従来品を前提とした周辺回路に差し替えて使うこともできない。
このように，被告製品は，本件特許発明１と同一の作用効果を奏するも
のではない。
)被告製品における“両方オフ”という構成だけなら先行技術にあり，c
又は，それから容易に想到し得るものである。シャットダウンの点につ
，，いては被告製品は独立のピンを設けている当たり前の回路であるから
出願時公知の技術である。
)本件補正の経過とその際に提出された本件意見書の内容に照らして，d
被告製品のようなシャットダウン用に独立のピンを設けた回路は，本件
補正で除外されたものであり，意識的除外に当たる。
()争点３（本件特許１は無効とされるべきものか）について3。
ア被告の主張
本件特許発明１は，原告主張の解釈（構成要件１−Ｆの「外部タイミン
グコンデンサ上の電圧からなる上記ロー論理レベル信号」についての無限
HIP5500HIGHVOLTAGE500VPOWER定な解釈）を前提とすると「()，DC
」と題する文献（乙８。以下「乙８文献」という，SUPPLYDRIVERIC。）
甲７公報，甲８公報，特開昭６３−１７５３９３号公報（乙７。以下「乙
７公報というＰＩＣデータブックと題する文献乙９以下乙」。），「」（。「
９文献」という，米国特許第５５５０４３６号公報（乙１３。以下「乙。）
１３公報」という「」と。），SELF-OSCILLATINGHALF-BRIDGEDRIVER
題する文献（乙１４。以下「乙１４文献」という。また，上記各文献ない
し公報に記載された発明を「乙８発明「甲７発明」などという）に記」，。
載された公知の発明と同一であり，若しくは，これに基づいて当業者が容
易に発明をすることができたものであるから，特許法２９条１項１号又は
同条２項により特許を受けることができず，特許無効審判により無効にさ
れるべきものである。したがって，同法１０４条の３第１項により，原告
の本件特許権１の行使は許されない。
)乙８文献による新規性の欠如についてa
（）乙８文献の１２頁の図１１FIGURE11.DEMOBOARDSCHEMATIC
の「ＶＢＵＳ」がプラスに「ＣＯＭ」がマイナスに接続されている。，
すなわち，この極性の「直流バス電源」によるものであり「負荷回路，
」，，。を駆動する回路であるから乙８発明は構成要件１−Ａを充足する
図１１におけるプラスに接続された「ＶＢＵＳ」及びマイナスに接続
された「ＣＯＭ」が「直流バス電源に接続された第１および第２の直流
端子」に当たり「Ｑ１」と「Ｑ２」の間からつながる「Ｃ」のつなが，
「」っている箇所が負荷回路に対して出力信号を供給するための共通端子
に当たる「Ｑ１」と「Ｑ２」が「第１および第２のＭＯＳゲート型パ。
ワー半導体デバイス」であり，これらは「ハーフブリッジの構成で接続
され」ているから，乙８発明は，構成要件１−Ｂを充足する。
図１１における「Ｃ」端子は「上記第１及び第２のＭＯＳゲート型，
パワー半導体デバイス間のノードにおいて設けられており」のとおり，
「Ｑ１」と「Ｑ２」の間からつながっており，乙８発明は，構成要件１
−Ｃを充足する。
図１１における「１９」番端子の「ＨＯ」と「１２」番端子の「Ｌ，
Ｏ」が，それぞれ「第１および第２の出力」に当たり，乙８発明は，構
成要件１−Ｄを充足する。
乙８文献の３頁の図３（）にFIGURE3.OSCILLATORSWAVEFORMS
見るとおり「」と記載された時間だけ遅れて，反対側が，tDEADTIME
オンになる。すなわち，乙８発明には「同時駆動を防止するデッドタ，
イム遅延回路」が備えられており，構成要件１−Ｅを充足する。
乙８文献の前記図１１の「Ｃ４」は，ＩＣの外部にあるコンデンサで
あり，これによって電圧変化のタイミングも影響を受けるので，原告主
張の解釈に従えば「外部タイミングコンデンサ」に当たり，このコンデ
ンサの電圧が，原告主張の解釈に従えば「上記ロー論理レベル信号」に
当たる「低位側の低電圧状態（ＶとＧＮＤの間で検知される）は，。ＣＣ
低位側ドライバのラッチ回路を直ちにリセットし，ＮＯＲ回路への入力
を通じて『ｏｆｆ』信号が高位側および低位側の両方のパワーＭＯＳＦ
ＥＴへ送られるように働く乙８文献６頁との記載からすれば第。」（），「
１および第２のＭＯＳゲート型パワー半導体デバイス」の両方について
「供給を停止」するものである。乙８文献の６頁左欄中程からの説明に
よれば「」回路（低電圧ロックアウト回路）は，，Under-VoltageLockout
「Ｃ４」の電圧が所定の電圧より低いときに両方のＭＯＳトランジスタ
をオフにするものであり「シャットダウン回路」に当たるから，乙８，
発明は，構成要件１−Ｆを充足する。
乙８発明の回路も自己発振を元にして駆動する回路であり，５番ピン
（Ｃ端子）に接続された外部コンデンサへの充電と放電によって発振Ｔ
をするための回路が内蔵されているから，構成要件１−Ｇを充足する。
図１１における低電圧ロックアウト回路は「Ｃ４」という外部のコ，
ンデンサの電圧が所定より低い場合に両方のＭＯＳトランジスタをオフ
にするものであり，この機能は「しきい値電圧検出回路」によっている
から，原告主張の解釈に従えば，乙８発明は，構成要件１−Ｈを充足す
る。
乙８発明の回路は，構成要件１−Ａないし１−Ｈをすべて充足する回
路であるから，構成要件１−Ｉを充足する。
以上のとおり，原告主張の解釈を前提とすれば，乙８発明の低電圧ロ
，，ックアウト回路は本件特許発明１のすべての構成要件を充足するから
本件特許発明１は新規性がなく，無効である。
FIGURE2.HIP5500FUNCTIONALまた，乙８文献の２頁の図２（
によればその左上方の上から２番目の端子がＳBLOCKDIAGRAM），「
Ｄ」とされており，シャットダウン起動のための端子である。これが比
較器を経てＮＯＲ回路（ＯＲ回路の反転出力）のそれぞれの入力の一つ
となっているので，結局「ＳＤ」が起動すると，ドライブ出力（ＨＯ，
とＬＯ）はいずれもオフになる。
このように，乙８文献には“両方オフ”が開示されているから，本件
特許発明１は，この点でも新規性がなく，無効である。
原告は，両方をターンオフするように動作するか否か不明であると主
張する。しかし，高圧側と低圧側のそれぞれについて，多入力のＮＯＲ
回路（ＯＲ回路の反転出力）が入っていて，その入力の一つはＳＤピン
。，からコンパレータを介して通じているＳＤピンがアクティブになれば
それだけでこのＮＯＲ回路がアクティブになるので，両方のドライブは
オフにならざるを得ない。
)甲７公報による新規性の欠如についてb
甲７公報の図２の「２２」がプラス「２３」がマイナス側に接続さ，
れている。すなわち，甲７発明は，この極性の「直流バス電源」による
ものであり「負荷回路を駆動する回路」であるから，構成要件１−Ａ，
を充足する。
図２の「２２」及び「２３」が「直流バス電源に接続され，直流バス
電源に接続された第１および第２の直流端子」に当たり「２０」およ，
び「２１」のＦＥＴが「第１および第２のＭＯＳゲート型パワー半導体
デバイス」に当たる。これらは，その間のところで接続されて右側の負
荷につながっており「負荷回路に対して出力信号を供給するための共，
通端子とを有するハーフブリッジの構成で接続されたに当たるからな」（
お，この交点には結線を意味する「●」が明示されていないが，結線さ
れている趣旨であることは自明であり，現に，この図に対応する米国特
許第５５５０４３６号（乙１３）の修正頁のでは「●」が付されFIG2
ている，甲７発明は，構成要件１−Ｂを充足する。。）
上記の点，すなわちＩＣの「Ｖｓ」端子とコンデンサ「２６」につな
がっている箇所が「上記共通端子」に当たり「上記第１及び第２の，，
ＭＯＳゲート型パワー半導体デバイス間のノードにおいて設けられて」
いるから，甲７発明は，構成要件１−Ｃを充足する。
図２のＩＣの「Ｈ」と「Ｌ」が「上記第１および第２のＭＯＳゲＯＯ
ート型パワー半導体デバイスをそれぞれ駆動するための第１および第２
の出力」に当たるから，甲７発明は，構成要件１−Ｄを充足する。
甲７公報の「バイアス回路１０６は，ＲＳラッチ１０４，ロックアウ
ト回路１０５及びハイサイド及びローサイドラインにあるデッドタイム
ディレイ回路１０７，１０８に，バイアス出力を供給する。タイムディ
レイ回路１０７及び１０８は，ハイサイドまたはローサイドのスイッチ
の一方がオフとなった後，他方がオンになるまでの間に，約１マイクロ
秒のデッドタイムまたは遅れを供給する。この遅れ時間は，パワーＭＯ
ＳＦＥＴ２０，２１が同時にオンになることにより形成される，いわゆ
るシュートスルー回路の発生を阻止する（００２１）との記載に。」【】
よれば，甲７発明は，構成要件１−Ｅを充足する。
ＣＣＣＣ甲７公報の請求項８は「更に，上記Ｖピンに接続され，そのＶ
ピン位置の電圧を測定し，上記ラッチ回路手段及びハイサイド及びロー
サイドのデッドタイム回路に接続され，該Ｖピンの電圧が一定値以ＣＣ
下になった時ラッチ回路手段及びディレイ回路を作動しないようにする
ための低電圧トリップ回路手段を含む請求項４記載の集積回路」であ。
り，請求項４を介して請求項１の従属項である。この「ハイサイド及び
ローサイドのデッドタイム回路に接続され」との記載からすれば，この
「低電圧トリップ回路」は，両方がオフになるように働く回路である。
また，甲７公報の「ＲＳラッチ１０４は，チップ回路に組み込まれたア
ンダーボルテージロックアウト回路１０５と接続されている。このよう
に，もしＶが低くなった場合は，ＲＳラッチ１０４が遮断される」ＣＣ。
（００２０）とされている。原告主張の解釈に従えば，電源に入っ【】
ている「コンデンサ４２」が「外部タイミングコンデンサ」に当たり，
構成要件１−Ｆを充足し，もちろん構成要件１−Ｇも充足する。
甲７公報の「アンダーボルテージロックアウト回路１０５」は「し，
きい値電圧と比較するしきい値電圧検出回路」に当たるから，甲７発明
は，構成要件１−Ｈを充足する。
甲７公報の回路は，構成要件１−Ａないし１−Ｈをすべて充足する回
路であるから，甲７発明は，構成要件１−Ｉを充足する。
以上のとおり，原告主張の解釈を前提とすれば，甲７発明の低電圧ト
リップ回路ないし低電圧ロックアウト回路ないしアンダーボルテージロ
，，ックアウト回路は本件特許発明１のすべての構成要件を充足するから
本件特許発明１は，新規性がなく，無効である。
なお，原告は，審査段階での意見書（甲１１）において，甲７発明に
ついて，電圧不足時の停止が「トランジスタ２０，２１」と両方のトラ
ンジスタについてであることを認め「Ｃピン上での電圧降下に基い，Ｔ
ては活動化されず」との点で違いを主張していた。しかし，現在の原告
主張の解釈のように「Ｃピン」の電圧との限定がないとすると「低Ｔ，
電圧トリップ回路」のように電源電圧で起動する回路も区別がされない
ことになるから，そのような解釈を前提とすれば，本件特許発明１は，
当然に新規性がない。
)甲８公報による新規性の欠如についてc
上記()イ)のとおり，甲８公報には“両方オフ”が開示されている1b
から，原告主張の解釈を前提とすれば，甲８発明は，本件特許発明１の
すべての構成要件を充足する。よって，本件特許発明１は，新規性がな
く，無効である。
)乙７公報による新規性の欠如についてd
乙７公報の第１図及び第２図を見ると，ＡＮＤ回路Ｇ１及び同Ｇ２の
出力（ＡとＢ）がトランジスタのドライブになっており，これらのＡＮ
Ｄ回路の入力は，発振器（ＯＳＣ１）と並んで，第１図の２で示された
回路からの出力が入っている。この２は「放電灯脱着検出回路」であ，
り（そこにはコンデンサＣ３も入っており，ノイズ除去のためのもので
あるが，タイミングにも影響を与えている，これが働くと，ＡＮＤ回）
路Ｇ１及び同Ｇ２の機能により，発振器からの信号にかかわらず，両方
オフが続く。なお，この例ではスイッチング素子は，トランジスタ（バ
イポーラ）で，本件特許発明１の「ＭＯＳゲート型半導体デバイス」で
はないものの，この違いが本質的でないことは自明である。
このように，乙７公報には“両方オフ”が開示されているから，本件
特許発明１は，新規性がなく，無効である。
)乙９文献による新規性の欠如についてe
乙９文献の「ＩＲ２１１０」を説明している部分の１頁の下の図を見
ると，左側の中央に「ＳＤ」と記した１１番端子があり，そこからシュ
ミットトリガ回路（オンとオフの切替を確実にする回路）を経てＮＯＲ
回路（ＯＲ回路の反転出力）につながっている。これが，Ｈ側とＬ側の
両方についてなされているので，ＳＤ端子の働きにより，それだけで両
側のドライブがオフになる。９頁左側の「機能説明」項の第２段落にお
いても「ＳＤ入力がｈｉｇｈになると２つの出力はターンオフし」，，
とされている。
このＩＣ「ＩＲ２１１０」は，本件特許発明１と違って，発振回路を
内蔵していないから，発振の時定数コンデンサを接続するＣピンはなＴ
く，その兼用ということもない。しかし，蛍光灯点灯装置を主目的の一
つとするもので（用途として「バラスト回路」と書いてある，発振回）
路を当然に外付けするものであり，そうすれば，兼用以外の点では，本
件特許発明１と同様であり“両方オフ”の点はまったく同じである。，
また，このＳＤ端子は電圧を高めて起動させるもので「ロー論理」，
ではないが，この違いは適宜選択すれば良いだけのものであり，発明と
しての意味はあり得ない。
このように，乙９文献には“両方オフ”が開示されているから，本件
特許発明１は，新規性がなく，無効である。
原告は，ＳＤピンがランプ故障検知に使用することが開示も示唆もさ
れていないと主張するものの「ランプ故障検知」要件は本件特許発明，
１の請求項にはない。過電流検知用としての使用例のみであるというこ
とも，請求項との関係では何ら意味のある議論ではない。
乙９文献のＩＲ２１１０のＳＤピンの機能は，被告製品の１９番ピン
と同様であり，電圧を上げるか下げるかの違いはあるが，このピンの電
圧をシャットダウンの電圧にすれば，高位側のドライブも低位側のドラ
イブもいずれも低電圧になって，両方の外付けパワー素子（通常はＭＯ
Ｓトランジスタ）がオフになる。ＩＲ２１１０のＳＤピンも，被告製品
の１９番ピンも，ノイズ除去用のコンデンサを付けるのが典型的な使い
方である点も同様である。
，，「」，また乙９文献のＩＲ２１１０にもの回路があるのでUVdetect
この電源電圧に基づいてのオフの回路が適切に働く限り，両方のＭＯＳ
トランジスタがオフになる。
このように，乙９文献には「」の回路による“両方オフ”，UVdetect
も開示されているから，本件特許発明１は，この点でも新規性がなく，
無効である。
原告は「」回路とシャットダウン回路とはまったく別であ，UVdetect
ると主張する。しかし，実際のＩＣにおいて，前者の回路と後者の回路
とで，ドライブ両方をオフにする回路は同じ回路を使っている。本件特
許発明１の実施品であるＩＲ２１５３は，本件特許発明１の内容である
Ｃピンからのシャットダウン回路と，従来からの「」回路とＴUVdetect
をどちらも備えており，これらはいずれもデッドタイム遅延回路を通じ
て働くことになる「」回路の方が，両方オフの点で不完全な。UVdetect
のは事実であるが，それは電源電圧が落ちてしまうことで所定の機能が
UV果たされなくなることが原因である。これを避けるためには「，
」回路のように電源電圧低下で起動するのではないようにすればdetect
Ｔよい。そこで，８ピンのパッケージのままでそれを実現するべく，Ｃ
ピン兼用にしようというのが，本件特許発明１である。独立したシャッ
トダウンピンを持つだけの被告製品が侵害とされる道理がない。
)乙１３公報による新規性の欠如又は容易想到性についてf
本件明細書１において従来技術の一つとしてあげられている乙１３公
報には「正常な（あるいは異常な）パワー・ダウンの際に，供給電圧，
ＶがＵＶＣＣコンパレーターの低い側のしきい値を下回るまで落ちＣＣ
ると，出力信号は高位側および低位側のゲート・ドライバにスイッチン
グを停止するように命じて，ＨＯとＬＯの両方を低い状態にセットしま
す。これにより，低いゲート電圧で過度の自己発熱になることからパワ
。」（，「」ーＭＯＳＦＥＴ２０および２１を保護します９欄C.Powerdown
のセクション）と記載されている。この「ＵＶＣＣ」というのは，電源
電圧の検知をする回路で，それが所定電圧よりも低くなるとドライブ出
力を止めるように働き，これによって，電源電圧不足による不安定動作
に起因する障害から，パワー素子などを保護するものである。この「Ｕ
ＶＣＣ」が機能すれば「ＨＯとＬＯの両方」が「低い状態にセット」，
，「」“”。されるのでありＵＶＣＣにより両方オフになることが分かる
この「ＵＶＣＣ」は電源端子の電圧（電圧不足）によって起動するもの
で，Ｃピン兼用での両方オフである本件特許発明１とは違うが「外Ｔ，
部タイミングコンデンサ」は発振用のコンデンサ（すなわち，ＣピンＴ
に接続されるコンデンサ）に限られないとの原告主張を前提とすれば，
先行技術と同じになってしまうのである。なお，電源端子にコンデンサ
を付するのは極めて当然の回路である。特にこの「ＵＶＣＣ」の関係で
は，電圧降下（すなわち，ｄｖ／ｄｔ）が急峻すぎると「ＵＶＣＣ」の
回路が機能しないうちに電源電圧不足になってしまうので，それを避け
るためにもコンデンサを入れるべきである（この意味でタイミング設定
のためのコンデンサである。）
)乙１４文献による新規性の欠如又は容易想到性についてg
乙１４文献の１頁目の「（特徴）によれば，本件特許明細書Features」
，「」１において従来技術として言及されている原告のＩＣＩＲ２１５１
には「（不足電圧ロックアウト）の機能が備えらUndervoltagelockout」
FunctionalBlockれている。乙１４文献の４頁目の上欄に示されている「
（機能ブロック図）において「（低電圧検知）DiagramUVDETECT」，」
。「」，とされている箇所がこの機能を果たすこのの出力はUVDETECT
高圧側と低圧側の両方の「」回路に接続されており，両方DEADTIME
TechnicalOverviewofIR215xをオフにすることが分かる。このことは「，
」と題する文献（乙１５。以下「乙１５文献」という）に記載Products。
された本件特許発明１の実施品である「ＩＲ２１５３Ｄ」のブロック図
との対比からも明らかである。
イ原告の反論
本件特許発明１は，乙８文献，甲７公報，甲８公報，乙７公報，乙９文
献，乙１３公報，乙１４文献に記載された公知の発明と同一ではなく，こ
れに基づいて当業者が容易に想到することができたものでもなく，特許法
２９条１項及び同条２項に該当するものではないから，特許無効審判によ
り無効にされるべきものには当たらない。
aCopyrightIntersilAmericasInc.2001.AllRights)乙８文献は「，9
」との記載によれば，本件特許権１の優先日（１９９６年１０Reserved
月２１日）前に頒布されたものとは認められないから，これを根拠に新
規性を欠くという被告の主張は失当である。
念のためにいえば，被告は，乙８文献の１２頁の図のいかなる箇所が
構成要件１−Ａの「直流バス電源「負荷回路を駆動する回路」に該」，
当するか主張していない。また，低電圧ロックアウト回路と構成要件１
−Ｆの「シャットダウン回路」とはまったく別のものであるし，乙８発
明のコンデンサＣ４は，ＩＣに供給される電源Ｖ上の雑音を除去すＤＣ
るための，いわゆるバイパスコンデンサ（パスコン）であり，ランプ故
障の検知とは無関係であるから「外部タイミングコンデンサ」に当た，
らず，コンデンサＣ４上の電圧もランプ故障検知用に用いられていない
からロー論理レベル信号に当たらないさらに乙８文献にはシ「」。，，「
ャットダウン回路」も「外部タイミングコンデンサ」も開示されていな
いから，構成要件１−Ｈが開示されていることはあり得ないし「しき，
い値電圧検出回路」に関する記載もない。
また，乙８発明の回路の場合，回路の短絡を検知したときやＩＣの電
源が落ちたときに確実に高圧側ＭＯＳＦＥＴと低圧側ＭＯＳＦＥＴの両
方をターンオフするように動作するか否かは，ＩＣ内部の構成に依存す
るものの，乙８文献の記載だけでは，そのような動作をするか否かが不
明である。すなわち，乙８文献には，高圧側ＭＯＳＦＥＴと低圧側ＭＯ
ＳＦＥＴの両方をターンオフする構成は開示も示唆もされていない。
なお，乙８発明のＳＤピンは，回路の短絡を検知したときに，短絡に
よる大電流（過電流）で回路が破壊されることを防止するために用いる
ピンである。回路を過電流から保護するためには，回路の発振を停止す
れば目的が達せられるので，この点でも，高圧側ＭＯＳＦＥＴと低圧側
ＭＯＳＦＥＴの両方を確実にターンオフする構成を想起することはでき
ない。
また，被告の主張は，構成要件１−Ｆの一部である「上記第１および
第２のＭＯＳゲート型パワー半導体デバイスをターンオンおよびターン
オフさせるための高圧側および低圧側出力の上記供給を停止させる」と
いう構成に限られており，構成要件１−Ｆのその他の点や構成要件１−
Ａないし１−Ｈについても，それに相当する構成の開示や示唆について
は何も主張されていない。
)被告は，甲７公報の図２のいかなる箇所が構成要件１−Ａの「直流バb
ス電源「負荷回路を駆動する回路」に該当するか主張していない。」，
また，低電圧トリップ回路（アンダーボルテージロックアウト回路１０
５）は，乙８文献の低電圧ロックアウト回路と同様に，構成要件１−Ｆ
の「シャットダウン回路」とは異なるものであり，同様に，コンデンサ
４２は，いわゆるパスコンであり「外部タイミングコンデンサ」には，
当たらない。さらに，甲７公報には「シャットダウン回路」も「外部，
タイミングコンデンサ」も開示されていないから，構成要件１−Ｈが開
示されていることはあり得ないし，コンデンサ４２上の電圧をしきい値
と比較していることに関する記載はない。
)上記()ア)のとおり，甲８公報には“両方オフ，すなわち両方のc1d”
ＭＯＳトランジスタを確実にターンオフするの構成は開示も示唆もされ
ていないから，これを前提とする被告の主張は失当である。
)乙７発明のスイッチング素子Ｔｒ１・Ｔｒ２は，ＭＯＳＦＥＴ（ＭＯd
Ｓゲート型パワー半導体デバイス）ではなく，バイポーラ・トランジス
タである。ゲートの電圧の高・低によりオン・オフが制御されるＭＯＳ
ＦＥＴの場合，一旦ターンオンするとゲートをグラウンドに導通させて
電荷を引き抜いてやらない限り，ターンオフしないという特徴があるの
に対し，ベースからエミッタに電流が流れている間にオンになり，コレ
クタ・エミッタ間が導通するというバイポーラ・トランジスタ（ＮＰＮ
型）の場合，ベースを流れる電流が停止すれば，コレクタ・エミッタ間
は遮断され，バイポーラ・トランジスタはオフになる。したがって，乙
７公報の図１の回路では，発振制御回路４の発振が停止し，端子Ａ・Ｂ
からトランジスタＴｒ１・Ｔｒ２のベースへの電流が止まれば，それで
必ず両方のトランジスタはターンオフするから，スイッチング素子にＭ
ＯＳトランジスタを用いる場合とは異なり，高圧側スイッチング素子と
低圧側スイッチング素子の両方を確実にターンオフしなければならない
という課題自体が存在していない。
また，被告の主張は，構成要件１−Ｆの一部である「上記第１および
第２のバイポーラ・トランジスタをターンオンおよびターンオフさせる
ための高圧側および低圧側出力の上記供給を停止させる」という構成に
限られており「ＭＯＳゲート型パワー半導体デバイス」や「外部タイ，
ミングコンデンサ」などの構成要件１−Ｆのその他の点や構成要件１−
Ａないし１−Ｈについても，それに相当する構成の開示や示唆について
は何も主張されていない。
)乙９文献のＩＲ２１１０は，ＩＣの電源が落ちた場合，ＨＯまたはＬe
Ｏがのままになり，高圧側ＭＯＳトランジスタまたは低圧側ＭＯHigh
。，，Ｓトランジスタへの供給が停止しないという問題があるまた乙９も
ＳＤピンをランプ故障検知に使用することは開示も示唆もされていな
い。ＳＤピンの使用例として記載されているのは，過電流検知用として
の使用例のみである。
したがって，乙９文献の記載から高圧側ＭＯＳトランジスタと低圧側
ＭＯＳトランジスタの両方を確実にターンオフする構成を想起すること
はできない。
また，被告は，例えば構成要件１−Ｇの自己発振駆動回路などの開示
や示唆が乙９にはないことを無視しているなど，本件特許発明１の構成
要件すべての主張が欠けている。
)被告は，乙９文献には「」回路があるから“両方オフ”にfUVdetect，
なると主張する。しかし「」回路は，ＩＣの起動時にＩＣへ，UVdetect
の供給電圧が一定値以上に上昇するまで回路を動作させず，かつ動作中
にＩＣへの供給電圧が一定値以下になった場合に回路を停止するための
回路であり，ＩＣが不安定な電圧で動作することによる誤動作や回路破
壊を防止するためのものである。このように「」回路はシャ，UVdetect
ットダウン回路とはまったく別のものである。本件明細書１の中におい
ても，ＩＣ３０が「」回路を内蔵している場合でも，両方のUVdetect
ＭＯＳトランジスタを確実にオフするシャットダウン回路の必要性が述
べられている。また「」回路が備わっていたとしても，両方，UVdetect
のＭＯＳトランジスタを確実にオフできず，一方のＭＯＳトランジスタ
がオンのままになってしまうという問題が存在することも，本件明細書
１に明記されているとおりである（００２２。そもそも被告の主張【】）
は「」回路が本件特許発明１の構成要件のいずれに相当する，UVdetect
と主張するのかさえ明らかではない。
)乙１３公報，乙１４文献及び乙１５文献に関する被告の主張は，これg
らの文献にも「」回路（ＵＶＣＣ）に関する記載があるといUVdetect
うことに尽きる。しかし「」回路が本件特許発明１の無効事，UVdetect
由となるものではないことは，上記)のとおりである。f
なお，乙１４文献は，その５頁末尾に記載されているように平成１３
年３月３０日付けの文献であり，本件特許発明１の優先日である平成８
年１０月２１日より後に刊行されたものであるから，公知文献に該当し
ない。
()争点４（本件特許権１に係る被告の責任原因）について4
ア原告の主張
)被告製品は，松下電工の指定した仕様に基づいて製造されており，松a
下電工の製造販売する本件ランプ安定回路１に組み込んで利用される専
用部品である。
したがって，被告製品は，本件特許発明１の実施品である本件ランプ
安定回路１の生産にのみ用いる物に該当する。
よって，被告が被告製品を生産，譲渡若しくは輸入又は譲渡等の申出
をする行為は，特許法１０１条１号の間接侵害に該当し，本件特許発明
１の特許権を侵害するものである。
被告は，被告製品の他の用途，すなわちランプ故障時に高圧側ＭＯＳ
トランジスタと低圧側ＭＯＳトランジスタの両方を確実にターンオフす
。，るようなランプ安定回路以外の実用的な用途を一切挙げていないまた
被告製品のＳＤピン（ピン１９）はランプ故障検知用のピンであり，Ｓ
Ｄピンに接続されたコンデンサ１１上の電圧低下によりランプ故障を検
知したときは高圧側ＭＯＳトランジスタと低圧側ＭＯＳトランジスタを
確実にターンオフするように動作するのであるから，被告製品は本件特
許発明１の実施品の生産にのみ用いる物であることが明白である。
)被告製品は，松下電工の指定した仕様に基づいて製造されており，松b
下電工の製造販売する本件ランプ安定回路１に組み込んで利用される専
用部品であるから，本件ランプ安定回路１の生産に用いられるものであ
り，かつ日本国内において広く一般に流通しているものではない。
また，被告製品は，ランプ故障検知によりＳＤピン（ピン１９）に接
続されているコンデンサ１１の電圧が低下して所定のしきい値を下回る
と，ＭＯＳトランジスタＱ１及びＱ２をターンオン・ターンオフさせる
ための高圧側（Ｈ）及び低圧側（Ｌ）の出力の供給を停止し，ＭＯＯＯ
ＳトランジスタＱ１及びＱ２の両方を確実にターンオフするように構成
されているから，ランプ故障時に第１及び第２のＭＯＳゲート型パワー
半導体デバイスの両方を確実にターンオフするようにすることで，ラン
プ故障時に駆動回路の構成部品が破壊されることを防止する，という本
件特許発明１の課題の解決に不可欠なものである。
そして，被告は，遅くとも平成１７年６月９日付けの原告から被告に
宛てた書面（甲１５。以下「甲１５書面」という）により，被告の製。
造販売するＩＣが本件特許権１を侵害するものであることを認識してい
た。
したがって，遅くとも平成１７年６月９日以降に被告製品を生産，譲
渡若しくは輸入又は譲渡等の申出をする行為は，特許法１０１条２号の
間接侵害に該当し，本件特許発明１の特許権を侵害するものである。
被告製品が特定の特許権を侵害する製品（直接侵害品）の生産に用い
られているという裸の事実を認識すれば２号の「悪意」に該当するので
あり，それ以上に直接侵害か間接侵害かという厳密な法的構成の理解ま
では不要であるし，本件特許発明１の請求項を読めば，松下電工のラン
プ安定回路に組み込まれた被告製品が間接侵害を構成するということが
甲１５書面の意図であることは何人にも明白である。
)本件ランプ安定回路１は，松下電工の指定した仕様に基づいて製造さc
れる被告製品を回路基板に取り付けたものであり，本件特許発明１の技
術的範囲に属するものである。
したがって，被告が被告製品を生産，譲渡若しくは輸入又は譲渡等の
申出をする行為は，松下電工と客観的及び主観的に関連共同して，本件
（）。特許発明１の特許権を直接侵害する行為に該当する予備的請求原因
被告は，民法７１９条１項の共同不法行為の成立を争っている。しか
し，①被告製品は，ランプ安定回路の制御に用いる専用ＩＣとして，ラ
ンプ安定回路を製造する松下電工の指定した仕様に基づき設計されてい
る松下電工製品の専用部品であること，②被告製品のＳＤピン（ピン１
９）はランプ故障検知用のピンであり，ＳＤピン（ピン１９）に接続さ
れたコンデンサ１１上の電圧低下によりランプ故障を検知したときは高
圧側ＭＯＳトランジスタと低圧側ＭＯＳトランジスタの両方を確実にタ
ーンオフするように動作し，被告製品には本件特許発明１の実施品の生
産に用いる以外の実用的な用途が存在しないことからすれば，被告が被
告製品を松下電工に供給する行為は，松下電工と行為を分担して本件特
許権１を侵害するものであることは明らかであるし，被告は松下電工の
行為及び意図を認識していたと解される。
)仮に被告の行為が民法７１９条１項の共同不法行為に該当しないとしd
ても，同条２項の共同不法行為（幇助）に該当する。
上記)①及び②の事実に照らせば，被告が被告製品を松下電工に供c
給する行為は，松下電工による直接侵害を容易ならしめており，被告に
はその事実の認識もあるからである。
特許法１０３条の過失の推定規定の趣旨は，特許権侵害における過失
の立証の困難さに鑑みたものであるから，その適用対象から他者と共同
して侵害した者を除外すべき理由はなく「他人の特許権（又は専用実，
施権）を侵害した者」には，単独で侵害した者だけでなく，他者と共同
して侵害した者も含まれる。また，原被告間においては，被告が原告特
許権を侵害したことを理由に米国において訴訟が提起され，被告が原告
に対して賠償金を支払ったことが以前にあったのであるから，被告は，
原告が米国のみならず日本においても，被告会社の製品分野に関する多
数の特許権を保有していることを熟知していたのであり，原告保有の特
許を調査すべき高度の義務を負っていたといえる。したがって，特許法
１０３条の適用の有無にかかわらず，被告には過失が認められる。さら
にいえば，被告は，遅くとも平成１７年６月９日付けの甲１５書面によ
り，被告製品が使用されている松下電工の本件ランプ安定回路１が本件
特許権１を侵害するものであることを認識したから，遅くともこの時点
以降の行為には故意が認められる。
イ被告の反論
)上記ア)は否認する。被告は，松下電工との契約上の義務として，aa
被告製品を他に販売することはできない。しかし，被告製品は，物とし
て，あるいは技術的には，松下電工用でなくても，インバータ回路ＩＣ
として一般的に使用可能である。また，被告は，厳密には，同社グルー
プの他社にも供給している。
)上記ア)は否認する。甲１５書面はＩＣ自体が侵害であるとするもbb
のであるのに対し，本件訴訟では松下電工の回路が直接侵害であるとす
る主張であって，ＩＣ自体が侵害とはならないことは原告自身も認める
ところであるから，甲１５書面は２号間接侵害のためのものとして失当
である。また，平成１７年６月９日以降の行為による損害額の主張がな
されておらず，原告の主張には不備がある。
)上記ア)は否認する。原告の主張するところでも被告は侵害行為自cc
体を分担してはいないから，共同不法行為（民法７１９条１項）である
わけがない。幇助（同条２項）を主張するのが本意かとも思われるが，
やはり被告は松下電工の行為を意図も認識もしていないから幇助にも当
たらないし，また過失もない。幇助者は「侵害した者」でないから特許
法１０３条の文言に当たらず，過失は推定されない。
)上記ア)は否認する。dd
()争点５（本件ランプ安定回路２は，本件特許発明２と均等か）について5。
ア原告の主張
本件ランプ安定回路２の抵抗Ｒ１は，構成要件２−Ｉの「第１電流制限
要素」に文言上該当しないものの，Ｒ１は「第１電流制限要素」と均等，
である。
また，本件ランプ安定回路２の抵抗Ｒ３は，構成要件２−Ｊの「第２電
流制限要素」に文言上該当しないものの，Ｒ３は「第２電流制限要素」，
と均等である。
したがって，本件ランプ安定回路２は，本件特許発明２の技術的範囲に
属する。
)本件特許発明２の本質的部分は，誘導電流の流れる経路に電流制限要a
素（抵抗）を設け，電圧スパイクＶｌｓによる誘導電流を制限する点に
ある。より具体的には，構成要件２−Ｉの「第１電流制限要素（Ｒｂ」
ｓ）を低位側電圧源とブートストラップ回路のダイオードＤｂｓ・キャ
パシタＣｂｓ間に設け，また，構成要件２−Ｊの「第２電流制限要素」
（Ｒｓ）を低位電力端子と低位側電圧源間に設けることで，電圧スパイ
クＶｌｓによる誘導電流を制限する点にある。
すなわち，本件特許発明２の本質的部分は，二つのトランジスタ間の
漂遊インダクタンスＬにより生ずる電圧スパイクＶｌｓにより励起され
る有害な誘導電流を制限するために「第１電流制限要素（Ｒｂｓ），」
と「第２電流制限要素（Ｒｓ）を誘導電流の流れる経路に設けること」
にある。
まず，構成要件２−Ｉは「第１電流制限要素（Ｒｂｓ）をブート，」
ストラップ・ダイオードＤｂｓの低位側，すなわち低位側電圧源Ｖ側に
設けることを規定しているものの「第１電流制限要素（Ｒｂｓ）を，」
ブートストラップ・ダイオードＤｂｓの高位側，すなわちブートストラ
ップ・キャパシタＣｂｓ側に設けても，本件特許発明２と同様の目的を
実現することができる。すなわち，本件特許発明２において本質的なの
は「第１電流制限要素（Ｒｂｓ）を誘導電流が流れる経路である低，」
位側電圧源とブートストラップ回路Ｄｂｓ・Ｃｂｓ間に設けることにあ
り「第１電流制限要素（Ｒｂｓ）をブートストラップ・ダイオード，」
Ｄｂｓの高位側に置くか，低位側に置くかの相違は，本質的部分ではな
い。
したがって，本件ランプ安定回路２の抵抗Ｒ１は，ブートストラップ
・ダイオードＤ１の高位側，すなわちブートストラップ・ダイオードＤ
１とブートストラップ・キャパシタＣ１の間に設けられているが，当該
，。構成と構成要件２−Ｉの相違は本件特許発明２の本質的部分ではない
次に，構成要件２−Ｊは「第２電流制限要素（Ｒｓ）を低位電力，」
端子の低位側，すなわち低位側電圧源側に設けることを規定しているも
のの「第２電流制限要素（Ｒｓ）を低位電力端子の高位側，すなわ，」
ち低位側ＭＯＳトランジスタＱ２側に設けても，本件特許発明２と同様
の目的を実現することができる。すなわち，本件特許発明２において本
質的なのは「第２電流制限要素（Ｒｓ）を誘導電流が流れる経路で，」
ある低位側ＭＯＳトランジスタＱ２と低位側電圧源Ｖ間に設けることに
あり「第２電流制限要素（Ｒｓ）を低位電力端子の高位側に置くか，，」
低位側に置くかの相違は，本件特許発明２の本質的部分ではない。
本件ランプ安定回路２の抵抗Ｒ３は，低位電力端子の高位側，すなわ
ち低位側ＭＯＳトランジスタＱ２と低位電力端子の間に設けられている
が，当該構成と構成要件２−Ｊの相違は，本件特許発明２の本質的部分
ではない。
被告は，第２電流制限要素の位置が本質的であると主張するものの，
その根拠は何ら述べられておらず，失当である。本件特許発明２は，漂
遊インダクタンスによる誘導電流成分を減少させることが本質的な部分
であって，第２電流制限要素をどこに接続するのかに意義があるのでは
なく，どの経路に挿入するのかに意義がある。
)上記)のように，構成要件２−Ｉの「第１電流制限要素（Ｒｂｓ）ba」
をブートストラップ・ダイオードＤｂｓの高位側に置き，構成要件２−
「」（），Ｊの第２電流制限要素Ｒｓを低位電力端子の低位側に置いても
二つのＭＯＳトランジスタＱ１・Ｑ２間の漂遊インダクタンスＬにより
生ずる電圧スパイクＶｌｓにより励起される有害な誘導電流を制限する
という本件特許発明２の目的を達することができ，同一の作用効果を奏
する。
したがって，本件ランプ安定回路２の抵抗Ｒ１及び抵抗Ｒ３は，それ
ぞれ本件特許発明２の構成要件２−Ｉの「第１電流制限要素」及び構成
要件２−Ｊの「第２電流制限要素」と置換可能である。
)構成要件２−Ｉの「第１電流制限要素（Ｒｂｓ）をブートストラッc」
プ・ダイオードＤｂｓの高位側に置く代わりに，低位側に置くことは，
当業者にとって容易であり，何らの困難性もない。同様に，構成要件２
−Ｊの「第２電流制限要素（Ｒｓ）を低位電力端子の低位側に置く代」
わりに，高位側に置くことも，当業者にとって容易であり，何らの困難
性もない。
，「」したがって本件特許発明２の構成要件２−Ｉの第１電流制限要素
及び構成要件２−Ｊの「第２電流制限要素」をそれぞれ本件ランプ安定
回路２の抵抗Ｒ１及び抵抗Ｒ３に置換することは，当業者が容易に想到
することができるものである。
)電圧スパイクＶｌｓにより励起される有害な誘導電流を制限することd
を目的として，ブートストラップ・ダイオードＤｂｓの高位側又は低位
側，及び低位電力端子の高位側又は低位側に電流制限要素を設けるとい
う構成は，公知技術と同一又は当業者が出願時に容易に推考できたもの
とはいえない。
)本件特許発明２は，一度の拒絶理由通知を受けることもなく，出願当e
初明細書のまま特許が付与されている。
したがって，出願手続において本件ランプ安定回路２を意識的に除外
した等の特段の事情はない。
イ被告の反論
本件ランプ安定回路２の構成は，本件特許発明２の構成と均等とはいえ
ない。
)そもそも，本質的部分について，電流制限要素の位置を規定されていa
るとおりとするのでなければ，発明としてあまりにナンセンスである
（電流制限要素」によって電流を制限するのが発明だ，というのはナ「
ンセンスというほかない。。）
しかも，原告が構成要件２−Ｊの「第２電流制限要素」として現在主
張しているものについては，本件明細書２にはその接続しか書いていな
いに等しいすなわち原告は本件明細書２の発明の詳細な説明で第。，，「
２電流制限要素」として説明されているものは請求項７の「第３電流制
限要素」であるとし，請求項１の「第２電流制限要素」は，発明の詳細
な説明の「Ｒｓ」であるとする。この対応関係は，各請求項の規定する
接続からは確かにそうではある。しかし，本件特許発明２は，接続だけ
が意義があるのであり，しかも，この「第２電流制限要素」Ｒｓについ
ては，本件明細書２の中に何らの効果の説明もない。原告の効果につい
ての議論は，本件明細書２に根拠を有していない。
このように，原告主張の「第２電流制限要素（Ｒｓ）は，ただ接続」
だけで規定されている要素であるのに，それを無視する原告の侵害論は
あり得ない。
，，b)本件ランプ安定回路２の抵抗Ｒ３は問題の電流の制限をしないから
この点でも相違するし，構成要件２−Ｉの「第２電流制限要素」と同一
の作用効果を奏しない。
そもそも，原告は，漂遊インダクタンスの働きによる「誘導電流」と
，。，してあたかも積極的に電流が流れるかのように主張しているしかし
この主張は誤りである。実際には，高位側ＭＯＳトランジスタ（Ｑ１）
がオフになった際には，負荷のインダクタンスのために，それでも負荷
回路の電流が流れ続けようとするので，それが低位側のダイオード（低
位側寄生ダイオードＤ２）を通して流れる（これが回生電流である。。）
漂遊インダクタンスは，原告主張の電流の方向とは逆方向に，この低位
側寄生ダイオードからの電流が増えようとするのに対して，その急激な
増加を妨げる働きをする。そこで，出力の点の電圧「Ｖｓ」が，低位電
力端子「−Ｈｖ」よりさらにマイナスに振れることになる。これに従っ
てブートストラップ・ダイオードを通じての充電がされるので，そのま
まではブートストラップ・コンデンサの充電も過剰になる。これが本件
明細書２の説く問題点である。また，充電が過剰というだけでなく，そ
れが急激になされる点が，電源回路上のノイズとなるのが問題ともなり
得る。
そして，本件明細書２の示す「電流制限要素」は，いずれも，こうし
た充電電流を制限するものである。しかし，本件ランプ安定回路２の抵
抗Ｒ３は，低位側ＭＯＳトランジスタのソースと低位電力端子−Ｈｖと
の間に入っているから，違うものである。高位側ＭＯＳトランジスタＱ
１がオフになる瞬間については，Ｒ３の存在は，むしろ低位側ダイオー
ドからの電流を妨げるものであり，この点は，漂遊インダクタンスと同
様である。この結果，Ｖｓがより一層下がることになり，ブートストラ
ップ・コンデンサの過剰充電を助長する。このように，本件ランプ安定
回路２の抵抗Ｒ３は，構成要件２−Ｊの「第２電流制限要素」とは逆の
働きをするのである。
)被告製品は，次に述べるとおり，特開平２−２５３５９５号公報（乙c
１０。以下「乙１０公報」という）に開示された発明（以下「乙１０。
発明」という）と「同一」であるから，ボールスプライン事件最高裁。
判決の第４要件「対象製品等が，特許発明の特許出願時における公知技
術と同一又は当業者がこれから右出願時に容易に推考できたものではな
く」に当たらない。，
乙１０公報の第４図は，一種の電力回路であり，構成要件２−Ａに当
たる。第４図の上段の中程にある「Ｑ２」が高位側ＭＯＳトランジスタ
であり，構成要件２−Ｂに当たる「Ｑ３」が低位側ＭＯＳトランジス。
タであり，構成要件２−Ｃに当たる。図の右下の「ＩＣ４」のピン７の
「」「」，出力及びそれにつながるＧ５ＢＦ２によって構成される回路は
高位側ＭＯＳトランジスタである「Ｑ２」をドライブするもので，構成
要件２−Ｄに当たる。同じく右下に見える「Ｄ５」がブートストラップ
のためのダイオードで，その横のコンデンサ「Ｃ２０」がそのキャパシ
タであり，これらが構成要件２−Ｅに当たる「ＩＣ４」のピン１の出。
力及びそれにつながる「Ｇ３「ＢＦ１」によって構成される回路は，」
低位側ＭＯＳトランジスタである「Ｑ３」をドライブするもので，構成
要件２−Ｆに当たる。図の「Ｖ」は，低位側電圧源であり，構成要ＣＣ
件２−Ｇに当たる。
構成要件２−Ｈは，原告の議論によれば，この種の回路においては当
然に漂遊インダクタンスが存在し，それを指すというのであるから，乙
１０公報でも同様に当然に認められる。
乙１０公報の第４図の右下の「Ｒ２８」は，ブートストラップ・ダイ
オードＤ５に直列に入った抵抗であるこれが構成要件２−Ｉの第「」。「
１電流制限要素に当たるなお構成要件２−Ｉはダイオードと第」。，，「
１電流制限要素」との順番を規定しており，乙１０は構成要件２−Ｉと
は順番が異なるが，被告製品と同じ順番である。
構成要件２−Ｊについては，仮に被告製品の回路が構成要件２−Ｊを
，「」充足するとの原告主張の解釈を前提とするのであれば第４図のＲ９
（低位側ＭＯＳトランジスタ「Ｑ３」のソースの抵抗）が構成要件２−
Ｊの「第２電流制限要素」に当たる。
(6)争点６（本件ランプ安定回路２は，本件特許発明３と均等か）について。
ア原告の主張
)構成要件３−Ｉ，３−Ｊは，それぞれ構成要件２−Ｉ，２−Ｊと同じa
であるから，争点５において述べたのと同じ理由により（上記()ア，5）
本件ランプ安定回路２の抵抗Ｒ１は，構成要件３−Ｉの「第１電流制限
要素」と均等であり，抵抗Ｒ３は，構成要件３−Ｊの「第２電流制限要
素」と均等である。
したがって，本件ランプ安定回路２は，本件特許発明３の技術的範囲
に属する。
)被告は，構成要件３−Ｎ，３−Ｏについて「前記持続時間」は相当b，
に短く，これに比べて，第１ないし第２抵抗値と前記キャパシタンスと
の「積」が十分に大きいのは，常識的な値の抵抗及びコンデンサを入れ
た場合には自明であると主張する。
しかし，被告の主張は証拠に基づいておらず，単に被告の主観的意見
を述べているにすぎない。また，持続時間が「相当に」短いとか，抵抗
及びコンデンサの「常識的な値」など，被告の主張は具体性・客観性を
欠いている。さらに，後出の乙２０文献は，本件特許２の優先日（１９
９７年４月２３日）前に頒布されたものとは認められない。後出の乙２
３文献の４−１６頁の回路図からは，楕円で囲まれた抵抗が低位側電圧
源及びブートストラップ・ダイオードと直列結合され，ブートストラッ
プ・ダイオードを通じてブートストラップ・キャパシタに流れ込む漂遊
インダクタンスによる誘導電流成分を減少させる位置に接続されている
か否かが不明である。
イ被告の反論
)構成要件３−Ｉ，３−Ｊは，それぞれ構成要件２−Ｉ，２−Ｊと同じa
であるから，第４要件につき下記)に述べる点を付け加えるほか，争b
点５において述べたのと同じ理由により（上記()イ，本件ランプ安5）
定回路２の構成は，本件特許発明３の構成と均等とはいえない。
)乙１０公報の第４図の「Ｒ２８」及び「Ｒ９」が構成要件３−Ｋのとb
おりそれぞれ抵抗であること，構成要件３−Ｌのとおり漂遊インダクタ
ンスによる誘導電流が持続時間を有すること乙１０公報の第４図のＲ，「
２８「Ｒ９「Ｃ２０」が構成要件３−Ｍのとおりそれぞれ抵抗値」，」，
とキャパシタンスを有することは，いずれも自明である。
構成要件３−Ｎの「第１抵抗値と前記キャパシタンスとの積」及び構
成要件３−Ｏの「第２抵抗値と前記キャパシタンスとの積」は，乙１０
公報には直接の記載がない。しかし，同構成要件における「前記持続時
間」とは，単なる配線の有するインダクタンスによる誘導の時間であっ
て，相当に短いものである。これに比べてこの「積」が十分に大きいこ
とは，常識的な値の抵抗及びコンデンサを入れた場合には自明である。
また，積と持続時間の関係についても，被告製品の回路と乙１０公報の
SP600第４図の回路とは同様の回路であって違いはない。念のため「，
」と題andSP601anHVICMOSFET/IGTDriverforHalf-BridgeTopologies
する文献（乙２０。以下「乙２０文献」という）を参照すれば，その。
図１のブートストラップ・ダイオードの直列の抵抗「Ｒ」の抵抗値ＢＳ
は３．５Ωであり，ブートストラップ・コンデンサの容量は，０．２２
μＦである。すなわち「積」は３．５×０．２２μＦで，０．７７μ，
sec＝７７０nsec（これが時定数）である。持続時間は乙２０文献の場
合でも１０nsecもない。乙１０公報の場合も，その内容としては，当然
に同様に積が持続時間よりも十分に大きなものである。なお，乙２０文
献の版面はともかくとして，この内容の文書は「ApplicationNoteA，
pril1994AN8829.2」の記載の１９９４年４月ころには公開されていた
ことは間違いないし，そもそも，乙２０文献は，乙１０公報などの回路
の当然の内容と特性を確認するためのものにすぎない「Intelligent。
PowerICsFORCOMMERCIAL,INDUSTRIALANDAUTOMOTIVEAPPLICATIONS
1994」と題する文献（乙２３。以下「乙２３文献」という）にも同。
じ内容が記載されている。
(7)争点７（本件ランプ安定回路２は，構成要件４−Ｌを充足するか）につ。
いて
ア原告の主張
本件ランプ安定回路２の抵抗Ｒ３は，低位電力端子−Ｈｖとサブストレ
イト・ダイオードＤｓｕｂとの間で直列に設けられている。
本件ランプ安定回路２においては，漂遊インダクタンスＬによる誘導電
流が，低位側ＭＯＳトランジスタＱ２，低位電力端子−Ｈｖ，サブストレ
イト・ダイオードＤｓｕｂを経由して，ブートストラップ・キャパシタＣ
１に流れ込む。抵抗Ｒ３は，この誘導電流が流れる経路に設けられている
から，誘導電流の成分を減少させる。
したがって，抵抗Ｒ３は，構成要件４−Ｌの「第３電流制限要素」に該
当し，本件ランプ安定回路２は構成要件４−Ｌを充足する。
なお「第３電流制限要素」の設けられる位置については，請求項の文，
言上，低位電力端子の高位側か低位側かという限定は付されていない。ま
た，請求項７の文言上，一つの抵抗が「第２電流制限要素」と「第３電流
制限要素」を兼用することを排除する記載はない。
イ被告の反論
本件ランプ安定回路２の抵抗Ｒ３は「前記サブストレイト・ダイオー，
ドを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記
誘導電流の成分を減少させる…電流制限要素」としての働きはなく，むし
ろブートストラップ・コンデンサを過剰充電するのを助長する働きを持つ
から，構成要件４−Ｌの「第３電流制限要素」に当たらない。
したがって，本件ランプ安定回路２は構成要件４−Ｌを充足しない。
(8)争点８（本件ランプ安定回路２は，本件特許発明４と均等か）について。
ア原告の主張
)構成要件４−Ｊ，４−Ｋは，それぞれ構成要件２−Ｉ及び３−Ｉ，２a
−Ｊ及び３−Ｊと同じであるから，争点５及び争点６において述べたの
と同じ理由により（上記()ア，()ア，本件ランプ安定回路２の抵抗56）
Ｒ１は，構成要件４−Ｊの「第１電流制限要素」と均等であり，抵抗Ｒ
３は，構成要件４−Ｋの「第２電流制限要素」と均等である。
また，仮に構成要件４−Ｌの「第３電流制限要素」と構成要件４−Ｋ
の「第２電流制限要素」が文言上は別個の抵抗でなければならないとし
ても，下記)のとおり，均等が成立する。b
したがって，本件ランプ安定回路２は，本件特許発明４の技術的範囲
に属する。
)本件特許発明４の本質的部分は，電圧スパイクＶｌｓによる誘導電流b
の流れる経路に電流制限要素（抵抗）を設けて誘導電流を制限する点に
あり「第２電流制限要素」と「第３電流制限要素」を別個の抵抗とす，
るか，一つの抵抗で兼用するかの相違は，本質的部分ではない。
誘導電流の二つの経路にそれぞれ別個に抵抗を設ける代わりに，経路
の共通部分に一つの抵抗を設けても，二つのトランジスタＱ１・Ｑ２間
の漂遊インダクタンスＬにより生ずる電圧スパイクＶｌｓにより励起さ
れる有害な誘導電流を制限するという本件特許発明４の目的を達するこ
とができ，同一の作用効果を奏するから，置換可能性も認められる。
誘導電流の二つの経路にそれぞれ別個に抵抗を設ける代わりに，経路
の共通部分に一つの抵抗を設けることは，当業者にとって容易であり，
困難性はないから，置換容易性も認められる。
電圧スパイクＶｌｓにより励起される有害な誘導電流を制限すること
を目的として，誘導電流の二つの経路に電流制限要素を設けることは，
「第２電流制限要素」と「第３電流制限要素」を兼用するか否かにかか
わらず，公知技術と同一又は当業者が出願時に容易に推考できたものと
はいえない。
本件特許発明４は，一度の拒絶理由通知を受けることもなく，出願当
初明細書のまま特許が付与されているから，出願手続において本件ラン
プ安定回路２を意識的に除外した等の特段の事情はない。
イ被告の反論
)構成要件４−Ｊ，４−Ｋは，それぞれ構成要件２−Ｉ及び３−Ｉ，２a
−Ｊ及び３−Ｊと同じであるから，第４要件につき下記)に述べる点b
を付け加えるほか，争点５及び争点６において述べたのと同じ理由によ
り（上記()イ，()イ，本件ランプ安定回路２の構成は，本件特許発56）
明４の構成と均等とはいえない。
)乙１０公報のＩＣは，ＩＣ内部での素子間の分離を，動作時の電圧にb
よってｐｎ接合が逆方向に電圧がかかるようにｐｎ接合を設けることに
。，よって実現している接合分離型ＩＣである接合分離型ＩＣにおいては
その分離の原理から当然に，サブストレイト・ダイオード（分離のため
のｐｎ接合自体がダイオードとなっているもの）が存在する。乙１０公
報のＩＣのサブストレイト・ダイオードのカソードはＩＣのピン６高，（
位側の電源プラス側）に接続されており，アノードはピン２のＧＮＤに
接続されているから，これが構成要件４−Ｈに当たる。
本件ランプ安定回路２のＲ３が「第３電流制限要素」に当たるという
原告の主張に従えば，乙１０公報の第４図の「Ｒ９」が構成要件４−Ｌ
の「第３電流制限要素」に当たる。
したがって，原告の主張に従えば，本件ランプ安定回路２は，乙１０
公報に開示された発明と同一である。
)上記ア)は否認する。cb
(9)争点９（本件特許２は無効とされるべきものか）について。
ア被告の主張
上記()イ)，()イ)，()イ)のとおり，本件特許発明２，本件特5c6b8b
許発明３，本件特許発明４は，原告主張の解釈を前提とすれば，乙１０公
報に記載された公知の発明と同一であり，若しくは，これと乙２０文献又
は乙２３文献に記載された発明に基づいて当業者が容易に発明することが
できたものであるから，特許法２９条１項１号又は同条２項により無効に
されるべきものである。したがって，同法１０４条の３第１項により，原
告の本件特許権２の行使は許されない。
イ原告の反論
本件特許発明２，本件特許発明３，本件特許発明４は，乙１０公報に記
載された公知の発明と同一ではなく，これと乙２０文献又は乙２３文献に
記載された発明に基づいて当業者が容易に想到することができたものでも
なく，特許法２９条１項及び同条２項に該当するものではないから，特許
無効審判により無効にされるべきものには当たらない。
)乙１０公報の第４図には，第１電流制限要素に該当する抵抗は記載さa
れておらず，かつ，高位側のＭＯＳトランジスタＱ２及び低位側のＭＯ
ＳトランジスタＱ３には，本件特許発明２のダイオードＤ１，Ｄ２に該
当する素子も記載されていない。また，Ｑ２及びＱ３の間に存在する漂
遊インダクタンスに関する記載もない。
構成要件２−Ｊ，３−Ｊ，４−Ｋの「第２電流制限要素」は，本件明
細書２に記載のとおり，ダイオードＤ２に流れるランピング電流により
（【】），発生する電圧スパイクを制限するためのものであるから００１２
ダイオードＤ１，Ｄ２のない乙１０の回路に設けられた抵抗Ｒ２８が第
２電流制限要素に該当するか否かは不明であり，また，当業者が電圧ス
パイクの発生に伴う問題点を想起することはできない。
)乙１０発明が構成要件３−Ｎ及び４−Ｐ，構成要件３−Ｏ及び４−Ｑb
を充足しないこと，乙２０文献が公知文献とはいえないこと，乙２３文
献の抵抗が電流制限要素に該当するか否かは不明であることは上記()，6
ア)，()ア)のとおりである。b8a
)乙１０公報には構成要件４−Ｌの「第３電流制限要素」に相当する構c
成は開示されていない。
(10)争点１０（本件特許権２に係る被告の責任原因）について
ア原告の主張
)本件ランプ安定回路２は，松下電工の指定した仕様に基づいて製造さa
れた被告製品を回路基板に取り付けたものであり，本件特許発明２，本
件特許発明３，本件特許発明４の技術的範囲に属する。
したがって，被告が被告製品を生産，譲渡若しくは輸入又は譲渡等の
申出をする行為は，松下電工と客観的及び主観的に関連共同して，本件
特許発明２，本件特許発明３，本件特許発明４に係る特許権を直接侵害
する行為に該当する。
被告は，民法７１９条１項の共同不法行為の成立を争っている。しか
し，①被告製品は，ランプ安定回路の制御に用いる専用ＩＣとして，ラ
ンプ安定回路を製造する松下電工の指定した仕様に基づき設計されてい
る松下電工製品の専用部品であること，②被告製品は，ランプへの電力
供給を制御するための重要な部品であり，ランプ安定回路から被告製品
を取り除けばランプは動作（点灯）しえないという必要不可欠の中核的
な部品であることからすれば，被告が被告製品を松下電工に供給する行
為は，松下電工と行為を分担して本件特許権２を侵害するものであるこ
とは明らかである。また，被告は遅くとも訴状送達時（平成１８年４月
１７日）において松下電工の行為及び意図を認識していた。
)仮に，被告の行為が民法７１９条１項の共同不法行為に該当しないとb
しても，同条２項の共同不法行為（幇助）に該当する。
上記)①及び②の事実に照らせば，被告が被告製品を松下電工に供a
給する行為は，松下電工による直接侵害を容易ならしめており，遅くと
も訴状送達時（平成１８年４月１７日）以降，被告にはその事実の認識
もあるからである。
幇助の場合にも特許法１０３条が適用されることは，上記()ア)で4d
述べたとおりである。また，原被告間の過去の米国における特許権侵害
訴訟や，原被告の製品分野が競合していることを被告が知っていたとい
う事情に照らせば，被告は原告保有の特許を調査すべき高度の義務を負
っていたから，特許法１０３条の適用の有無にかかわらず，被告には過
失が認められる。さらにいえば，被告は，遅くとも訴状送達（平成１８
年４月１７日）により，被告製品が使用されている松下電工の本件ラン
プ安定回路２が本件特許権２を侵害するものであることを認識したか
ら，遅くともこの時点以降の行為には故意が認められる。
)被告は，共同不法行為については差止請求が失当であると主張する。c
しかし，差止請求権（特許法１００条）は，特許権が排他的支配を内
容とする権利であることにより設けられた権利である。単に損害賠償請
求が可能なだけでは特許発明の実施を独占することはできず，差止請求
が認められて初めて独占が実現できる。
だとすれば「自己の特許権（又は専用実施権）を侵害する者」は，，
単独で侵害した者だけでなく，他者と共同して侵害した者も含まれると
解すべきである。特許法の条文上もこう解することが自然であるし，ま
た複数主体が共同して特許権を侵害した場合に各行為主体に対して差止
請求権を行使できないとすれば，特許発明の独占を直接実現する途がな
くなるからである。これは，民法７１９条１項及び２項に等しく妥当す
る。
したがって，民法７１９条１項及び２項のいずれについても，差止請
求権が成立する。
イ被告の反論
)本件特許権１と同様に，いかなる意味でも被告は侵害行為を分担してa
おらず，共同不法行為であるわけがない。また，被告の行為は，幇助に
も当たらないし，過失もない。本件特許権２については，どう解釈して
も周辺回路を内容とするものであり，周辺回路を知ることなくＩＣを供
給しているだけの被告が責任を問われる理由はない。
)共同不法行為を責任原因とする差止請求は失当である。b
共同不法行為について差止めが認められるとの原告の主張は，異端で
ある。
(11)争点１１（損害額）について
ア原告の主張
被告は，平成１５年８月以降訴え提起の日までの間において，被告製品
を製造販売し，その販売金額の合計は１４億円を下らず，その利益の額は
４億円を下らない。
よって，原告は，被告による本件特許権１及び本件特許権２の侵害によ
り，少なくとも上記金額の損害を被ったものであり，一部請求として金４
億円及び不法行為の後の日（訴状送達の日の翌日）である平成１８年４月
１８日から支払済みまで年５分の割合による遅延損害金の支払請求権を有
する。
イ被告の反論
争う。
第３当裁判所の判断
１争点１（本件ランプ安定回路１は，本件特許発明１の技術的範囲に属するか
（本件ランプ安定回路１は，構成要件１−Ｆ，１−Ｈを充足するか）につ）。
いて
()構成要件１−Ｆ，１−Ｈの「外部タイミングコンデンサ」について，原告1
は，シャットダウン回路の外部に設けられたもので，ランプ故障の検知に用
いられ，シャットダウン等のタイミングを決定するコンデンサを意味すると
主張し，被告は，発振のタイミング（周波数）を決めるコンデンサを指すと
主張しているそこで本件明細書１の発明の詳細な説明を参照すると外。，，「
部タイミングコンデンサ」あるいは「タイミングコンデンサ」及びこれらに
関連する記載として，次の各記載がある（甲３。判決注・下線は当裁判所が
付加した。。）
ア「本発明の一態様において，集積回路は，第１および第２の直流端子と，
負荷回路に出力信号を供給する共通端子とを有するハーフブリッジ回路に
おいて接続された第１および第２のＭＯＳゲート型パワー半導体デバイス
を駆動する回路であり，共通端子を第１のＭＯＳゲート型パワー半導体デ
バイスと第２のＭＯＳゲート型パワー半導体デバイスの間のノードに設け
たシリコン基板上に形成された集積回路である。その集積回路は，外部タ
イミングコンデンサの電圧からなるロー論理レベル信号に接続された入力
制御端子を有するタイマ回路と，タイマ回路に接続され，第１および第２
のＭＯＳゲート型パワー半導体デバイスをオンおよびオフに切り換える周
波数を制御し，また，入力制御端子に印加される信号に応じて切り換わる
出力を供給する第１のラッチ回路と，第１のラッチ回路にそれぞれが接続
され，第１のラッチ回路の上記出力の切り換わりに従い，遅延時間間隔の
間，上記ラッチ出力信号の伝達を遅延させ，第１および第２のＭＯＳゲー
ト型パワー半導体デバイスの同時導通を防止する，高圧側のデッドタイム
遅延回路および低圧側のデッドタイム遅延回路と，高圧側デッドタイム遅
延回路および低圧側デッドタイム遅延回路にそれぞれ接続され，入力制御
端子に印加された信号に応じて第１および第２のＭＯＳゲート型パワー半
導体デバイスをオンおよびオフさせるための高圧側および低圧側出力端子
をそれぞれ有する高圧側ドライバ回路および低圧側ドライバ回路と，外部
タイミングコンデンサに接続され，外部タイミングコンデンサの電圧がし
きい値電圧より低いときに，高圧側および低圧側出力の供給を停止するシ
ャットダウン回路とからなる。シャットダウン回路は，外部タイミングコ
ンデンサの電圧をしきい値電圧と比較するしきい値電圧検出回路を備え，
しきい値電圧検出回路は高圧側及び低圧側のデッドタイム遅延回路に出力
を供給する第２のラッチ回路に接続されている（課題を解決するため。」【
の手段【００２５）】】
surfacemountイチップ３０は８ピンＤＩＰまたは表面マウントパッケージ「（
）の中に収容されてもよく，以下のようなピン出力を有する：package
Ｖ−直流電源Ｖからチップ動作電圧を受けるためのピン。ＣＣＢＵＳ
Ｃ−タイミングコンデンサ１４とタイミング抵抗１６との間のノードにＴ
接続された単一入力制御ピン。ピンＣでの信号はＨとＬの両出力を制ＴＯＯ
御する（従来の技術【００１０）。」【】】
ウ「ゲート駆動ＩＣは自己発振しているため，ゲート駆動出力ＬおよびＨＯ
−Ｖのうちの１つは図２に示す短いデッドタイムの期間を除いて常時ＯＳ
オンとなる。通常の動作状態では，ＭＯＳＦＥＴ４０あるいはＭＯＳＦＥ
Ｔ４２のいずれかがオンとなる。結果として，例えば図３に示すように，
単純にタイミングコンデンサ１４により外部にグランドまで分路を形成す
ることによりゲート駆動ＩＣをオフすることは，回路を保護するのには充
分でない（発明が解決しようとする課題【００１５）。」【】】
エ「１４…タイミングコンデンサ（符号の説明）」【】
オ「抵抗１６およびコンデンサ１４は，次式で定まる発振周波数を制御する
：ｆ＝１／（１．４ＲＣ）…（１（従来の技術【００１１）１６１４）」【】】
カ「この基本回路の欠点は，もし，ランプが壊れるか（その動作寿命が尽き
たときのように）もしくは回路から取り外されたとき，回路内の他の構成
部品が破滅的に故障するかもしれないことである。それゆえ，ゲート駆動
ＩＣ３０の使用者は，故障の状態を検出してＩＣをオフする別個の外部回
路要素を設計しなければならない。好ましくは，ゲート駆動ＩＣの両出力
は，ターンオフ状態のもとでゲート駆動ＩＣをオフする（発明が解決。」【
しようとする課題【００１４）】】
キ「図３は，ランプが取り外されたときに入力制御コンデンサ１４のグラン
ドへの分路を形成するためのトランジスタ６０を含む，図１を改変した回
路を示す（発明が解決しようとする課題【００１６）。」【】】
ク「本発明は，上記課題を解決すべくなされたものであり，その目的とする
ところは，ランプを駆動する集積回路において，駆動出力の双方が不能に
なることによりランプが故障したとき，または，ランプが取り外されたと
きに，駆動回路の構成部品を損失から保護する安定器集積回路を提供する
ことにある。また，ランプ交換時において，ランプのパワースイッチを切
り換えなくとも，自動的にランプ駆動回路を再起動する安定器集積回路を
提供することを目的とする（発明が解決しようとする課題【００２。」【】
３）】
ケ「以下，添付の図面を用いて本発明に係る安定器集積回路の実施形態を説
明する。本発明は，図３に示すような単純な回路を用いて，そのＩＣ内部
の回路構成を改変することにより実現できる（発明の実施の形態【０。」【】
０３０）】
コ「図５は，図３の回路に包含されるのに好適な本発明に係るＩＣチップ３
０の回路ブロック図である。チップ３０の８本のピンが図５においても同
様に用いられる。図５に示される全ての回路ブロックは共通のシリコンチ
ップに典型的に集積化される（発明の実施の形態【００３１）。」【】】
サ「本発明は，これらの機能の全てを，前述の特許において開示されたＩＲ
２１５５やＩＲ２１５１のＩＣのようにＩＣ内部で実現しているが，さら
に，Ｃピンを使用した新しいシャットダウン機能も備えている。本発明Ｔ
によれば，以下の２つのさらなる回路ブロックが追加されている。すなわ
ち（１）Ｃ検出用の第３のコンパレータ１１８および（２）シャット，Ｔ
ダウンラッチ回路１２４が追加されている。入力ピンＣは，Ｃピン電ＴＴ
圧が分圧回路１１２により供給される所定のしきい値（ＶＲ３として示さ
れる）よりも低くなるときを検出する第３のコンパレータ１１８の負入力
に接続される。そのとき，第３のコンパレータ１１８は，その出力をシャ
ットダウンラッチ回路１２４および低圧側のデッドタイム遅延回路１３０
に供給する。シャットダウンラッチ回路１２４の出力は，次に，高圧側の
。」（【】デッドタイム遅延回路１２６の入力に供給される発明の実施の形態
【００３９）】
シ「第３のコンパレータ１１８が状態を変化させるときのしきい値電圧ＶＲ
３は，自己発振に対して用いられるしきい値電圧ＶＲ２より低い値に選択
。。，，されるその動作例を図６に示すここではＶＲ１およびＶＲ２の値は
それぞれ２／３Ｖ，１／３Ｖに選択され，また，ＶＲ３の値は便宜ＣＣＣＣ
上，最初は１／６Ｖに選択されている。なお，ＶＲ３＜ＶＲ２＜ＶＲＣＣ
１の関係を満たすかぎり，他の特別な比率が選択されてもよい（発明。」【
の実施の形態【００４０）】】
ス「Ｃピン電圧がＶＲ３を越えると（１）低圧側ゲート駆動出力ＬはデＴＯ，
ッドタイム遅延時間ｔ経過後「ハイ」になり，低圧側ＭＯＳＦＥＴ４ｄ，
２をオンし（２）バイアス回路１３２は，発振コンパレータ（Ｎコンパ，
），，レータ１１４Ｐコンパレータ１１６および第３のコンパレータ１１８
高圧側のデッドタイム遅延回路（ＴＥＡＤＨ回路）１２６および低圧側の
デッドタイム遅延回路（ＴＥＡＤＬ回路）１３０に電力を供給するように
制御され（３）Ｒピンは発振ラッチ（シャットダウンラッチ回路）１，Ｔ
２４により「ハイ」に保持され（４）Ｃピンは抵抗１６を介して充電，Ｔ
し続ける（発明の実施の形態【００４３）。」【】】
「，，，セ通常動作の間Ｃピン電圧がＶＲ３を越えた後では自己発振が生じＴ
ハーフブリッジ回路の出力Ｖが台形状の出力で切り換わる（発明のＳ。」【
実施の形態【００４４）】】
ソ「さらに，Ｒピンが「ハイ」から「ロー」の電位へ切り換わることで，Ｔ
抵抗１６により，２／３Ｖのしきい値（分圧回路１１２ブロックによＣＣ
り設定される）から１／３Ｖのしきい値（これもまた分圧回路１１２ＣＣ
ブロックにより設定される）までコンデンサ１４の放電が開始される」。
（発明の実施の形態【００４７）【】】
タ「もし，通常動作時に，コンデンサ１４の放電を触発する故障が発生する
と，ゲートドライバ出力の両方が不能になり，ハーフブリッジの出力は発
振を停止する。故障状態が終了すると，Ｒピンの電圧は自動再起動のたＴ
めに「ハイ」のままに保持される（発明の実施の形態【００４８）。」【】】
チ「もし，ランプの取り外しによる故障状態で，かつ，図３の回路が用いら
れている場合，Ｃピンは放電され，また両ゲートドライバ出力はシャッＴ
トダウンする。ランプが交換されたときは，図３に示すトランジスタ６０
はオフし，コンデンサ１４は再度充電を行う（発明の実施の形態【０。」【】
０４９）】
ツ「本発明のランプを駆動する集積回路によれば，ランプを駆動する駆動回
路の駆動出力の双方が不能になりランプが故障したとき，または，ランプ
が取り外されたときに，駆動回路の構成部品を損失から保護する。また，
ランプ交換時において，本集積回路が自動的にランプ駆動回路を再起動す
るためユーザはランプのパワースイッチを切り換える必要がない発，。」（【
明の効果【００５２）】】
(2)本件明細書１においては，上記のとおり，構成要件１−Ｆ，１−Ｈの「外
部タイミングコンデンサ」について「本発明の一態様において」との留保，
が付されているものの「外部タイミングコンデンサ」の電圧からなるロー，
論理レベル信号が，第１及び第２のＭＯＳゲート型パワー半導体デバイスを
オン及びオフに切り替える周波数を制御する第１のラッチ回路と接続されて
いるタイマ回路に入力されること，並びに，外部タイミングコンデンサの電
圧をしきい値電圧と比較し，外部タイミングコンデンサの電圧がしきい値電
圧より低いときに，高圧側及び低圧側出力の供給を停止すること（シャット
ダウン回路）が記載されている（上記ア。したがって「本発明の一態様」），
における「外部タイミングコンデンサ」とは，第１及び第２のＭＯＳゲート
型パワー半導体デバイスをオン及びオフに切り替える周波数を制御する第１
のラッチ回路と接続されているタイマ回路に接続されており，かつ「外部，
タイミングコンデンサ」の電圧が，しきい値電圧より低いとシャットダウン
回路が起動されるものである。
また，本件明細書１において「タイミングコンデンサ」とされているも，
のはコンデンサ１４をおいて他になく（上記ウ，エ，コンデンサ１４と抵）
抗１６は，発振周波数を制御するものとされ（上記オ・従来例についての記
載であるものの，図１及び図３からすれば，この記載は，本件特許発明１に
も当てはまるものである，タイミングコンデンサ１４とタイミング抵抗。）
１６との間のノードに接続されたＣピンでの信号がＨとＬの両出力を制ＴＯＯ
御するものとされている（上記イ・従来例についての記載であるものの，図
１及び図３からすれば，この記載は，本件特許発明１にも当てはまるもので
ある。そして，本件明細書１の実施例においては，起動後，Ｃピン電圧。）Ｔ
がしきい値電圧ＶＲ３を越えると，自己発振が生じ（上記セ，Ｃピン電）Ｔ
圧がしきい値電圧ＶＲ１に達すると，しきい値電圧ＶＲ２に達するまで，コ
ンデンサ１４が放電するものとされ（上記シ，ソ，また，ランプの取り外）
しによる故障状態で，図３の回路が用いられている場合，Ｃピンは放電さＴ
れ，Ｃピン電圧が所定のしきい値より低くなったときは，第３のコンパレＴ
ータ１１８の出力がシャットダウンラッチ回路１２４及び低圧側のデッドタ
イム遅延回路１３０に供給され，次いで，シャットダウンラッチ回路１２４
の出力が高圧側のデッドタイム遅延回路１２６に供給され，その結果，両ゲ
ート出力はシャットダウンし，さらに，故障状態が解消されたとき（ランプ
が交換されたとき）は，コンデンサ１４が再度充電を行うものとされている
（上記サ，チ。）
そうすると，本件明細書１に記載された実施例においては，少なくとも構
成要件１−Ｆ，１−Ｈにいう「外部タイミングコンデンサ」とは，コンデン
サ１４のことであって，抵抗との組み合わせにより自己発振駆動回路の発振
周波数を定めるコンデンサであり，かつ，その電圧がしきい値電圧より低い
とシャットダウン回路を起動するものであることは明らかである。
本件明細書１における上記実施例が，上記アの「本発明の一態様」として
記載された【課題を解決するための手段】を具体化したものであり，本件明
細書１には，上記実施例以外の実施例の記載が全くないことからすれば，本
件特許発明１における「外部タイミングコンデンサ」は，抵抗との組み合わ
せにより自己発振駆動回路の発振周波数を定めるコンデンサであり，かつ，
その電圧がしきい値電圧より低いとシャットダウン回路を起動するものであ
ると認めるのが相当である。
(3)本件特許発明１の「外部タイミングコンデンサ」についての上記解釈は，
本件特許発明１についての次の出願の経過からも裏付けられるところであ
る。すなわち，本件特許発明１については，平成１１年１月７日付けで，進
歩性がない旨の拒絶理由通知が出され（甲６，これを受けて，原告から本）
，（，），件補正がなされ本件意見書が提出されているものであり甲１０１１
本件意見書には，次の記載がある（甲１１。）
ア「請求項１におきましては，引例との差異をより明確にするため，シャッ
トダウン回路が外部タイミングコンデンサの電圧に基いて動作する旨を追
加する補正を行いました（１頁９行∼１１行）。」
イ「請求項４（旧請求項５）におきましては，請求項１との対応を正確にす
『』『』るため外部タイミングコンデンサを上記外部タイミングコンデンサ
に変更しました（１頁１６行∼１８行）。」
ウ「請求項５（旧請求項６）におきましても請求項１と同様の補正を行いま
した（１頁１９行）。」
エ「本願発明は，障害が発生し，外部タイミングコンデンサ１４の電圧すな
わち外部タイミングコンデンサに接続されるＩＣのピン（Ｃピン）の電Ｔ
圧が所定のしきい値レベルより低くなった場合に，スイッチングトランジ
スタに対するゲート駆動信号を不能にすることによって，スイッチングト
ランジスタを完全にシャットダウンするものです。これによりスイッチン
グトランジスタの破壊のようなＩＣに対して非常に有害な状況の発生を確
実に防止するという効果を有します（１頁２１行∼２６行）。」
オ「引用文献１の回路は，不足電圧状態の発生時において，ハーフブリッジ
接続されたトランジスタ（引用文献中，トランジスタ２０，２１）のスイ
ッチング動作を停止させるようにのみ動作し，Ｃピン上での電圧降下にＴ
基いては活動化されず，トランジスタのゲート駆動信号をターンオフする
というような動作は行ないません（４頁２行∼６行）。」
カ「本引例のシャットダウン回路は，ランプの障害または除去による負荷電
，，流変化に基いてシャットダウンするものでありますが本願発明のように
外部タイミングコンデンサ（Ｃピン）の電圧降下を検出し，これに基いＴ
てトランジスタのゲート駆動信号をターンオフさせるものではありませ
ん（４頁１０行∼１４行）。」
キ「本願発明は，障害が発生し，外部タイミングコンデンサ１４に接続され
るＣピンの電圧が所定のしきい値レベルより低くなったときに，図６にＴ
，，示すようにスイッチングトランジスタ４０４２に対するゲート信号Ｈ０
Ｌを不能状態（ロー）にすることによって，スイッチングトランジスタ０
４０，４２の完全なシャットダウンを可能とするものです。このように障
害発生を外部タイミングコンデンサ１４の電圧（すなわちＣピン）の電Ｔ
圧により検出し，スイッチングトランジスタ４０，４２を完全にシャット
ダウンするという点はいかなる引例においても開示されておらず，また，
示唆もされておりません（４頁２２行∼２９行）。」
ク「以上，説明しましたように，本願発明の特徴である，障害発生時に外部
タイミングコンデンサの電圧（すなわちＣピンの電圧）が所定のしきいＴ
値レベルより低くなった場合に，スイッチングトランジスタに対するゲー
ト駆動信号を不能にすることによって，それらのスイッチングトランジス
タを完全にシャットダウンするための構成は，上記のいかなる引例におい
ても開示されておらず，また，示唆もされておりません。また，本願発明
は，障害発生時にスイッチングトランジスタを完全にシャットダウンする
ことにより，障害から回路を確実に保護できるという点において引例に対
して優れた効果を有しております（６頁７行∼１４行）。」
本件意見書の上記記載は，請求項１及び請求項４の「外部タイミングコン
デンサ」が抵抗との組み合わせにより自己発振駆動回路の発振周波数を定め
るコンデンサであることを当然の前提として（このことは，請求項１におけ
る「外部タイミングコンデンサの電圧からなるロー論理レベル信号に接続さ
れた入力制御端子を有するタイマ回路と，上記タイマ回路に接続され，上記
第１および第２のＭＯＳゲート型パワー半導体デバイスをオンおよびオフに
切り換える周波数を制御し，また，上記入力制御端子に印加される上記信号
に応じて切り換わる出力を供給する第１のラッチ回路と」との記載，及び，
「，，請求項４における請求項１に記載の集積回路において上記タイマ回路は
上記ＭＯＳゲート型パワー半導体デバイスがオンおよびオフされる周波数を
制御するための第２の入力制御端子を有し，上記第１および第２の入力制御
端子は上記タイマ回路の発振周波数を設定するための上記外部タイミングコ
ンデンサおよび外部タイミング抵抗に接続されることを特徴とする集積回
路」との記載から明らかである，同「外部タイミングコンデンサ」がそ。。）
の電圧の低下により，シャットダウン回路を起動させる機能も兼ね備えるこ
とを明示したものである。そして，本件特許発明１（請求項５）についても
請求項１と同様の補正をしているものと述べている以上，本件特許発明１に
おける「外部タイミングコンデンサ」を請求項１及び請求項４における「外
部タイミングコンデンサ」と別異なものと解すべき理由はない。
()原告は，本件特許発明１の特許請求の範囲には単に「外部タイミングコン4
デンサ」と記載されているだけであるから，当該記載から自己発振駆動回路
の発振の周波数を定めるコンデンサのみを意味すると限定解釈する理由はな
，，いし特許請求の範囲に記載の発明は実施例に限定されるわけではないから
，。，実施例の記載を根拠に限定解釈することは許されないと主張するしかし
本件明細書１には，上記のような発明の開示しかなく，それ以外の発明の開
示がないこと，及び，本件意見書の上記記載に照らせば，本件特許発明１の
「外部タイミングコンデンサ」を，抵抗との組み合わせにより自己発振駆動
回路の発振周波数を定めるコンデンサであり，かつ，その電圧がしきい値電
圧より低いとシャットダウン回路を起動するものであると解すべきであり，
原告の上記主張は採用し得ない。
(5)本件ランプ安定回路１においては，コンデンサＣ２が抵抗Ｒ２との組み合
わせにより発振周波数を定めており，コンデンサＣ１１は，その電圧がしき
い値電圧より低いとシャットダウン回路を起動させるものであるとしても，
発振周波数を定めているものではない。
そうすると，本件ランプ安定回路１のコンデンサＣ１１は，構成要件１−
Ｆ，１−Ｈにいう「外部タイミングコンデンサ」には当たらず，本件ランプ
安定回路１は，構成要件１−Ｆ，１−Ｈを充足しないから，本件ランプ安定
回路１は，本件特許発明１の技術的範囲に属しないものと認められる。
２争点２（本件ランプ安定回路１は，本件特許発明１と均等か）について。
上記１(1)ないし(4)によれば，本件特許発明１は，ランプが取り外されたと
きに，高圧側及び低圧側のＭＯＳゲート型パワー半導体デバイスのゲート駆動
ＩＣの両出力をターンオフ状態にすることにより，駆動回路の構成部品を損失
（故障）から保護することを目的としたものであり（上記１(1)カ，ク，そ）
のために，外部タイミングコンデンサに接続されたＣピンを使用した新しいＴ
シャットダウン機能を備えたものである（上記１(1)サ，構成要件１−Ｆ。）
すなわち，第３のコンパレータにより，外部タイミングコンデンサに接続さ
れたＣピン電圧が自己発振に対して用いられるしきい値電圧ＶＲ１及びＶＲＴ
２のいずれよりも低い値として選択されたしきい値電圧ＶＲ３よりも低くなっ
たことを検出したときは，第３のコンパレータがその出力をシャットダウンラ
ッチ回路及び低圧側のデッドタイム遅延回路に供給し，シャットダウンラッチ
回路の出力が高圧側のデッドタイム遅延回路に供給され，両ゲートドライバ出
力がシャットダウンする（上記１(1)サ，シ，タ，チ。）
そして，このようなＣピン電圧の降下に基づいて高圧側及び低圧側のＭＯＴ
Ｓゲート型パワー半導体デバイス（スイッチングトランジスタ）に対するゲー
ト駆動信号をターンオフさせること（それにより，高圧側及び低圧側のＭＯＳ
ゲート型パワー半導体デバイスを完全にシャットダウンすること）が，本件特
許発明１の特徴であることは，拒絶理由通知（甲６）に対する本件意見書（甲
１１）において，他ならぬ原告自身によって，再三にわたり述べられていると
ころである（上記１(3)エないしク。また，原告は，外部タイミングコンデ）
（，ンサの電圧とＣピンの電圧とを同じ値を示すものとした上で上記１(3)エＴ
カないしク，拒絶理由通知に示された引例との差異をより明確にするため，）
シャットダウン回路が外部タイミングコンデンサの電圧に基づいて動作する旨
を追加する本件補正を行って（上記１(3)ア，ウ，特許査定を受けたもので）
ある。
以上によれば，本件特許発明１は，外部タイミングコンデンサの電圧，すな
わち外部タイミングコンデンサに接続されるＣピンの電圧が所定のしきい値Ｔ
電圧より低くなったときに，高圧側及び低圧側のＭＯＳゲート型パワー半導体
デバイスに対するゲート駆動信号をターンオフすること（それにより，高圧側
及び低圧側のＭＯＳゲート型パワー半導体デバイスを完全にシャットダウンす
ること）をその発明の本質的特徴とするものであることが認められる。
したがって，本件ランプ安定回路１においては，外部タイミングコンデンサ
が接続されたＣピンとは異なるピン（ＳＤピン）によって，外部タイミングＴ
コンデンサＣ２とは別のコンデンサＣ１１にシャットダウン回路が接続されて
いるのに対し，本件特許発明１においては，シャットダウン回路がＣピンにＴ
よって外部タイミングコンデンサに接続されているという差異は，本件ランプ
安定回路１と本件特許発明１との本質的な差異である。
よって，本件ランプ安定回路１の構成は，本件特許発明１と均等なものであ
ると解することはできない。
３争点５（本件ランプ安定回路２は，本件特許発明２と均等か）について。
(1)本件明細書２には，以下の記載がある（甲４。）
ア「請求項６に記載の電力回路において，前記第１抵抗は約１オームの抵抗
値を有し，前記第２抵抗は約２オームの抵抗値を有することを特徴とする
電力回路（請求項８）。」【】
イ「分路抵抗（shuntresistor）Ｒを，−Ｈｖノードと高電圧ゲート・ドＳ
。」（【】【】）ライバ回路のＶ端子との間に含めてもよい関連技術０００９ＳＳ
「，，，ウ電力回路にはまた低位側電圧源とダイオードとの間で直列結合され
ダイオードを通じてキャパシタに流れ込む漂遊インダクタンスによる誘導
電流の成分を減少させる第１電流制限要素と，低位電力端子と低位側電圧
源との間で直列結合され，ダイオードを通じてキャパシタに流れ込む漂遊
インダクタンスによる誘導電流の成分を減少させることが可能な第２電流
制限要素とが含まれる（本発明の概要【００２２）。」【】】
エ「図２に，電流制限要素（望ましくは抵抗）ＲｂｓおよびＲｅ２が含めら
れていることを除き，図１のハーフ・ブリッジ回路と実質的にほぼ同一の
ハーフ・ブリッジ電力変換回路１０を示す（発明の実施の形態【０。」【】
０２５）】
オ「具体的には，第１電流制限要素Ｒｂｓは，Ｄｂｓに直列接続する形で含
められ，Ｖｌｓにより誘導される電流の流れを制限する。Ｒｂｓは，Ｒｂ
ｓ・Ｃｂｓ＞＞ｔ１となるように選ぶことが望ましい。ここで，ｔ１は，
電流がＤ２内でｄｉ／ｄｔの割合でランプ状に増大する期間である。しか
しながら，Ｒｂｓは，通常動作の際のＣｂｓの充電要件により決定される
上限を有することに注意されたい（InternationalRectifierCorporat。
ionから入手可能な）ＩＲＰＴ２０５６Ｃ高電圧ゲート・ドライバ回路を
使用したアプリケーションにおいては，約１オームの抵抗値を有するＲｂ
ｓがうまく動作した（発明の実施の形態【００２６）。」【】】
カ「第２電流制限要素Ｒｅ２は，サブストレイト・ダイオードＤｓｕｂと直
列の形で含められることが望ましい。Ｒｅ２は，図に示すように，−Ｈｖ
と高電圧ドライバ回路のＶｓｏ端子との間に位置づけることが望ましい。
しかしながら，Ｒｅ２には他にも適切な位置があり，それは，例えば高電
，。」圧ドライバ回路のＶｂ端子とＤｂｓとＣｂｓとの接合点との間である
（発明の実施の形態【００２７）【】】
キ「Ｒｅ２は，Ｒｅ２・Ｃｂｓ＞＞ｔ１となるように選ぶことが望ましい。
ここで，ｔ１は，電流がＤ２内でｄｉ／ｄｔの割合でランプ状に増大する
期間である。しかしながら，Ｒｅ２は，通常動作の際のＱ２のゲート駆動
タイミング要件により決定される上限を有することに注意されたい。ＩＲ
ＰＴ２０５６Ｃ高電圧ゲート・ドライバ回路を使用したアプリケーション
においては約２オームの抵抗値を有するＲｅ２がうまく動作した発，。」（【
明の実施の形態【００２８）】】
ク「本発明の望ましい実施形態における電流制限要素を採用した電力変換回
路は，下層電流Ｉｓｕｂを制限することにより，漂遊インダクタンスの両
端に生ずる電圧スパイクに対する耐性（immunity）を向上させる点で有利
である。同様に，本発明に基づく電力変換回路はｄｉ／ｄｔの割合に対す
る高い耐性を有し，これにより大きいＩＧＢＴを使用して高い電力定格を
得ることができる。加えて，本発明はブートストラップ電源Ｖｃｃを高位
側ドライバと組み合わせて使用することを可能にし，低コストおよび回路
サイズ縮小をもたらす（発明の実施の形態【００３０）。」【】】
(2)上記(1)の記載によれば本件明細書２においては構成要件２−Ｊの第，，「
２電流制限要素」について，低位電力端子と低位側電圧源との間で直列結合
されるという配置と，ダイオードを通じてキャパシタに流れ込む漂遊インダ
クタンスによる誘導電流の成分を減少させることが可能であるという機能と
を持つものであることが開示されているにとどまり（上記(1)ウ，それ以）
上に詳細な説明はなされていない。なお，上記(1)カのとおり，本件明細書
２の記載上は，Ｒｅ２が第２電流制限要素とされており，上記(1)エ，キの
ようにそれを前提としたと思われる記載も認められるものの（上記(1)エの
「電流制限要素（望ましくは抵抗）ＲｂｓおよびＲｅ２」は，第２電流制限
要素が第２抵抗である旨の構成要件３−Ｋ，４−Ｍを意識した記載であり，
上記(1)キの第１文及び第２文は，第２電流制限要素たる第２抵抗の抵抗値
とキャパシタンスとの積が漂遊インダクタンスによる誘導電流の持続時間よ
りも十分に大きい旨の構成要件３−Ｏ，４−Ｑを意識した記載であり，上記
(1)キの第４文は，第２電流制限要素たる第２抵抗が約２オームの抵抗値を
有する旨の請求項８（上記(1)ア）を意識した記載であると解される，上。）
記(1)カに記載されたＲｅ２の配置は，構成要件２−Ｊ記載の第２電流制限
要素の配置と明らかに異なるものであり，むしろ構成要件４−Ｌ記載の第３
電流制限要素に相当するものであると認められる。したがって，上記(1)カ
及びキの記載は第２電流制限要素について説明したものと解することはでき
ない。
()本件明細書２は「第２電流制限要素」に関し，上記のとおり，矛盾した3，
記載を包含するものであるものの，仮に，第２電流制限要素に関する一部の
記載（上記()カ，キ）を構成要件４−Ｌの「第３電流制限要素」に関する1
記載であり「第２電流制限要素」とあるのは「第３電流制限要素」の誤記，
であると善解して本件明細書２を理解すれば，構成要件２−Ｊの「第２電流
制限要素」は「前記低位電力端子と前記低位側電圧源との間で直列結合さ，
れ」るという配置と「前記ダイオードを通じて前記キャパシタに流れ込む，
前記漂遊インダクタンスによる前記誘導電流の成分を減少させることが可
能」であるという機能とによって規定されているものであって，図２におけ
る抵抗Ｒｓがこれに該当するものである。そして，この場合でも，本件ラン
プ安定回路２の低位電力端子−Ｈｖと低位側ＭＯＳトランジスタとの間にあ
るシャント抵抗Ｒ３が，構成要件２−Ｊで規定されている「第２電流制限要
素」の配置とは，その配置を異にするものであることは明らかである。さら
に，それにもかかわらず，両者が均等であるというためには，まず，本件ラ
ンプ安定回路２の抵抗Ｒ３がダイオードを通じてキャパシタに流れ込む漂遊
インダクタンスによる誘導電流の成分を減少させることが可能であるという
機能を奏するかどうかを慎重に検討することが必要であるというべきであ
る。
この点について，被告は，高位側ＭＯＳトランジスタＱ１がオフになる瞬
間については，回生電流が低位側ダイオードを通して流れ続けようとするた
め，本件ランプ安定回路２の抵抗Ｒ３は，漂遊インダクタンスと同様に，低
位側ダイオードからの電流を妨げ，その結果，Ｖｓがより一層低下すること
になり，ブートストラップ・コンデンサの過剰充電を助長するものであるか
ら，むしろ「第２電流制限要素」とは逆の働きをしている旨主張し，これに
沿う証拠として乙１９号証を提出している。そして，乙１９号証は，本件特
許発明２の「第２電流制限要素」と本件ランプ安定回路２の抵抗Ｒ３とのこ
のような働きの差異は，構成要件２−Ｊの「第２電流制限要素」の配置では
ハーフブリッジ回路の主電流（回生電流も含む）が流れないのに対し，本。
件ランプ安定回路２の抵抗Ｒ３にはハーフブリッジ回路の主電流（回生電流
も含む）が流れることによるとし，本件ランプ安定回路２での実測によっ。
ても，Ｒ３が構成要件２−Ｊの「第２電流制限要素」の逆の働きをしている
ことが確認できたというものである。
しかるに，原告は，本件ランプ安定回路２の抵抗Ｒ３が抵抗であることを
指摘するにとどまり，抵抗Ｒ３がダイオードを通じてキャパシタに流れ込む
漂遊インダクタンスによる誘導電流の成分を減少させることが可能であると
いう機能を奏する旨を何ら立証していない。
そうすると，本件特許発明２の構成要件２−Ｊの「前記低位電力端子と前
記低位側電圧源との間で直列結合され」た「第２電流制限要素」を，本件ラ
ンプ安定回路２の低位電力端子−Ｈｖと低位側ＭＯＳトランジスタとの間に
あるシャント抵抗Ｒ３という構成と置き換えても，本件特許発明２の目的を
達することができ，同一の作用効果を奏するものであることは，未だ立証さ
れていないというほかない。
よって，本件ランプ安定回路２の構成は，その余の点について判断するま
でもなく，本件特許発明２と均等なものであると解することはできない。
４争点６（本件ランプ安定回路２は，本件特許発明３と均等か）について。
本件特許発明３の構成要件３−Ｊは，本件特許発明２の構成要件２−Ｊと同
一であるから，上記３と同一の理由により，本件ランプ安定回路２の構成は，
本件特許発明３と均等なものであると解することはできない。
５争点８（本件ランプ安定回路２は，本件特許発明４と均等か）について。
本件特許発明４の構成要件４−Ｋは，本件特許発明２の構成要件２−Ｊと同
一であるから，上記３と同一の理由により，本件ランプ安定回路２の構成は，
本件特許発明４と均等なものであると解することはできない。
６結論
よって，原告の本訴請求は，その余の点について判断するまでもなく，いず
れも理由がないから，主文のとおり判決する。
東京地方裁判所民事第４６部
裁判長裁判官設樂隆一
裁判官関根澄子
裁判官古庄研
（別紙）
物件目録
下記の型式番号により特定される下記１∼２の半導体装置。
１．ＭＣＺ４００１Ｐ
２．ＭＣＺ４００２Ｐ
（別紙）
回路目録
１．松下電工株式会社製ランプ製品ＨＦＡシリーズ，ＨＨＦＺシリーズ，ＳＬＡ
Ｚシリーズ及びＨＦＡＺシリーズに使用されている，型式番号ＭＣＺ４００１
Ｐ及びＭＣＺ４００２Ｐの半導体装置が組み込まれているランプ安定回路
２．松下電工株式会社製ランプ製品型式番号ＨＦＡ８０８０に使用されている，
型式番号ＭＣＺ４００１Ｐ及びＭＣＺ４００２Ｐの半導体装置が組み込まれて
いるランプ安定回路

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