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平成１３年（行ケ）第４４８号　補正の却下の決定取消請求事件
［平成１５年１月３０日判決言渡，同月１６日口頭弁論終結］
　　　　　　　　　　判　　　　　　決
　　　原　　　告　　　　モトローラ　インコーポレイテッド
　　　訴訟代理人弁理士　大貫進介
　　　被　　　告　　　　特許庁長官　太田信一郎
　　　指定代理人　　　　堀田和義，西川正俊，小林信雄，林　栄二，高橋泰史
　　　　　　　　　　主　　　　　　文
　原告の請求を棄却する。
　訴訟費用は原告の負担とする。
　この判決に対する上告及び上告受理申立てのための付加期間を３０日と定める。
　　　　　　　　　　事実及び理由
第１　原告の求めた裁判
　特許庁が不服２０００－７９４９号事件について平成１３年５月２９日にした補
正の却下の決定を取り消す。
第２　事案の概要
　本件は，平成５年法律第２６号の施行前に特許出願をした原告が，拒絶査定を受
け，これを不服として請求した審判事件の係属中に，手続補正をしたところ，補正
を却下する決定がされたため，この決定の取消しを求めて出訴した事案である。
　１　前提となる事実等
　(１)　特許庁における手続の経緯
　(１－１)　本願発明
　　出願人　　　　　モトローラ　インコーポレイテッド（原告）
　　発明の名称　　　「時間重複メモリ・アクセスを有するランダムにアクセス可
能なメモリ」
　　出願番号　　　　平成４年特許願第１５１２０２号
　　出願日　　　　　平成４年５月２０日（優先権主張日１９９１年５月２０日）
　(１－２)　本件手続
　　拒絶査定日　　　平成１２年２月２１日
　　審判請求日　　　平成１２年５月２９日（不服２０００－７９４９号）
　　手続補正書提出　平成１２年６月２８日
　　補正却下決定　　平成１３年５月２９日（出訴の附加期間９０日）
　　決定謄本送達日　平成１３年６月１２日（原告に対し）
　(２)　本願発明の要旨
　(２－１)　出願当初の【請求項１】
「入力アドレスを受け取るアドレス・ポート；
　データを通信するデータ・ポート；
　メモリ記憶素子（４６）のアレイ；および
　メモリ記憶素子のアレイに結合され，アドレス情報と，入力アドレスに応答して
入力データまたは出力データのいずれかとを記憶する記憶手段（５０）；
　によって構成されるそれぞれ独立してアドレスすることが可能な複数の記憶バン
クであって：
　前記記憶バンク（３４，５２）は単一の集積回路内に実現され，前記複数の記憶
バンクは複数の多重重複期間内にアクセスされることを特徴とする時間重複メモ
リ・アクセスを有するランダムにアクセス可能なメモリ（２８）。」
　(２－２)　平成１２年６月２８日付け手続補正に係る【請求項１】
「集積回路内のメモリ（２８）にアクセスする方法であって：
　第１メモリ動作を実行するための第１命令を受信する段階であり，該第１命令は
第１メモリ位置を指定するところの段階；
　第１命令をデコードして，複数のメモリバンクのうち第１メモリ動作の実行中に
アクセスすべき第１メモリバンク（３４）を指定する段階；
　前記第１メモリバンク内の第１ラッチ回路（４２）内に第１アドレス値をストア
する段階であり，該第１アドレス値が前記第１メモリバンク内の第１メモリ位置に
対応するところの段階；
　前記第１メモリバンク内の第２ラッチ回路（３７）内に第１制御値をストアする
段階であり，該第１制御値が，読み出しメモリ動作および書き込みメモリ動作のう
ち実行すべきメモリ動作のタイプを指定するところの段階；
　第２メモリ動作を実行するための第２命令を受信する段階であり，該第２命令は
アクセスすべき第２メモリ位置を指定するところの段階；
　第２命令をデコードして，複数のメモリバンクのうち第２メモリ動作の実行中に
アクセスすべき第２メモリバンク（５４）(判決注：(５２)の誤記と認める。)を指
定する段階；
　前記第２メモリバンク内の第１ラッチ回路内に第２アドレス値をストアする段階
であり，該第２アドレス値が前記第２メモリバンク内の第２メモリ位置に対応する
ところの段階；
　前記第２メモリバンク内の第２ラッチ回路内に第２制御値をストアする段階であ
り，該第２制御値が，実行すべきメモリ動作の前記タイプを指定するところの段
階；および
　前記第１メモリバンク内での第１メモリ動作と，前記第２メモリバンク内での第
２メモリ動作を同時に実行する段階；
　から成る方法。」
　(３)　決定の理由
　本件決定の理由は，【別紙】「補正の却下の決定の理由」に記載のとおりであ
る。
　要するに，本件手続補正は，特許請求の範囲を変更するものであって，当初明細
書等に記載した事項の範囲内においてするものではないから，他の補正内容につい
て検討するまでもなく，明細書の要旨を変更するものとして，却下すべきである，
というものである。
　２　争点（決定取消事由）
　平成１２年６月２８日付け手続補正（本件手続補正，甲３）に係る補正事項が，
願書に添付した明細書及び図面（当初明細書等，甲２）に記載がないものを含み，
本件手続補正が明細書の要旨の変更に当たる旨をいう決定の判断の当否。
　(１)　原告の主張の要点
　(１－１)　補正の却下の決定（甲１）は，平成１２年６月２８日付け手続補正書
（甲３）による本願特許請求の範囲のうち請求項１にある「前記第１メモリバンク
内での第１メモリ動作と，前記第２メモリバンク内での第２メモリ動作を同時に実
行する段階」（以下，「本件補正事項」という。）という構成が，当初明細書等
（甲２）に記載されていないと判断したが，この判断は誤りである。よって，補正
の却下の決定は，違法であって取り消されるべきである。
　(１－２)　本件補正事項のうち，「第１メモリバンク内での第１メモリ動作」
は，補正の却下の決定でも指摘されているように，当初明細書等の【図５】（甲
２，以下，単に「【図５】」という。）に示す実施例の「読み込みＡ」に対応す
る。【図５】において，「読み込みＡ」は３か所存在するが，一番下にある「読み
込みＡ」に対応する。また，本件補正事項のうち，「第２メモリバンク内での第２
メモリ動作」は，同決定でも指摘されているように，【図５】に示す実施例の「書
き込みＢ」に対応する。【図５】において，「書き込みＢ」は２か所存在するが，
下の方にある「書き込みＢ」に対応する。
　【図５】に明示されているように，メモリバンク３４内での「読み込みＡ」の動
作とメモリバンク５２内での「書き込みＢ」の動作は，第３クロック及び第４クロ
ックにおいて重複的に同時に実行されている。したがって，本件補正事項は，当初
明細書等に記載されている。
　(１－３)　被告は，本件補正事項である「前記第１メモリバンク内での第１メモ
リ動作と，前記第２メモリバンク内での第２メモリ動作を同時に実行する段階」
を，「メモリ・デバイスが，前記第１メモリバンク内での第１メモリ動作と，第２
メモリバンク内での第２メモリ内での第２メモリ動作を，同じ時刻（クロック・サ
イクル）で開始すること」と解釈しているが，誤りである。
　被告は，特許請求の範囲には「同じ時刻で開始する」という記載がないにもかか
わらず，根拠なくそのように解釈している。
　(１－４)　被告は，ことさら「段階」という語に固執して主張している。しか
し，我が国の特許出願実務においては，実施例中では「段階」の語を使わず方法の
発明を記載する請求項中では各要素を「段階」という語で締めくくることが昔から
頻繁になされていることであり，締めくくりを意味する「段階」や「工程」などの
語に特別な意味はない。まして，特許請求の範囲第１項に「段階」の語があるから
「同時に実行」を「同時に開始」と解釈しなければならないとする理由はない。
　(２)　被告の主張の要点
　(２－１)　原告は，「【図５】に明示されているように，メモリバンク３４内で
の「読み込みＡ」の動作とメモリバンク５２内での「書き込みＢ」の動作は，第３
クロック及び第４クロックにおいて重複的に同時に実行されている。」という理由
から，「本件補正事項は，当初明細書等に記載されている。」と主張するが，以下
の(Ａ)，(Ｂ)の点で失当である。
　(Ａ)　本件補正事項は，「メモリ・デバイスが，前記第１メモリバンク内での第
１メモリ動作と，前記第２メモリバンク内での第２メモリ動作を，重複期間に同時
に実行すること」のほかに，【図５】に記載されている第１メモリバンク内での第
１メモリ動作の開始時刻と第２メモリバンク内での第２メモリ動作の開始時刻とを
ずらすものとは異なる「メモリ・デバイスが，前記第１メモリバンク内での第１メ
モリ動作と，前記第２メモリバンク内での第２メモリ動作を，同じ時刻（クロッ
ク・サイクル）で開始すること」という当初明細書等に記載された範囲外の技術的
事項が特許請求の範囲に含まれるようにしたものである点。
　(Ｂ)　本件の当初明細書等には，第１メモリバンク内ので第１メモリ動作を実行
するための一連の処理（第２クロック・サイクルから第４クロック・サイクルま
で）と第２メモリバンク内ので第２メモリ動作を実行するための一連の処理（第３
クロック・サイクルから第５クロック・サイクルまで）とを，一部の期間（第３ク
ロック・サイクル及び第４クロック・サイクル）で，重複させることが記載されて
いるだけである。
　しかし，本件補正事項は，第１メモリ動作に関連した
　　「第１メモリ動作を実行するための第１命令を受信する段階であり，該第１命
令は第１メモリ位置を指定するところの段階；第１命令をデコードして，複数のメ
モリバンクのうち第１メモリ動作の実行中にアクセスすべき第１メモリバンク(３
４)を指定する段階；前記第１メモリバンク内の第１ラッチ回路(４２)内に第１アド
レス値をストアする段階であり，該第１アドレス値が前記第１メモリバンク内の第
１メモリ位置に対応するところの段階；前記第１メモリバンク内の第２ラッチ回路
(３７)内に第１制御値をストアする段階であり，該第１制御値が，読み出しメモリ
動作および書き込みメモリ動作のうち実行すべきメモリ動作のタイプを指定すると
ころの段階；」と，
第２メモリ動作に関連した
　　「第２メモリ動作を実行するための第２命令を受信する段階であり，該第２命
令はアクセスすべき第２メモリ位置を指定するところの段階；第２命令をデコード
して，複数のメモリバンクのうち第２メモリ動作の実行中にアクセスすべき第２メ
モリバンク(５４)(判決注：(５２)の誤記と認める。)を指定する段階；前記第２メ
モリバンク内の第１ラッチ回路内に第２アドレス値をストアする段階であり，該第
２アドレス値が前記第２メモリバンク内の第２メモリ位置に対応するところの段
階；前記第２メモリバンク内の第２ラッチ回路内に第２制御値をストアする段階で
あり，該第２制御値が，実行すべきメモリ動作の前記タイプを指定するところの段
階；」
とを，それぞれ記載した上で，さらに
　　「前記第１メモリバンク内での第１メモリ動作と，前記第２メモリバンク内で
の第２メモリ動作を同時に実行する段階」
をこれらとは別の段階として記載することによって，
　　「当初明細書等にはそれぞれ一連の処理として記載されていた第１メモリ動
作，第２のメモリ動作とを，異なった段階の処理として扱うこと」
という当初明細書等に記載された範囲外の技術的事項が特許請求の範囲に含まれる
ようにした結果，第１メモリバンク内での第１メモリ動作を実行するための第１段
階の処理を開始する時刻（第２クロック・サイクル）と第２メモリバンク内での第
２メモリ動作を実行するための第１段階の処理を開始する時刻（第３クロック・サ
イクル）が異なっていても，第１メモリバンク内での第１メモリ動作を実行するた
めの第２段階の処理と第２メモリバンク内での第２メモリ動作を実行するための第
２段階の処理を同時に開始することができるという，当初明細書等の記載からは予
測し得ない構成が含まれることになった点。
　(２－２)　原告の(１－３)の主張は，被告の主張を誤って解釈している。
　被告は，「前記第１メモリバンク内での第１メモリ動作と，前記第２メモリバン
ク内での第２メモリ動作を同時に実行する段階」という構成には，第１メモリバン
ク内での第１メモリ動作と，第２メモリバンク内での第２メモリ動作を，開始時刻
をずらして重複期間に同時に実行するものだけでなく，開始時刻を揃えて重複的に
同時に実行するものが含まれ，これが，当初明細書等に記載した事項の範囲内でな
いことを問題にしているのである。
　当初明細書等には，「同時に実行する」という直接の記載はない。【図５】で
は，「重複的に実行する期間がある」ということにすぎず，これと，本件補正事項
でいう「同時に実行する」ということとは，同じ技術的内容を示すものとはいえな
い。
　本件補正事項の「同時に実行する」ということには，「重複的に実行する期間が
ある」場合のみならず，「同時に開始して実行する」場合が含まれることとなる。
　(２－３)　当初明細書等の中では，「段階」という用語が，第１メモリ動作のメ
モリ・アクセス時に第１メモリ動作を実行するための信号値をラッチ回路に書き込
み，このあと，アドレス・ポートに接続された信号線を第２のメモリ・アクセス動
作のために使用ができるようにするといった特別な意味をもつ技術用語として使わ
れているのであるから，当初明細書等の記載を無視した原告の(１－４)の主張は誤
りである。
第３　当裁判所の判断
　１　原告は，【図５】に明示されているように，メモリバンク３４内での「読み
込みＡ」の動作とメモリバンク５２内での「書き込みＢ」の動作は，第３クロック
及び第４クロックにおいて重複的に同時に実行されており，本件補正事項は，当初
明細書等に記載されているのであって，これを記載されていないとした本件補正の
却下の決定の判断は誤りである旨主張する。
　この点に関する本件補正の却下の決定は，「当初の明細書等には，『第１メモリ
バンク内での第１メモリ動作』と『第２メモリバンク内での第２メモリ動作』を時
間をずらしてパイプライン的に実行することは記載されているものの，『前記第１
メモリバンク内での第１メモリ動作と，前記第２メモリバンク内での第２メモリ動
作を同時に実行する段階』は記載されておらず，また，当初明細書等の記載から見
て自明な事項でもない。」というものである。
　２　そこで，以下，検討する。
　(１)　当初明細書等（甲２）の記載のうち，原告が援用する【図５】をみると，
メモリバンク３４内でのメモリ動作である「読み込みＡ」の動作とメモリバンク５
２内でのメモリ動作である「書き込みＢ」の動作とは，第２クロックにおいて重複
的に実行されてはいないが，第３クロック及び第４クロックにおいて重複的に実行
されていることが記載されていることが明らかである。よって，当初明細書等に記
載された「読み込みＡ」の動作と「書き込みＢ」の動作とは，第３クロック及び第
４クロック期間において，同時実行状態であるといえる。
　しかしながら，当初明細書等（甲２）の全体を精査しても，複数のメモリ動作を
実行するに際し，複数のメモリ動作の開始の時刻を同じクロックのタイミングにお
いて重複的に実行することは，何ら記載されておらず，示唆もされていない。よっ
て，集積回路内のメモリにアクセスする方法であって，複数のメモリ動作を開始の
時刻を同じにして実行する発明は，当初明細書等に記載されていないものと認めら
れる。
　そこで，本件補正事項を検討すると，「前記第１メモリバンク内での第１メモリ
動作と，前記第２メモリバンク内での第２メモリ動作を同時に実行する段階」は，
文言どおり解釈すると，「前記第１メモリバンク内での第１メモリ動作」と，「前
記第２メモリバンク内での第２メモリ動作」とを「同じ時に実行」する「段階」で
あるが，動作を同時に実行する期間については，何ら特定はされていない。よっ
て，本件補正事項は，上記両メモリ動作の開始を同じ時刻に実行することをも含む
意味を有するものと解さざるを得ない。
　以上によれば，本件補正事項は，当初明細書等に記載されていない事項を含むも
のといわざるを得ず，当初明細書等に記載した事項の範囲内の補正には当たらず，
本件手続補正は，明細書の要旨を変更するものである。したがって，本件補正の却
下の決定は，適法であって，これを違法であるとする原告の主張は，採用すること
ができない。
　(２)　原告は，被告が，本件補正事項である「前記第１メモリバンク内での第１
メモリ動作と，前記第２メモリバンク内での第２メモリ動作を同時に実行する段
階」を，「メモリ・デバイスが，前記第１メモリバンク内での第１メモリ動作と，
第２メモリバンク内での第２メモリ内での第２メモリ動作を，同じ時刻（クロッ
ク・サイクル）で開始すること」と解釈しているが，誤りである旨を主張する。
　しかしながら，当初明細書等（甲２）の段落【０００８】に「標準のメモリ・デ
バイスでは，アクセス時間は，動作実行の開始から動作実行の終了までの時間とし
て定義される。たとえば，標準メモリ・デバイスでの読み込み動作の場合，アクセ
ス時間は，読み込み動作の実行が開始されてから，読み込み動作中に読み込まれた
データが次の動作に用いることができるようになるまでの時間として定義され
る。」と記載されているように，「メモリ動作を実行する」期間は，アクセス時間
にわたっているところ，本件手続補正に係る特許請求の範囲において，同時に実行
する期間がアクセス時間のどの期間であるかは，特定されておらず，また，実行を
行わない期間も特定されていないから，本件補正事項に「同じ時刻（クロック・サ
イクル）で開始すること」をも含まれるとの被告の解釈に誤りはない。原告の主張
は，採用の限りではない。
　(３)　以上によれば，本件補正事項は当初明細書等に記載した事項の範囲内の補
正に当たらないことが明らかであるから，「段階」という語の解釈等について検討
するまでもなく，本件手続補正は，明細書の要旨を変更するものであるといわざる
を得ない。
　３　結論
　以上のとおり，本件補正の却下の決定の取消事由に関する原告の主張は理由がな
く，その他同決定を取り消すべき瑕疵は見当たらない。
　よって，原告の請求は理由がないからこれを棄却することとし，主文のとおり判
決する。
東京高等裁判所第１８民事部
　　　　　　　　　　　裁判官　　　　　　塩　　　月　　　秀　　　平
　　　　　　　　　　　裁判官　　　　　　田　　　中　　　昌　　　利
　　　　裁判長裁判官永井紀昭は，転補につき，署名押印することができない。
　　　　　　　　　　　裁判官　　　　　　田　　　中　　　昌　　　利
【別紙】　補正の却下の決定の理由
不服２０００－７９４９号，平成１３年５月２９日付け決定
（下記は，上記補正の却下の決定の理由部分について，文書の書式を変更したが，
用字用語の点を含め，その内容をそのまま掲載したものである。）
理　由
１．平成１２年６月２８日付けの手続補正の内容の１つは、
　特許請求の範囲の請求項１を
「集積回路内のメモリ（２８）にアクセスする方法であって：
　第１メモリ動作を実行するための第１命令を受信する段階であり、該第１命令は
第１メモリ位置を指定するところの段階；
・・・・・・
　第２メモリ動作を実行するための第２命令を受信する段階であり、該第２命令は
第２メモリ位置を指定するところの段階；
・・・・・・
および
　前記第１メモリバンク内での第１メモリ動作と、前記第２メモリバンク内での第
２メモリ動作を同時に実行する段階；
からなる方法。」
と変更するものである。
　
２．この手続補正には、特許請求の範囲の請求項１に
「前記第１メモリバンク内での第１メモリ動作と、前記第２メモリバンク内での第
２メモリ動作を同時に実行する段階」という構成を追加する補正事項が含まれてい
る。
　
３．そこで、上記補正事項について検討する。
（Ａ）願書に最初に添付された明細書又は図面（以下、「当初明細書等」とい
う。）には、第１メモリバンク内での第１メモリ動作と第２メモリバンク内での第
２メモリ動作との関係について、
「情報値Ａの読み込み動作が実行されている間に、メモリ・バンク５２に対する情
報値Ｂの書き込み動作が平行に実行される。第１クロック・サイクル中に、情報値
Ａの読み込みに関する情報及び制御信号は、アドレス・ポートにより与えられ、シ
ステム２２は、データ・イン・ポートに情報値Ｂも与える。第２クロック・サイク
ルでメモリ・デバイス２８が情報値Ａの読み込み動作に関する情報及び制御信号の
処理を開始すると、データ処理システム２２は、アドレス・ポートに情報値Ｂの書
き込み動作に関する情報及び制御信号を与える。第３クロック・サイクルで、シス
テム２２は、メモリ・バンク５２への書き込み動作を行うために必要な情報および
制御信号の処理を開始する。ここでも、情報の処理の第１段階は、メモリ・バンク
５２に関する複数のラッチ回路（図示せず）に適当な信号値を記憶させることであ
る。」（段落【００６８】）
との記載がある。
　
（Ｂ）該記載から、上記補正事項の「第１メモリバンク内での第１メモリ動作」
は、第１クロック・サイクル中に、情報値Ａの読み込みに関する情報及び制御信号
が、アドレス・ポートにより与えられることによる開始するメモリ素子からの読み
出し動作（第５図に「読み込みＡ」と記載されている部分）を意味し、また、「第
２メモリバンク内での第２メモリ動作」は、第２クロック・サイクル中に、情報値
Ｂの書き込みに関する情報及び制御信号が、アドレス・ポートにより与えられるこ
とによる開始するメモリ素子への書き込み動作（第５図に「書き込みＢ」と記載さ
れている部分）を意味すると解される。
　そうすると、当初の明細書等には、「第１メモリバンク内での第１メモリ動作」
と「第２メモリバンク内での第２メモリ動作」を時間をずらしてパイプライン的に
実行することは記載されているものの、「前記第１メモリバンク内での第１メモリ
動作と、前記第２メモリバンク内での第２メモリ動作を同時に実行する段階」は記
載されておらず、また、当初明細書等の記載から見て自明な事項でもない。
　
（Ｃ）なお、当初明細書等には、第１クロック・サイクル中に、情報値Ａの読み込
みに関する情報及び制御信号をアドレス・ポートにより与えると同時に、データ・
イン・ポートに情報値Ｂも与える旨記載されているが、データ・イン・ポートに情
報値Ｂを与えただけでは、メモリ素子への書き込み動作が開始しないことは、当初
明細書等の記載から明らかである。
　
４．以上より、この手続補正は、特許請求の範囲を変更するものであって、当初明
細書等に記載した事項の範囲内においてするものではないから、他の補正内容につ
いて検討するまでもなく、明細書の要旨を変更するものである。
　したがって、この手続補正は、特許法第１５９条第１項で準用する同法第５３条
第１項の規定により却下すべきものである。
　　　平成１３年　５月２９日

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