戻る

平成２４年６月２７日判決言渡
平成２３年(行ケ)第１００１５号審決取消請求事件
口頭弁論終結日平成２４年５月７日
判決
原告エルジーディスプレイ
カンパニーリミテッド
訴訟代理人弁理士岡部讓
岡部正夫
脇村善一
臼井伸一
三山勝巳
濵口岳久
被告特許庁長官
指定代理人後藤亮治
飯野茂
樋口信宏
田村正明
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
この判決に対する上告及び上告受理申立てのための付加期間を３０日と定める。
事実及び理由
第１原告の求めた判決
特許庁が不服２００８－３２３０１号事件について平成２２年９月８日にした審
決を取り消す。
第２事案の概要
本件は，特許出願に対する拒絶審決の取消訴訟である。争点は，容易想到性であ
る。
１特許庁における手続の経緯
原告は，平成１６年１２月２日，名称を「データ駆動集積回路及びその駆動方法
と，それを利用した液晶表示装置及びその駆動方法」とする発明につき特許出願（甲
１，特願２００４－３４９８２２，パリ条約による優先権主張２００３年１２月１
１日，２００４年４月２８日，大韓民国）をし，平成１９年１２月１２日付けで拒
絶の理由が通知され，平成２０年３月１７日付けで手続補正書（甲３）を提出した
が，同年９月１６日付けで拒絶査定を受けたので，同年１２月２２日に不服の審判
（不服２００８－３２３０１号）を請求するとともに，本件補正（甲２）をした。
特許庁は，平成２２年９月８日付けで，本件補正を却下した上で，「本件審判の請
求は，成り立たない。」との審決をし，その謄本は，同月２１日，原告に送達され
た（出訴期間９０日附加）。
２本願発明の要旨
(1)本件補正による請求項１の発明（補正発明。補正後の請求項１の記載を審
決が修正認定したものであり，原告もこの点について争わない。）。
表示装置の多数のデータラインと接続されたデータ駆動集積回路において，
Ｎ個のデータ出力チャンネルと，
前記Ｎ個のデータ出力チャンネルから，一部のデータ出力チャンネルを，画素デ
ータを出力するデータ出力チャンネルとして選択する選択部であって，Ｎは整数で
あり，前記表示装置の所望の解像度に従い，画素データを前記Ｎ個のデータライン
の中の対応する数へ供給し，前記データ出力チャネルの残りは画素データを供給さ
れないようにする選択部と，
サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング
信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから
供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジ
スタ部と，及び
前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラ
ッチするためのラッチ部であって，前記画素データは前記タイミングコントローラ
から供給されるラッチ部とを含み，
前記選択部は，第１及び第２のチャネル選択信号に応答して前記シフトレジスタ
部から次のデータ駆動集積回路へ前記サンプリング信号を供給し，
前記選択部は，前記Ｎ個のデータ出力チャンネルから前記画素データを出力する
データ出力チャンネル数を決定するためのチャネル選択信号が入力されるために配
置されており，かつ，入力されたチャネル選択信号を保持して，保持したチャネル
選択信号を発生する，第１及び第２オプションピンを具備し，
前記選択部は，前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネル
を調節し，
前記選択部は第１乃至第４論理値を発生し，
前記第４論理値の場合には前記選択部は前記データ出力チャンネルの総数Ｎより
小さなＩ個を，ここでＮは定数であり，
前記第３論理値の場合には前記Ｉより小さなＪ個を，
前記第２論理値の場合には前記Ｊより小さなＫ個を，
前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素データを出力するデ
ータ出力チャンネルとして選択し，
前記画素データの供給される前記データ出力チャンネルの数は，Ｉ個，Ｊ個，Ｋ
個，Ｍ個の間で変更可能とされた
ことを特徴とするデータ駆動集積回路。
(2)本件補正前の請求項１の発明（補正前発明。補正前の請求項１の記載を審
決が修正認定したものであり，原告もこの点について争わない。）。
表示装置の多数のデータラインと接続されたデータ駆動集積回路において，
Ｎ個のデータ出力チャンネルと，
前記Ｎ個のデータ出力チャンネルから，一部のデータ出力チャンネルを，画素デ
ータを出力するデータ出力チャンネルとして選択する選択部であって，Ｎは整数で
あり，前記表示装置の所望の解像度に従い，画素データを前記Ｎ個のデータライン
の中の対応する数へ供給し，前記データ出力チャンネルの残りは画素データを供給
されないようにする選択部と，
サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング
信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから
供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジ
スタ部と，及び
前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラ
ッチするためのラッチ部であって，前記画素データは前記タイミングコントローラ
から供給されるラッチ部とを含み，
前記選択部は，第１及び第２のチャネル選択信号に応答して前記シフトレジスタ
部から次のデータ駆動集積回路へ前記サンプリング信号を供給する
ことを特徴とするデータ駆動集積回路。
３審決の理由の要点
(1)審決は，「補正発明は，引用発明１，引用発明２，並びに，周知技術及び
周知・慣用の技術に基づいて当業者が容易に発明をすることができたので独立特許
要件を欠く」，「補正前発明は，引用発明１及び周知技術に基づいて当業者が容易
に発明をすることができた」と判断した。
(2)上記判断に際し，審決が認定した引用刊行物１（特開平０６－０４３４２
４号公報，甲４）記載の発明（引用発明１），引用刊行物２（特開昭６１－２９２
１２７号公報，甲５）記載の発明（引用発明２），補正発明と引用発明１との一致
点及び相違点並びに相違点についての判断，補正前発明と引用発明１との対比・判
断は，以下のとおりである。
ア引用発明１
「パネルを駆動することができる液晶駆動用ＩＣにおいて，
液晶駆動信号を出力するＹ1端子……Ｙ80端子と，
８０個のフリップフロップＦＦ1～ＦＦ80からなるシフトレジスタ１であって，
入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフ
リップフロップＦＦ1～ＦＦ80に順次に記憶するシフトレジスタ１と，
前記シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２であ
って，前記シフトレジスタ１中の７２，もしくは，８０ビットデータを記憶するラ
ッチ回路２と，
１種類のＩＣであらゆるドット数のパネルを駆動するために，前記シフトレジス
タ１を８０段または７２段のシフトレジスタに設定できるシフト段数選択回路３と
を含み，
前記シフト段数選択回路３は８０出力選択信号SELECT２及び７２出力選択信号
SELECT１に応じて，８０段目のフリップフロップＦＦ80及び７２段目のフリップフ
ロップＦＦ72の出力の一方を出力端子ＯＵＴに導出し，８０出力選択信号SELECT２
がＨレベル，７２出力選択信号SELECT１がＬレベルであれば，シフトレジスタ１を
８０段に設定し，８０出力選択信号SELECT２がＬレベル，７２出力選択信号SELECT
１がＨレベルであれば，シフトレジスタ１を７２段に設定する
液晶駆動用ＩＣ。」
イ引用発明２
「大形ドットマトリックス液晶表示器を駆動するための液晶駆動用集積回路であっ
て，
６４の駆動出力端と，
種々の表示器に適用するために，ビット数設定信号ＧＳ１，ＧＳ２により後述す
るシフトレジスタ１１のビット長を可変できるデコード回路１９及びマルチプレク
サ２０と，
後述する駆動回路１４に各ビット毎の転送データ（同期信号ＳＣ）を並列的に供
給するシフトレジスタ１１であって，コントローラから供給される同期信号ＳＣを
同期信号シフトクロックパルスＳＰに同期してシフトレジスタ１１中を順次転送す
ることにより，シフトレジスタ１１の各ビット毎の同期信号ＳＣを生成するシフト
レジスタ１１と，
前記シフトレジスタ１１の転送データに基づいて液晶駆動信号ＬＣを得る駆動回
路１４とを具備し，
前記デコード回路１９及びマルチプレクサ２０は，ビット数設定信号ＧＳ1，ＧＳ
２に応じて前記シフトレジスタ１１からの同期信号ＳＣを次段に供給し，外部から
の前記ビット数選択信号ＧＳ1，ＧＳ２が供給されるビット数選択端子２３1，２３２
を具備し，前記ビット数選択信号ＧＳ1，ＧＳ２に基づいて前記シフトレジスタ１１
の，例えば４０ビット，４８ビット，５０ビットおよび６４ビット目の出力端に接
続されたアンドゲ－ト２１ａ～２１ｄへの出力をハイレベルに設定する
液晶駆動用集積回路。」
ウ補正発明と引用発明１との対比
(ｱ)一致点
「表示装置の多数のデータラインと接続されたデータ駆動集積回路において，
Ｎ個のデータ出力チャンネルと，
前記Ｎ個のデータ出力チャンネルから，一部のデータ出力チャンネルを，画素デ
ータを出力するデータ出力チャンネルとして選択する選択部であって，前記表示装
置の所望の解像度に従い，画素データを前記８０個のデータラインの中の対応する
数へ供給し，前記データ出力チャンネルの残りは画素データを供給されないように
する選択部と，
クロック信号に応答して所定の信号をシフトするシフトレジスタ部と，及び
画素データをラッチするラッチ部とを含み，
前記選択部は，第１及び第２のチャネル選択信号に応答して，次のデータ駆動集
積回路へ，前記シフトレジスタ部からの出力信号を供給し，
前記選択部が，前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネル
を調節し，
前記画素データの供給される前記データ出力チャンネルの数は，所定の個数の間
で変更可能とされた
データ駆動集積回路（Ｎ＝８０の場合）。」の点。
(ｲ)相違点１
シフトレジスタ部とラッチ部に関し，補正発明では「サンプリング信号を順次供
給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリング
クロック信号に応答してタイミングコントローラから供給されるソーススタートパ
ルスを順次シフトすることにより発生するシフトレジスタ部」と「シフトレジスタ
部からサンプリング信号に応答して画素データをラッチするためのラッチ部であっ
て，前記画素データはタイミングコントローラから供給されるラッチ部」であるの
に対し，引用発明１では「８０個のフリップフロップＦＦ1～ＦＦ80からなるシフ
トレジスタ１であって，入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフ
トクロックに同期してフリップフロップＦＦ1～ＦＦ80に順次に記憶するシフトレ
ジスタ１」と「シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回
路２であって，前記シフトレジスタ１中の７２，もしくは，８０ビットデータを記
憶するラッチ回路２」である点。これに付随して，シフトレジスタ部から次のデー
タ駆動集積回路に供給される信号に関し，補正発明では「サンプリング信号」であ
るのに対し，引用発明１では「ビットデータ」である点。
(ｳ)相違点２
チャネル選択信号に関し，補正発明では「選択部に，チャネル選択信号が入力さ
れるために配置されており，かつ，入力されたチャネル選択信号を保持して，保持
したチャネル選択信号を発生する，第１及び第２オプションピンを具備する」のに
対し，引用発明１では，単に，シフト段数選択回路（選択部）に８０出力選択信号
SELECT２及び７２出力選択信号SELECT１（第１及び第２のチャネル選択信号）が入
力されていることが特定されているにとどまる点。
(ｴ)相違点３
画素データを出力するデータ出力チャンネルの選択に関し，補正発明では「前記
選択部は第１乃至第４論理値を発生し，前記第４論理値の場合には前記選択部は前
記データ出力チャンネルの総数Ｎより小さなＩ個を，ここでＮは定数であり，前記
第３論理値の場合には前記Ｉより小さなＪ個を，前記第２論理値の場合には前記Ｊ
より小さなＫ個を，前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素デ
ータを出力するデータ出力チャンネルとして選択し，前記画素データの供給される
前記データ出力チャンネルの数は，Ｉ個，Ｊ個，Ｋ個，Ｍ個の間で変更可能とされ」
ているのに対し，引用発明１では「８０出力選択信号SELECT２がＨレベル，７２出
力選択信号SELECT１がＬレベルであれば，シフトレジスタ１を８０段に設定し，８
０出力選択信号SELECT２がＬレベル，７２出力選択信号SELECT１がＨレベルであれ
ば，シフトレジスタ１を７２段に設定して，液晶駆動信号を出力する端子数が７２
個と８０個の間で切り換え可能とされ」ている点。
エ相違点についての審決の判断
(ｱ)相違点１について
「液晶表示装置の制御」の技術分野において，データ側駆動回路におけるシフト
レジスタ部とラッチ部として，「サンプリング信号を順次供給するシフトレジスタ
部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答し
てタイミングコントローラから供給されるソーススタートパルスを順次シフトする
ことにより発生するシフトレジスタ部と，前記シフトレジスタ部から前記サンプリ
ング信号に応答して画素データをラッチするためのラッチ部であって，前記画素デ
ータは前記タイミングコントローラから供給されるラッチ部」は，例えば，
・特開平０４－１７０５１５号公報（甲６）の第２頁左下欄第１２行～右下欄第１
８行，第６Ａ，６Ｂ図に，シフトデータ入力信号ＳＩ（「ソーススタートパルス」
に相当）とクロック信号ＣＬＫ（「ソースサンプリングクロック信号」に相当）が
入力され，クロック信号ＣＬＫに応じてシフトデータ入力信号ＳＩをシフトするシ
フトレジスタ６１（「シフトレジスタ部」に相当）と，三原色のデータ（「画素デ
ータ」に相当）をシフトレジスタ６１からの信号（「サンプリング信号」に相当）
によりオンオフされるサンプリングスイッチ６３とサンプルホールド回路６４（「ラ
ッチ部」に相当）として記載され，
・特開平１０－２１４０６１号公報（甲７）の段落【０００３】，【０００４】，
【図６】，【図７】に，スタート信号（「ソーススタートパルス」に相当）とクロ
ック信号（「ソースサンプリングクロック信号」に相当）が入力され，スタート信
号がクロック信号の立ち上がりで読み込まれて各段でサンプリング信号（「サンプ
リング信号」に相当）を順次出力する４段のフリップフロップ２０（「シフトレジ
スタ部」に相当）と，各段のフリップフロップ２０からのサンプリング信号に応じ
てデータ（「画素データ」に相当）を取り込む４段のデータレジスタ３０（「ラッ
チ部」に相当）として記載され，
・特開２００３－２０８１３５号公報（甲８）の段落【０００５】～【０００９】，
【図２】に信号制御部（１０）（「タイミングコントローラ」に相当）からのソー
ス・スタート・パルス（ＳＳＰ）（「ソーススタートパルス」に相当）をソース・
サンプリング・クロック信号（ＳＳＣ）（「ソースサンプリングクロック信号」に
相当）により順次シフトさせ，サンプリング信号（「サンプリング信号」に相当）
として出力するシフトレジスタ部（１４）（「シフトレジスタ部」に相当）と，シ
フトレジスタ部（１４）からのサンプリング信号に応じて信号制御部（１０）から
の画素データ（ＶＤ）（「画素データ」に相当）を一定の単位ずつ順次サンプリン
グしてラッチするラッチ部（１６）（「ラッチ部」に相当）として記載されている
ように，
周知技術である。
よって，引用発明１において，データ側の液晶駆動用ＩＣにおけるシフトレジス
タ部とラッチ部として，上記周知技術を適用し，サンプリング信号を順次供給する
シフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロッ
ク信号に応答してタイミングコントローラから供給されるソーススタートパルスを
順次シフトすることにより発生するシフトレジスタ部と，前記シフトレジスタ部か
ら前記サンプリング信号に応答して画素データをラッチするためのラッチ部であっ
て，前記画素データは前記タイミングコントローラから供給されるラッチ部からな
る構成を採用することは，当業者が容易になし得たことである。
そして，かかる上記周知技術の適用に伴い，シフトレジスタ１（シフトレジスタ
部）から次の液晶駆動用ＩＣ（データ駆動集積回路）に供給される信号は，サンプ
リング信号となる。
(ｲ)相違点２について
一般に，信号入力部に，入力される信号を保持するバッファを設け，信号の入力
後も，入力された信号の値を出力可能とすることは，例示するまでもなく，周知・
慣用の技術である。
よって，引用発明１において，それぞれがＨレベルとＬレベルの２値を有する８
０出力選択信号SELECT２と７２出力選択信号SELECT１が入力されているところ，そ
れぞれの入力端に上記周知・慣用の技術を適用して，入力される信号を保持・出力
するためのバッファであるオプションピンを設けることは，当業者が容易になし得
たことである。
(ｳ)相違点３について
引用発明１と引用発明２とは「液晶表示装置の制御」という同一の技術分野に属
し，「異なる解像度の表示装置に対して同一の駆動ＩＣで対応する」との課題も共
通する。
よって，引用発明１は，シフト段数選択回路３（選択部）により液晶駆動信号を
出力するＹ端子（画素データを出力するデータ出力チャンネル）を選択していると
ころ，「シフト段数選択回路３（選択部）」に対して，引用発明２の，シフトレジ
スタ１１のビット長を可変できる「デコード回路１９及びマルチプレクサ２０」に
関する技術を適用することにより，２つのチャネル選択信号をデコードして，シフ
トレジスタ部の４個の異なる段における出力を選択する論理値を発生させ，各論理
値に応じて，ラッチ部に対して４個の異なる段に対応する数の画素データを保持さ
せることにより，画素データを出力するデータ出力チャンネルの数を４個の異なる
数の間で変更可能とすることは，当業者が容易になし得たことである。
(ｴ)ここで，画素データを出力するデータ出力チャンネルの数をデータ駆
動集積回路が具備するデータ出力チャンネルの総数（Ｎ）よりも小さい数とするこ
との技術的意義について検討する。
本願の発明の詳細な説明において，第１ないし第３実施例の画素データを出力す
るデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャンネ
ルの総数は，共に６４２個で同数であり，画素データを出力するデータ出力チャン
ネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数（Ｎ）より
も小さい数とすることを支持する記載は，段落【０１２０】，【０１２１】におけ
る「本発明の第１及び第３実施例による液晶表示装置では第１及び第２チャンネル
選択信号（Ｐ１，Ｐ２）につれて６４２個の出力チャンネルを有するデータＩＣ（１
１６，２１６，１０１６）の出力チャンネルを変更することに限り限定されること
ではなく，６４２個の以下及び以上の出力チャンネルを有するデータＩＣ（１１６，
２１６，１０１６）に同一に適用されることができる。また，第１及び第２チャン
ネル選択信号（Ｐ１，Ｐ２）につれて設定されるデータＩＣ（１１６，２１６，１
０１６）の出力チャンネルは６００，６１８，６３０及び６４２個の出力チャンネ
ルにだけ限定されることではなく，どんな場合にも適用することができる。」なる
記載のみである。すなわち，本願の発明の詳細な説明においては，画素データを出
力するデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャ
ンネルの総数の関係に関して，適宜変更可能であることが記載されているものの，
画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備する
データ出力チャンネルの総数よりも小さい数とすることにより奏される効果に関す
る記載は無い。また，優先日当時の技術常識を考慮しても，そのような構成により
奏される有利な効果は見いだせない。
そして，引用発明１の認定の根拠となった上記記載事項５に「【００１７】なお，
図１の回路では，シフトレジスタ１を８０段または７２段に設定できるだけである
が，これは一例を示したものに過ぎず，例えば，１６段，３２段，４８段，６４段，
８０段の内の任意の段数に設定できるようにしてもよい。・・・」と，また，引用
発明２の認定の根拠となった上記記載事項１０に「なお，上記実施例では，シフト
レジスタ１１の４０ビット目，４８ビット目，５０ビット目，および６４ビット目
のいずれかを選択するようにしたが，これらのビット数に限られないのはもちろん
である。」と記載されているように，異なる解像度の表示装置に同一の駆動ＩＣで
対応するために，シフトレジスタで切り換え可能とされる段数としては，任意のも
のが設定可能であるとの技術思想が開示されている。
したがって，引用発明１に引用発明２の技術を適用するに際し，画素データを出
力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャ
ンネルの総数内で適宜設定可能であるところ，画素データを出力するデータ出力チ
ャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数よりも
小さい数とすることに格別の困難性は認められない。また，そのような構成を採用
したことによりもたらされる効果も，引用発明１，引用発明２から想定することが
できない格別のものと認めることもできない。
(ｵ)したがって，上記相違点３に係る補正発明の発明特定事項は，当業者
が引用発明１及び引用発明２に基づいて容易に想到し得たことである。
(ｶ)そして，補正発明によってもたらされる効果は，引用発明１，引用発
明２，並びに，上記周知技術及び上記周知・慣用の技術から想定することができな
い格別のものと認めることもできない。
(ｷ)したがって，補正発明は，引用発明１，引用発明２，並びに，上記周
知技術及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができ
たものであり，独立特許要件を欠くので，本件補正を却下する。
オ補正前発明と引用発明１との対比・判断
補正前発明は，補正発明から，選択部に関し，「前記選択部は，前記Ｎ個のデー
タ出力チャンネルから，画素データを出力するデータ出力チャンネル数を決定する
ためのチャネル選択信号が入力されるために配置されており，かつ，入力されたチ
ャネル選択信号を保持して，保持したチャネル選択信号を発生する，第１及び第２
オプションピンを具備し，前記選択部は，前記チャネル選択信号に従って前記Ｎ個
のデータ出力チャンネルを調節し，前記選択部は第１乃至第４論理値を発生し，前
記第４論理値の場合には前記選択部は前記データ出力チャンネルの総数Ｎより小さ
なＩ個を，ここでＮは定数であり，前記第３論理値の場合には前記Ｉより小さなＪ
個を，前記第２論理値の場合には前記Ｊより小さなＫ個を，前記第１論理値の場合
には前記Ｋより小さなＭ個を前記画素データを出力するデータ出力チャンネルとし
て選択する」との発明特定事項を省き，かつ，「前記画素データの供給される前記
データ出力チャンネルの数は，Ｉ個，Ｊ個，Ｋ個，Ｍ個の間で変更可能とされた」
との発明特定事項を省いたものである。
そうすると，補正前発明と引用発明１とを比較すると，両者は検討済みの相違点
１においてのみ相違し，その余の点で一致する。
したがって，補正前発明は，引用発明１及び上記周知技術に基づいて当業者が容
易に発明をすることができたものである。
第３原告主張の審決取消事由
審決には，①補正発明と引用発明１との構成要素の対応関係の誤り，及び，②相
違点１についての判断の誤りがあり，いずれも審決の結論に影響するから，審決は
取り消されるべきである。
１取消事由１（補正発明と引用発明１との構成要素の対応関係の誤り）
引用発明１では，画像データは図面上シフトレジスタ１で左から右へと順次シフ
トしていくが，補正発明ではサンプリングスタートパルスがシフトするにすぎず，
画像データ自体はシフトしていない。すなわち，引用発明１のラッチはシフトレジ
スタのデータをパラレルに同時に読み込むものであるのに対し，補正発明のラッチ
部はデータをシリアルに順次クロックに応じサンプリング信号によって読み込むも
のであるから，補正発明の「ラッチ部」と対比すべきは引用発明１の「シフトレジ
スタ１」である。したがって，審決の認定には誤りがある。
この点につき，被告は機能と役割の共通性に基づき，引用発明１の「シフトレジ
スタ１」と補正発明の「シフトレジスタ部」とを対応させ，引用発明１の「ラッチ
回路２」と補正発明の「ラッチ回路」とを対応させている。しかし，引用発明１の
「ラッチ回路２」と補正発明の「シフトレジスタ部」とは，それぞれの機能におい
て相違し，対比されるべきではない。
また，被告が予備的に主張するように，ラッチ部が２段である構成が仮に周知で
あったとしても，必ずしも，当該構成を引用発明１に適用することが容易想到であ
るとは限らない。例えば，被告が周知技術であると指摘した特開平１１－１９３４
７３７号公報（乙２）における記載箇所は６４階調表を行うためのものであって，
１ビットデータ（直列ビットデータ）をシフトする引用発明１とは異なる。したが
って，乙２を引用発明１に適用することは必ずしも容易ではない。
２取消事由２（相違点１についての判断の誤り）
(1)甲６の認定の誤り
甲６に記載の発明において，シフトレジスタの信号Ｑ１～Ｑ１８２はサンプリングス
イッチ６３のオンオフを制御するにすぎず，サンプルホールド回路６４はアナログ
信号をサンプルホールドするものである。すなわち，サンプルホールド回路６４は
画素データ，若しくは直列ビットデータをラッチするものではない。審決は甲６に
関し，「三原色のデータ（「画素データ」に相当）をシフトレジスタ６１からの信
号（「サンプリング信号」に相当）によりオンオフされるサンプリングスイッチ６
３とサンプルホールド回路６４（「ラッチ部」に相当）として記載され」と認定し
ているが，甲６のシフトレジスタ６１に接続されたサンプルホールド回路はアナロ
グ信号をサンプルホールドするものであって，「画素データをラッチするラッチ部」
ではない。したがって，甲６に関する審決の認定「サンプリングスイッチ６３とサ
ンプルホールド回路６４（「ラッチ部」に相当）」には誤りがある。
(2)周知技術であるとの認定は誤りであること
審決のした甲６の認定に誤りがあり，相違点１が周知であるとの認定も誤りであ
る。
(3)引用発明１と甲６に記載の周知技術とを組み合わせる動機付けが存在しな
いこと
被告は，「すなわち，甲６に記載の周知技術におけるアナログドライバＩＣ６０
がカスケードに接続された構成では・・・甲６に記載の周知技術の『シフトデータ
入力信号ＳＩ』は，補正発明の『ソーススタートパルス』に相当し，甲６に記載の
周知技術の『シフトレジスタ６１から出力される信号』である『シフトデータ出力
信号ＳＯ』及び『シフトデータ』は，補正発明の『サンプリング信号』に相当する
ものである。」，「引用発明１に上記周知技術を適用する際に，前段のシフトレジ
スタ１から次段のシフトレジスタ１に転送される信号が，甲６に記載の周知技術に
おいてかかる役割を有し，同じように，前段のシフトレジスタ６１から次段のシフ
トレジスタ６１に転送される信号である，シフトデータ出力信号ＳＯ，すなわち，
サンプリング信号となることは，至極当然のことである。」と主張する。
しかし，甲６の「シフトデータ入力信号ＳＩ」はサンプリングスイッチ６３をオ
ンオフするためのシフトレジスタ６１に入力されるものであって，複数ビットから
なり直接に液晶駆動用信号として用いられる引用発明１の「直列ビットデータ」と
は異なる。また，上記のとおり，甲６のシフトレジスタ６１に接続されたサンプル
ホールド回路はアナログ信号をサンプルホールドするものであって，「画素データ
をラッチするラッチ部」ではない。甲６におけるシフトレジスタ６１は引用発明の
シフトレジスタ１とはそれぞれの使用目的および作用効果においてまったく異な
る。したがって，甲６に記載の周知技術を引用発明１に適用することの動機付けは
存在しない。
なお，本件において甲６の認定には誤りがあり，相違点１が慣用技術であるとは
いえない。
(4)効果の看過について
構成上の相違から，引用発明１に対し補正発明では以下の固有な利点も有してい
る。引用発明１では，補正発明に記載された「前記選択部は，第１及び第２のチャ
ネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記
サンプリング信号が供給し」を開示していない。
すなわち，補正発明の選択部１３０は，チャンネル選択信号（Ｐ１，Ｐ２）に応
答してシフトレジスタ１３４にチャンネル制御信号（ＣＳ１～ＣＳ４）を出力し，
データ信号を出力しようとするチャンネルだけ全チャンネルから選択するものであ
る。補正発明の図９を参照すると，例えば，Ｐ１＝０で，Ｐ２＝１である場合，選
択部１３０は，ＣＳ２をチャンネル制御信号として出力し，シフトレジスタ１３４
のＳＲ６１８を制御するようになる。すなわち，ＳＲ１～ＳＲ６１８まではチャン
ネルを選択するために駆動されるが，ＳＲ６１９～ＳＲ６４２までは駆動されない。
一方，引用発明１の場合，シフト段数選択回路３は，補正発明のようにチャンネ
ルを選択するための選択信号をシフトレジスタ１，２１に出力するのではなく，選
択しようとするフリップフロップ（ＦＦ７２）から直列ビットデータを読み出し，最
後のフリップフロップ（ＦＦ８０）の直列ビットデータを読み出して出力選択信号（Ｓ
ＥＬＥＣＴ１，ＳＥＬＥＣＴ２）とＡＮＤ及びＯＲで組み合わせた後，最終的なデ
ータ出力端子（ＯＵＴ）に直列ビットデータが出力される。すなわち，チャンネル
の選択有無とは関係なく，シフトレジスタ１のフリップフロップの全て（ＦＦ１～
ＦＦ８０）はクロックＣＬの印加により，全て駆動される。換言すると，クロックＣ
Ｌ毎に全てのフリップフロップが動作している。引用発明１の［００１５］を参照
して詳細に説明すると，出力選択信号１（ＳＥＬＥＣＴ１）がＨレベルで，出力選
択信号２（ＳＥＬＥＣＴ２）がＬレベルであると，シフト段数選択回路３のＡＮＤ
（４）ロジック回路にはフリップフロップ７２（ＦＦ７２）の出力値（例えば”０”）
と出力選択信号（Ｈ＝”１”）が入力され，最終的にＯＲ（６）論理回路の入力端
子に”０”を出力する。また，シフト段数選択回路３のＡＮＤ（５）ロジック回路
には，フリップフロップ８０（ＦＦ８０）の出力値（例えば”１”）と出力選択信号
２（Ｌ＝”０”）が入力され，最終的にＯＲ（６）論理回路の入力端子に”０”を
出力する。結局，ＯＲ（６）論理回路の入力端子に全て”０”が入力されるので，
データ出力端子（ＯＵＴ）には”０”が出力される。
したがって，上述したように，引用発明１の場合は，チャンネル選択信号（ＳＥ
ＬＥＣＴ１，ＳＥＬＥＣＴ２）とは関係なく，シフトレジスタ１，２１の全てのフ
リップフロップが駆動されるが，補正発明の場合，チャンネル制御信号（ＣＳ１～
ＣＳ４）によってシフトレジスタ１３４の一部のみが駆動される。これは，シフト
レジスタ１３４のみに影響を与えるのではなく，シフトレジスタとワンチップＩＣ
内に構成されて以後に駆動されるラッチ部１３６，ＤＡＣ部１３８，出力バッファ
部１４６もチャンネル制御信号（ＣＳ１～ＣＳ４）によって一部のみが駆動される。
このような補正発明と引用発明１との相違点は，データドライバーの消費電力に
莫大な影響を及ぼすようになる。また，消費電力の増加からデータドライバーの発
熱が生じ，駆動エラーを誘発する原因となる。
この作用効果は特許請求の範囲には直接に記載していないが，特許請求の範囲の
記載から必然的に導かれるものであって，進歩性判断において参酌されるべきであ
る。
第４被告の反論
１取消事由１（補正発明と引用発明１との構成要素の対応関係の誤り）に対し
て
(1)補正発明に係るデータ駆動集積回路はシフトレジスタ部及びラッチ部を備
え，引用発明１に係る液晶駆動用ＩＣはシフトレジスタ１及びラッチ回路２をそれ
ぞれ備えているところ，両者を対比・判断するにあたっては，補正発明のデータ駆
動集積回路におけるシフトレジスタ部及びラッチ部の機能・役割と，引用発明１の
液晶駆動用ＩＣにおけるシフトレジスタ１とラッチ回路２の機能・役割をそれぞれ
考慮して行うことが必要である。
機能について検討すると，シフトレジスタとは，レジスタにセットされている内
容を，指定されたけた数だけ左または右にけた移動させる機能をもっている装置を
いい，補正発明の「シフトレジスタ部」と，引用発明１の「シフトレジスタ１」と
は共に，データのけた移動機能を有している。また，ラッチとは，ディジタル回路
において，ある時刻の信号の状態を一時的に保持，記憶するような動作あるいは機
構をいい，補正発明の「ラッチ部」と，引用発明１の「ラッチ回路２」とは共に，
データの保持機能を有している。
役割について検討すると，引用発明１の「液晶駆動用ＩＣ」において，引用発明
１の「シフトレジスタ１」と「ラッチ回路２」の回路は，いずれも，デジタルデー
タであるビットデータを扱い，「ラッチ回路２」の出力を受けるレベルシフタ２３
が，デジタルデータであるビットデータを，実際の液晶に印加されるアナログデー
タに変換し，その後段の液晶駆動回路２４では，該アナログデータとして扱うもの
である。また，補正発明の「データ駆動集積回路」においても，引用発明１と同様
に，補正発明の「シフトレジスタ部」及び「ラッチ部」は，協働して，デジタルデ
ータである画素データを扱い，「ラッチ部」からの画素データを受けるＤＡＣ部（１
３８）が，デジタルデータである画素データを，アナログデータである画素電圧信
号に変換し，その後段の出力バッファ（１４６）では，該アナログデータである画
素電圧信号を扱うものである。
したがって，両者を対比する上で，データ駆動集積回路（引用発明１の「液晶駆
動用ＩＣ」）内における，画素データ１ライン分のうち当該データ駆動集積回路（引
用発明１の「液晶駆動用ＩＣ」）に割り当てられた画素数分の画素データの扱いに
関して，
①画素データをデジタルデータとして扱う部分と，
②その後段の，デジタルデータである画素データがアナログデータである画素
電圧信号に変換され，該アナログデータである画素電圧信号を扱う部分
という，データ駆動集積回路（引用発明の「液晶駆動用ＩＣ」）内での①と②の各
部分における役割分担に着目して，データ駆動集積回路（引用発明１の「液晶駆動
用ＩＣ」）内で画素データをデジタルデータとして扱う①の部分どうしを共通部分
として把握することは，妥当である。
そして，かかる機能と役割の共通性の認識のもとに，引用発明１の「シフトレジ
スタ１」と補正発明の「シフトレジスタ部」との，シフトレジスタとしてのけた移
動機能を共通部分とし，また，引用発明１の「ラッチ回路２」と補正発明の「ラッ
チ部」との，ラッチとしてのデータ保持機能を共通部分として，一致点を認定した
のであるから，引用発明１の「シフトレジスタ１」が補正発明の「シフトレジスタ
部」に対応し，引用発明１の「ラッチ回路２」が補正発明の「ラッチ部」に対応す
るとした，審決の認定に誤りはない。
(2)予備的に，原告の主張のとおりに，引用発明１の「シフトレジスタ１」が，
補正発明の「シフトレジスタ部」と「ラッチ部」とを合わせたものに対応している
とした場合に審決の結論に影響があるか否かについて，検討すると，「液晶表示装
置の駆動制御」の技術分野において，液晶表示装置のデータ駆動集積回路として，
デジタルデータである画素データを扱う回路部分を，前記「サンプリング信号を順
次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリ
ングクロック信号に応答してタイミングコントローラから供給されるソーススター
トパルスを順次シフトすることにより発生するシフトレジスタ部と，前記シフトレ
ジスタ部から前記サンプリング信号に応答して画素データをラッチするための第１
のラッチ部であって，前記画素データは前記タイミングコントローラから供給され
る第１のラッチ部と，前記第１のラッチ部から所定の信号に応答して画素データを
ラッチするための第２のラッチ部」とした構成は，周知である。
よって，引用発明１の「シフトレジスタ１」が，補正発明の「シフトレジスタ部」
と「ラッチ部」とを合わせたものに対応しているとして，引用発明１の「シフトレ
ジスタ１」に対して，上記周知技術を適用し，該適用後の回路構成において，ラッ
チ部が２段（第１のラッチ部，第２のラッチ部）となったとしても，データ駆動集
積回路においてデジタルデータである画素データを扱う機能を果たす回路部分とし
て，かかる回路構成も，周知の構成である。
したがって，引用発明１の「シフトレジスタ１」が，補正発明の「シフトレジス
タ部」と「ラッチ部」とを合わせたものに対応しているとしても，シフトレジスタ
部及びラッチ部に係る相違点は，依然として容易想到であるから，審決の結論に影
響を及ぼすものではない。
(3)したがって，補正発明と引用発明１との構成要素の対応関係についての原
告の主張は失当である。
２取消事由２（相違点１についての判断の誤り）に対して
(1)同種の回路を直列に接続して，前段の回路からの信号を次段の回路に順次
転送するような接続のことを，カスケード接続という。
補正発明において，かかるカスケード接続されたデータ側駆動集積回路で，前段
のデータ側駆動集積回路から次段の駆動回路に順次転送する信号として，サンプリ
ング信号とすることの技術的意義を検討すると，これに関連する本願の発明の詳細
な説明の記載には，前段のシフトレジスタ部から次段のシフトレジスタ部に転送す
る信号をサンプリング信号とすることについて，格別の技術的意義はなんら記載さ
れていない。
また，「液晶表示装置の駆動制御」の技術分野において，各データ側駆動集積回
路が，サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリ
ング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラ
から供給されるソーススタートパルスを順次シフトすることにより発生するシフト
レジスタ部と，前記シフトレジスタ部から前記サンプリング信号に応答して画素デ
ータをラッチするためのラッチ部であって，前記画素データは前記タイミングコン
トローラから供給されるラッチ部とを含み，各データ駆動集積回路がカスケード接
続された構成において，前段のシフトレジスタ部から次段のシフトレジスタ部へ転
送する信号を，サンプリング信号とすることは，周知の事項である。
すなわち，甲６に記載の周知技術におけるアナログドライバＩＣ６０がカスケー
ドに接続された構成では，前段のシフトレジスタ６１から次段のシフトレジスタ６
１に転送される信号は，シフトデータ出力信号ＳＯである。ここで，甲６に記載の
周知技術において，シフトレジスタ６１を構成する各フリップフロップＦＦから出
力されるシフトデータは，クロック信号ＣＬＫ毎に次段のフリップフロップＦＦに
出力されると共に，外部に信号Ｑ１～Ｑ１６２として出力され，サンプルホールド回路
６４のサンプリングスイッチ６３のオンオフを制御するから，甲６に記載の周知技
術の「シフトデータ入力信号ＳＩ」は，補正発明の「ソーススタートパルス」に相
当し，甲６に記載の周知技術の「シフトレジスタ６１から出力される信号」である
「シフトデータ出力信号ＳＯ」及び「シフトデータ」は，補正発明の「サンプリン
グ信号」に相当するものである。なお，乙２にも，前段のシフトレジスタから次段
のシフトレジスタに転送される信号がサンプリング信号であることが記載されてい
る。
したがって，カスケード接続されたデータ側駆動集積回路で，前段のデータ側駆
動集積回路から次段のデータ側駆動集積回路に順次転送する信号を，サンプリング
信号とすることは，周知の事項であって，格別の技術的意義を有しないものである。
(2)共に，カスケード接続されたデータ側駆動集積回路を持つ引用発明１及び
上記周知技術において，前段のデータ側駆動集積回路から次段のデータ側駆動集積
回路に順次転送される信号及びその役割について検討する。
引用発明１の液晶駆動用ＩＣが縦列接続（「カスケード接続」と同義）された構
成において，前段のシフトレジスタ１から次段のシフトレジスタ１に順次転送され
る信号は，直列ビットデータであって，この信号は，次段のシフトレジスタ１がシ
フト動作を開始し，かつ，液晶駆動用ＩＣが直列ビットデータの取り込みを開始す
るタイミングを規定している。
一方，甲６に記載の周知技術においては，上記したとおり，アナログドライバＩ
Ｃ６０がカスケードに接続された構成で，前段のシフトレジスタ６１から次段のシ
フトレジスタ６１に転送される信号は，シフトデータ出力信号ＳＯ（補正発明の「サ
ンプリング信号」）であって，この信号によって，次段のシフトレジスタ６１がシ
フト動作を開始し，かつ，アナログドライバＩＣ６０が３原色のデータの取り込み
を開始するタイミングが規定されている。
したがって，引用発明１及び上記周知技術において，前段のシフトレジスタ（引
用発明１の「シフトレジスタ１」，甲６に記載の周知技術の「シフトレジスタ６１」）
から，次段のシフトレジスタに転送する信号には，その役割として，時系列で順次
転送されてくる画素データ（引用発明１の「直列ビットデータ」，甲６に記載の周
知技術の「３原色のデータ」）に関連して，データ側駆動集積回路（引用発明１の
「液晶駆動用ＩＣ」，甲６に記載の周知技術の「アナログドライバＩＣ」）内のシ
フトレジスタがシフト動作を開始し，データ側駆動集積回路が画素データの取り込
みを開始するタイミングを規定する信号の役割があるところ，引用発明１に上記周
知技術を適用する際に，前段のシフトレジスタ１から次段のシフトレジスタ１に転
送される信号が，甲６に記載の周知技術においてかかる役割を有し，同じように，
前段のシフトレジスタ６１から次段のシフトレジスタ６１に転送される信号であ
る，シフトデータ出力信号ＳＯ，すなわち，サンプリング信号となることは，至極
当然のことである。
以上のとおり，引用発明１に上記周知技術を適用した発明において，前段のシフ
トレジスタ部から次段のシフトレジスタ部に転送する信号は，必然的に，サンプリ
ング信号となるものであるから，審決の相違点１の判断に誤りはない。
(3)効果の看過について
ア原告が主張する，ビット数の多い画素データを扱っても回路規模が大幅
に増大しないこと，及び，一定の信号であるソーススタートパルス（ＳＳＰ）をシ
フトするので消費電力，速度の面で有利であるとの効果は，それぞれ，上記周知技
術において，画素データ１画素分を保持する一単位の回路部分が，ラッチ部内でま
とまっていること，また，転送される信号がソーススタートパルスであることによ
って生じる効果であって，上記周知技術のシフトレジスタ部とラッチ部の構成自体
が備えている効果である。
したがって，原告が主張する，ビット数の多い画素データを扱っても回路規模が
大幅に増大しないこと，及び，一定の信号であるソーススタートパルス（ＳＳＰ）
をシフトするので消費電力，速度の面で有利であるとの効果は，いずれも，引用発
明１に上記周知技術を適用すれば，必然的に奏する作用効果に過ぎないことから，
審決の「補正発明によってもたらされる効果は，引用発明１，引用発明２，並びに，
上記周知技術及び上記周知・慣用の技術から想定することができない格別のものと
認めることもできない。」との判断に誤りはない。
補正発明は，シフトレジスタ部に関して，「サンプリング信号を順次供給するシ
フトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック
信号に応答してタイミングコントローラから供給されるソーススタートパルスを順
次シフトすることにより発生するシフトレジスタ部」と特定しているにとどまり，
シフトレジスタ部から次のデータ駆動集積回路へサンプリング信号を供給した後
の，シフトレジスタ部の動作に関しては，何ら特定していない。したがって，原告
の主張は，特許請求の範囲の記載に基づいたものではないから，失当である。
イシフトレジスタ部の動作に関して，発明の詳細な説明の記載を参酌して
検討すると，補正発明は，「前記選択部は，第１及び第２のチャネル選択信号に応
答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号
を供給し」というものであり，補正発明において，前段に接続されたシフトレジス
タ部から次段のデータ駆動集積回路へサンプリング信号を供給する回路は，選択部
である。
一方，発明の詳細な説明には，前段に接続されたシフトレジスタ部から次段のデ
ータ駆動集積回路へサンプリング信号を供給する回路に関して，第１実施例として，
前段に接続されたシフト・レジスタ部（１３４）（補正発明の「シフトレジスタ部」
に対応。以下同様）から次段のデータＩＣ（１１６）（「データ駆動集積回路」）
へ出力信号（キャリ信号）（「サンプリング信号」）を供給する回路が，シフト・
レジスタ部（１３４）であるものが記載されている。そして，第１実施例のデータ
ＩＣ（１１６）のシフト・レジスタ部（１３４）においては，次段のデータＩＣ（１
１６）へ出力信号（キャリ信号）を供給するシフト・レジスタ（ＳＲ）の後段に接
続されたシフト・レジスタ（ＳＲ）（例えば，段落【００８３】の記載における「第
６０１乃至第６４２シフト・レジスタ（ＳＲ６０１乃至ＳＲ６４２）」）は，サン
プリング信号を出力していない。また，第２実施例として，前段に接続されたシフ
ト・レジスタ部（１８４）（「シフトレジスタ部」）から次段のデータＩＣ（１１
６）（「データ駆動集積回路」）へ出力信号，または，キャリ信号（Ｃａｒｒｙ）
（「サンプリング信号」）を供給する回路が，チャンネル選択部（１８０）（「選
択部」）であるものが記載されている。そして，第２実施例のデータＩＣ（１１６）
のシフト・レジスタ部（１８４）においては，次段のデータＩＣ（１１６）へ出力
信号，又は，キャリ信号（Ｃａｒｒｙ）を供給するシフト・レジスタ（ＳＲ）の後
段に接続されたシフト・レジスタ（ＳＲ）（例えば，段落【０１０１】の記載にお
ける「第６０１乃至第６４２シフト・レジスタ（ＳＲ６０１乃至ＳＲ６４２）」）
も，サンプリング信号を出力している。これらのシフト・レジスタ（ＳＲ）の出力
は，最終的にはデータライン（ＤＬ）に接続されないため，液晶パネル（１０２）
への影響はない。
よって，補正発明において，前段に接続されたシフトレジスタ部から次段のデー
タ駆動集積回路へサンプリング信号を供給する回路は選択部であるから，かかる補
正発明に対応する，発明の詳細な説明に記載された実施例は，前段に接続されたシ
フト・レジスタ部（１８４）（「シフトレジスタ部」）から次段のデータＩＣ（１
１６）（「データ駆動集積回路」）へ出力信号，又は，キャリ信号（Ｃａｒｒｙ）
（「サンプリング信号」）を供給する回路がチャンネル選択部（１８０）（「選択
部」）となっている，第２実施例の方である。そして，第２実施例においては，シ
フト・レジスタ部（１８４）内の６４２段の各シフト・レジスタ（ＳＲ）は，次段
のデータＩＣ（１１６）へ出力信号，または，キャリ信号（Ｃａｒｒｙ）を供給す
るシフト・レジスタ（ＳＲ）の後段に接続されたシフト・レジスタ（ＳＲ）も含め
て，すべてのシフト・レジスタ（ＳＲ）が動作しているものである。
すなわち，発明の詳細な説明には，補正発明に係るシフトレジスタ部の動作につ
いて，シフトレジスタ部内の各シフトレジスタ（ＳＲ）がすべて動作するもののみ
が開示されている。したがって，原告の主張は，発明の詳細な説明の記載にも基づ
かないものであるから，失当である。
第５当裁判所の判断
１本願明細書（甲１）によれば，補正発明は，作業性の向上及び製造費用を節
減することができるようにしたデータ駆動集積回路及びその駆動方法と，それを利
用した液晶表示装置及びその駆動方法を提供すること，また，液晶パネルの解像図
につれてデータ集積回路の出力チャンネルを制御することができるようにしたデー
タ駆動集積回路及びその駆動方法と，それを利用した液晶表示装置及びその駆動方
法を提供すること（【００２０】）を目的とし，この目的を達成するために，デー
タ駆動集積回路は多数の出力チャンネルと，前記表示装置の解像度に沿って前記デ
ータラインの数に対応して前記画素データを供給するデータ出力チャンネルを前記
多数の出力チャンネルから選択する選択部を具備して，他の出力チャンネルには画
素データが供給されないことを特徴とするものであり（【００２１】），そのため
に，審決認定の要旨に係る構成を採用し，チャンネル選択信号を利用して液晶パネ
ルの解像図につれてデータ集積回路のチャンネルを変更することで一種類のデータ
集積回路を利用して液晶パネルのすべての解像図を駆動させることができるように
なり，また，液晶パネルの解像図に関係なく，データ集積回路を共通に使用するこ
とでデータ集積回路の個数を減少させることができ，結果的に，本発明の液晶表示
装置は作業性の向上及び製造費用を節減することができるという作用効果を奏する
（【０１２４】）ものと認められる。
２取消事由１（補正発明と引用発明１との構成要素の対応関係の誤り）につい
て
(1)審決における補正発明と引用発明１との対比
審決は，補正発明と引用発明１（出願人はローム株式会社，出願日は平成４年7
月２７日）とを次のように対比して，一致点及び相違点を認定した。
（３－１）
・・・・・・
よって，引用発明１の「パネルを駆動することができる液晶駆動用ＩＣ」は，補正発明の「表示
装置の多数のデータラインに接続されたデータ駆動集積回路」に相当し，以下同様に，「パネル」
は「表示装置」に，「Ｙ1端子……Ｙ80端子」は「Ｎ個のデータ出力チャンネル」のＮ＝８０の場合
に，「直列ビットデータ」は「画素データ」に相当する。また，引用発明１の「シフトクロック」
と補正発明の「ソースサンプリングクロック信号」とは，共に「クロック信号」である点で共通す
る。
・・・・・・
（３－３）
（３－１）の相当関係から，引用発明１の「直列ビットデータ」は補正発明の「画素データ」に
相当し，引用発明１の「シフトクロック」と補正発明の「ソースサンプリングクロック信号」とは，
共に「クロック信号」である点で共通するから，引用発明１の「シフトクロックに同期して直列ビ
ットデータを順次に記憶するシフトレジスタ１」と，補正発明の「ソースサンプリングクロック信
号に応答してソーススタートパルスを順次シフトするシフトレジスタ部」とは，共に，「クロック
信号に応答して所定の信号をシフトするシフトレジスタ部」である点で共通する。
（３－４）
引用発明１において，「ラッチ回路２」は，シフトレジスタ１が記憶する８０ビットデータを取
り込むものであるが，シフトレジスタ１に記憶されたビットデータは，直列ビットデータである。
そして，（３－１）の相当関係から，引用発明１の「直列ビットデータ」は補正発明の「画素デ
ータ」に相当するから，引用発明１の「直列ビットデータを取り込むラッチ回路２」と，補正発明
の「画素データをラッチするラッチ部」とは，共に，「画素データをラッチするラッチ部」である
点で共通する。
・・・・・・
(2)審決における相違点１の認定についての検討
ア補正発明の「シフトレジスタ部」と引用発明１の「シフトレジスタ１」
補正発明は「サンプリング信号を順次供給するシフトレジスタ部であって，前記
サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコン
トローラから供給されるソーススタートパルスを順次シフトすることにより発生す
るシフトレジスタ部」を，引用発明１は「８０個のフリップフロップＦＦ1～ＦＦ80
からなるシフトレジスタ１であって，入力端子ＩＮへの直列ビットデータをＣＬＫ
端子へのシフトクロックに同期してフリップフロップＦＦ1～ＦＦ80に順次に記憶す
るシフトレジスタ１」をそれぞれ備えている。そして，補正発明の「シフトレジス
タ部」と引用発明１の「シフトレジスタ１」は，いずれも，ディジタル信号のけた
移動動作，すなわちシフト動作をするもので，補正発明の「シフトレジスタ部」は
「ソースサンプリングクロック信号」に応答してシフト動作し，引用発明１の「シ
フトレジスタ１」は「シフトクロック」に同期してシフト動作することは明らかで
ある。
そうすると，補正発明の「シフトレジスタ部」と引用発明１の「シフトレジスタ
１」が，「クロック信号に応答して所定の信号をシフトするシフトレジスタ部」で
ある点で共通することは明らかであり，審決の認定に誤りはない。
イ補正発明の「ラッチ部」と引用発明１の「ラッチ回路２」
補正発明は「前記シフトレジスタ部から前記サンプリング信号に応答して前記画
素データをラッチするためのラッチ部であって，前記画素データは前記タイミング
コントローラから供給されるラッチ部」を，引用発明１は「前記シフトレジスタ１
が記憶する８０ビットデータを取り込むラッチ回路２であって，前記シフトレジス
タ１中の７２，もしくは，８０ビットデータを記憶するラッチ回路２」をそれぞれ
備えている。そして，引用発明１の「ラッチ回路２」に取り込まれる「前記シフト
レジスタ１が記憶する８０ビットデータ」が，「シフトレジスタ１」の「フリップ
フロップＦＦ1～ＦＦ80」に順次に記憶する「直列ビットデータ」であることは明ら
かであり，引用発明１の「直列ビットデータ」は，補正発明の「画素データ」に相
当する。
そうすると，補正発明の上記「ラッチ部」と引用発明１の上記「ラッチ回路２」
が，「画素データをラッチするラッチ部」である点で共通することは明らかであり，
審決の認定に誤りはない。
ウ審決における相違点１の認定について
上記ア及びイで検討したとおり，審決は，補正発明の「シフトレジスタ部」と引
用発明１の「シフトレジスタ１」については，シフトレジスタ装置が有する当然の
機能である，クロック信号に応じたシフト動作をする点で両者が共通すると認定す
るにとどまり，原告が主張するように，引用発明１の「シフトレジスタ１」が補正
発明の「シフトレジスタ部」に相当するとは認定していない。
また，審決は，本件補正発明の「ラッチ部」と引用発明１の「ラッチ回路２」に
ついても，ラッチが当然に有するデータ保持機能を備え，保持されるデータが「画
素データ」である点で両者が共通すると認定するにとどまり，原告が主張するよう
に，引用発明１の「ラッチ回路２」が本件補正発明の「ラッチ部」に相当するとは
認定していない。
そして，審決は，補正発明と引用発明１との相違点１について，「シフトレジス
タ部とラッチ部に関し，補正発明では『サンプリング信号を順次供給するシフトレ
ジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に
応答してタイミングコントローラから供給されるソーススタートパルスを順次シフ
トすることにより発生するシフトレジスタ部』と『シフトレジスタ部からサンプリ
ング信号に応答して画素データをラッチするためのラッチ部であって，前記画素デ
ータはタイミングコントローラから供給されるラッチ部』であるのに対し，引用発
明１では『８０個のフリップフロップＦＦ1～ＦＦ80からなるシフトレジスタ１であ
って，入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期
してフリップフロップＦＦ1～ＦＦ80に順次に記憶するシフトレジスタ１』と『シフ
トレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２であって，前記
シフトレジスタ１中の７２，もしくは，８０ビットデータを記憶するラッチ回路２』
である点」で相違し，また，「これに付随して，シフトレジスタ部から次のデータ
駆動集積回路に供給される信号に関し，補正発明では『サンプリング信号』である
のに対し，引用発明１では『ビットデータ』である点」で相違すると認定したもの
である。
そうすると，補正発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおけ
る信号処理と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」それぞれ
における信号処理との相違は，審決における相違点１の認定に含まれていることは
明らかである。
以上によれば，審決は，引用発明１の「シフトレジスタ１」と引用発明１の「シ
フトレジスタ１」とは，「クロック信号に応答して所定の信号をシフトするシフト
レジスタ部」である点で共通し，補正発明の「ラッチ部」と引用発明１の「ラッチ
回路２」とは，「画素データをラッチするラッチ部」である点で共通すると認定す
るにとどめ，そのうえで，補正発明の「シフトレジスタ部」及び「ラッチ部」それ
ぞれにおける信号処理と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」
それぞれにおける信号処理との相違を，相違点１で認定したものであるから，審決
における相違点１の認定に誤りはない。
エ原告の主張について
原告は，補正発明の「シフトレジスタ部」及び「ラッチ部」と，引用発明１の「シ
フトレジスタ１」及び「ラッチ回路２」とは，「補正発明は引用発明１のデータシ
フトレジスタ１を，サンプリングスタートパルスシフトレジスタとラッチ１３６の
２つで構成している」点，及び「引用発明１のラッチはシフトレジスタのデータを
パラレルに同時に読み込むものであり，一方補正発明のラッチはデータをシリアル
に順次クロックに応じサンプリング信号によって読み込むものであるから，むしろ
引用発明１のデータシフトレジスタ１に対応している」点で相違するから，審決の
相違点１の認定には誤りがあると主張する。
しかし，原告が主張する，補正発明の「シフトレジスタ部」及び「ラッチ部」と，
引用発明１の「シフトレジスタ１」及び「ラッチ回路２」との上記の相違は，補正
発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおける信号処理と，引用
発明１の「シフトレジスタ１」及び「ラッチ回路２」それぞれにおける信号処理と
の相違によるものである。そして，審決は，補正発明の「シフトレジスタ部」及び
「ラッチ部」それぞれにおける信号処理と，引用発明１の「シフトレジスタ１」及
び「ラッチ回路２」それぞれにおける信号処理との相違を，相違点１で認定してい
る。
したがって，原告の主張は採用できない。
(3)小括
以上によれば，審決における相違点１の認定に誤りはない。
３取消事由２（相違点１についての判断の誤り）について
(1)「サンプリングパルス」を次のシフトレジスタに転送する点について
ア引用発明１は，パネルを駆動することができる液晶駆動用ＩＣにおいて，
８０個のフリップフロップＦＦ1～ＦＦ80からなる「シフトレジスタ１」において，
その「入力端子ＩＮ」への「直列ビットデータ」（補正発明の「画素データ」に相
当）を，上記「シフトレジスタ１」の「ＣＬＫ端子」へのシフトクロックに同期し
てフリップフロップＦＦ1～ＦＦ80に順次に記憶させることにより，上記「直列ビッ
トデータ」から上記パネルの画素毎のデータを抽出し，上記「シフトレジスタ１」
で抽出した画素毎のデータを「ラッチ回路２」に取り込むものである。
そして，液晶表示装置において，「サンプリング信号を順次供給するシフトレジ
スタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応
答してタイミングコントローラから供給されるソーススタートパルスを順次シフト
することにより発生するシフトレジスタ部」と，「前記シフトレジスタ部から前記
サンプリング信号に応答して画素データをラッチするためのラッチ部であって，前
記画素データは前記タイミングコントローラから供給されるラッチ部」とにより，
上記「画素データ」から上記液晶表示装置における画素毎のデータを抽出すること
は，審決が挙げた甲６～甲８にみられるように，周知技術であると認めることがで
きる。
ここで，引用発明１の「液晶駆動用ＩＣ」と上記周知技術とは，液晶表示装置に
おいて，データライン毎にシリアルに出力された画素データを，シフトレジスタ及
びラッチを用いて，データラインに対してパラレルに出力可能なようにシリアル－
パラレル変換するという，技術分野及び機能において一致するから，引用発明１に
上記周知技術を適用する動機付けの存在に問題はない。
そうすると，引用発明１の「液晶駆動用ＩＣ」において，上記「直列ビットデー
タ」から上記パネルの画素毎のデータを抽出するための構成として，上記「直列ビ
ットデータ」を上記「シフトクロック」に同期してシフトさせる上記「シフトレジ
スタ１」と，上記「シフトレジスタ１」で抽出した画素毎のデータを取り込む上記
「ラッチ回路２」とを用いることに代えて，「サンプリング信号を順次供給するシ
フトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック
信号に応答してタイミングコントローラから供給されるソーススタートパルスを順
次シフトすることにより発生するシフトレジスタ部」と，「前記シフトレジスタ部
から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であ
って，前記画素データは前記タイミングコントローラから供給されるラッチ部」と
を用いることは，液晶表示装置の分野における上記周知技術を適用することにより，
当業者が容易に想到し得たものということができる。
イところで，引用発明１は，「シフト段数選択回路３」が，「８０出力選
択信号SELECT２」及び「７２出力選択信号SELECT１」に応じて，上記「シフトレジ
スタ１」を構成する「８０段目のフリップフロップＦＦ80」及び「７２段目のフリ
ップフロップＦＦ72」の一方から出力される「直列ビットデータ」を「出力端子Ｏ
ＵＴ」に導出し，これを次段の液晶駆動用ＩＣに供給して，「１種類のＩＣであら
ゆるドット数のパネルを駆動することができ，組み立て工数の削減や組み立てコス
トの低減を図ることができる。」という作用効果を奏するものである（甲４第４欄
【００１５】，【００１９】）。
そして，引用発明１に上記周知技術を適用することにより，引用発明１の「液晶
駆動用ＩＣ」では，「シフトレジスタ部」において「ソースサンプリングクロック
信号」に応答して「タイミングコントローラ」から供給される「ソーススタートパ
ルス」が順次シフトされて「サンプリング信号」が発生し，上記「直列ビットデー
タ」はシフトされない。さらに，甲６には，「シフトレジスタ６１」に入力された
「シフトデータ入力信号ＳＩ」について，「シフトデータ入力信号ＳＩはシフトレ
ジスタ６１を通過した後はシフトデータ出力信号ＳＯとなって次段のアナログドラ
イバＩＣ６０のシフトデータ入力信号ＳＩとなる」ことが記載されている（２頁右
下欄１１行～１５行，第６Ａ，６Ｂ図）。
そうすると，引用発明１に上記周知技術を適用する際，上記「シフト段数選択回
路３」が，上記「８０出力選択信号SELECT２」及び上記「７２出力選択信号SELECT
１」に応じて，上記「ソーススタートパルス」が順次シフトされて発生する「サン
プリング信号」を，上記「出力端子ＯＵＴ」に導出する構成とすることは，引用発
明１の上記の作用効果を奏するために，当業者が当然に行い得るものと認められる。
ウ原告は，甲６記載の周知技術において，シフトレジスタの信号Ｑ１～Ｑ１
６２はサンプリングスイッチ６３のオンオフを制御するにすぎず，サンプルホールド
回路６４はアナログ信号をサンプルホールドするもので，画素データ，若しくは直
列ビットデータをラッチするものではないから，甲６に記載の周知技術を引用発明
１に適用することの動機付けは存在しないと主張する。
しかし，甲６には，液晶表示パネルの駆動回路について，
「第６Ａ図は従来の１６２ビットのシフトレジスタ６１の構成を示すものであり，第６Ｂ図は従来
のアナログドライバＩＣ６０の内部構成を示すものである。シフトレジスタ６１は１６２個のフリ
ップフロップＦＦから構成されており，Ｄ端子にシフトデータ入力信号Ｓｌが入力され，ＣＬＫ端
子にクロック信号ＣＬＫが入力され，Ｑ端子が次段のフリップフロップＦＦのＤ端子に接続される
ようになっている。そして，Ｄ端子に入力されたシフトデータは，クロック信号ＣＬＫ毎に次段の
フリップフロップＦＦに出力されると共に，外部に信号Ｑ１～Ｑ１６２として出力される。
一方，アナログドライバＩＣ６０には，クロック信号ＣＬＫに応じてシフトデータ入力信号ＳＩ
をシフトする第６Ａ図のように構成されたシフトレジスタ６１と，Ｒ（赤），Ｇ（緑），Ｂ（青）
の三原色のデータを伝えるデータライン６２と，シフトレジスタ６１からの信号によりオンオフさ
れるサンプリングスイッチ６３と，サンプルホールド回路６４と，バッファ６５とが備えられてい
る。そして，シフトデータ入力信号ＳＩはシフトレジスタ６１を通過した後はシフトデータ出力信
号ＳＯとなって次段のアナログドライバＩＣ６０のシフトデータ入力信号Ｓｌとなる。アナログド
ライバＩＣ６０の出力ビット数は３の倍数である方が都合が良いため，現在では１６２本の出力ビ
ット数を備えたアナログドライバＩＣ６０等が実用化されている。」（２頁左下欄１２行～右下欄
１８行，第６Ａ，６Ｂ図）
と記載され，液晶表示パネルの駆動回路において，「シフトレジスタ６１」から信
号Ｑ１～Ｑ１６２として出力される「シフトデータ入力信号ＳＩ」により「サンプリン
グスイッチ６３」がオンオフされることで，「データライン６２」に供給される三
原色のデータが「サンプリングホールド回路６４」によりサンプリングされ，保持
されることが開示されている。そして，この保持される三原色のデータは，液晶表
示パネルを駆動する画素データであることは明らかである。
そうすると，甲６には，「シフトデータ入力信号ＳＩ（「ソーススタートパルス」
に相当）とクロック信号ＣＬＫ（「ソースサンプリングクロック信号」に相当）が
入力され，クロック信号ＣＬＫに応じてシフトデータ入力信号ＳＩをシフトするシ
フトレジスタ６１（「シフトレジスタ部」に相当）と，三原色のデータ（「画素デ
ータ」に相当）をシフトレジスタ６１からの信号（「サンプリング信号」に相当）
によりオンオフされるサンプリングスイッチ６３とサンプルホールド回路６４（「ラ
ッチ部」に相当）」が記載されているとした審決の認定に誤りはなく，引用発明１
に甲６記載の周知技術を適用することの動機付けに問題はない。
以上から，原告の上記の主張は採用できない。
(2)補正発明の効果について
原告は，補正発明は，引用発明１と比較して，ビット数の多い画素データを扱っ
ても回路規模が大幅に増大せず，一定の信号であるソーススタートパルス（ＳＳＰ）
をシフトするので消費電力，速度の面で有利であるという作用効果を奏する点で相
違があると主張する。
しかし，原告が主張する上記の作用効果は，転送される信号が上記「ソーススタ
ートパルス」であることによって生じる効果であり，液晶表示装置において，「サ
ンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号
は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給
されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ
部」を用いる，甲６～甲８にみられるような周知技術を適用するに際しても，同様
の作用効果を奏することは，当業者が直ちに察知し得るものである。
そうすると，引用発明１の「液晶駆動用ＩＣ」において，上記「直列ビットデー
タ」から上記パネルの画素毎のデータを抽出するための構成として，上記周知技術
を適用する際に，原告が主張する上記の作用効果を奏することは，当業者が容易に
予測し得たものである。
また，原告が主張する，消費電力の増加によるデータドライバーの発熱と駆動エ
ラーの誘発が防止できるという，補正発明の奏する作用効果も，引用発明に上記周
知技術を適用する際に，当業者が容易に予測し得たものである。
(3)小括
したがって，審決における相違点１の判断に誤りはない。
第６結論
以上によれば，原告主張の取消事由にはいずれも理由がない。よって，原告の請
求を棄却することとして，主文のとおり判決する。
知的財産高等裁判所第２部
裁判長裁判官
塩月秀平
裁判官
池下朗
裁判官
古谷健二郎

戻る