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平成２２年８月３１日判決言渡同日原本領収裁判所書記官
平成２１年(ワ)第１９８６号特許権侵害差止請求事件
口頭弁論終結日平成２２年７月１３日
判決
大韓民国＜以下略＞
原告三星電子株式会社
同訴訟代理人弁護士田中昌利
同小原淳見
同渡邉瑞
同高橋雄一郎
同大堀健太郎
同訴訟代理人弁理士望月尚子
東京都町田市＜以下略＞
被告更生会社SpansionJapan株式会社管財人
Ａ
同訴訟代理人弁護士牧野利秋
同鈴木修
同矢部耕三
同岡本義則
同小野智博
同永島孝明
同安國忠彦
同浅村昌弘
同補佐人弁理士上田忠
同田中拓人
同磯田志郎
主文
１原告の請求をいずれも棄却する。
２訴訟費用は原告の負担とする。
事実及び理由
第１請求
１被告は，別紙被告製品目録記載１の製品（以下「被告製品１」という）を。
譲渡し，輸入し，譲渡の申出をしてはならない。
２被告は，別紙被告製品目録記載２の製品（以下「被告製品２」といい，被，
告製品１と被告製品２を総称して「被告製品」という）を製造してはならな。
い。
３被告は，その占有に係る被告製品１並びに被告製品２及びその半製品を廃棄
せよ。
第２事案の概要
本件は，フラッシュメモリ装置の特許権を有する原告が，更生会社であるＳ
ｐａｎｓｉｏｎＪａｐａｎ株式会社（以下「訴外会社」という）による被。
告製品の譲渡，製造等が上記特許権を侵害する行為であるとして，訴外会社の
管財人である被告に対し，特許法１００条１項に基づき被告製品１の譲渡，輸
入及び譲渡の申出並びに被告製品２の製造の差止めを求めるとともに，同条２
項に基づき被告製品の廃棄を求める事案である。
１前提事実（争いがない）。
(1)当事者
原告は，半導体装置の製造，販売等を業とする会社である。
訴外会社は，半導体集積回路の開発・製造及び販売等を業とする会社であ
り，本件訴えが提起された後である平成２１年３月３日，東京地方裁判所に
，，，。おいて更生手続開始の決定を受け同日被告がその管財人に選任された
，，，。訴外会社は被告製品２を製造しておりまた被告製品１を譲渡している
(2)本件特許権
原告は，次の特許権（以下，その特許請求の範囲請求項１の発明を「本件
発明１，同請求項２の発明を「本件発明２」といい，本件発明１と本件発」
明２とを併せて「本件発明」ということがある。また，本件発明に係る特許
を「本件特許」といい，本件特許に係る明細書（別紙特許公報参照）を「本
件明細書」という）を有している。。
特許番号第３８３４１８９号
発明の名称フラッシュメモリ装置
出願日平成１２年７月１２日
登録日平成１８年７月２８日
優先日平成１１年７月１３日
特許請求の範囲
【請求項１】
「階層的なワードライン構造を有する不揮発性半導体メモリ装置におい
て，
各々がローカルワードラインに連結されたメモリセルを有する複数個のセ
クターと，
各々対応する前記セクターを通して配置された複数個のグローバルワード
ラインと，
奇数番グローバルワードラインの中の一つのワードラインを選択する第１
グローバルデコーダと，偶数番グローバルワードラインの中の一つのワード
ラインを選択する第２グローバルデコーダとを有するグローバルワードライ
ン選択回路と，
前記奇数番グローバルワードラインに各々対応し，各々が，対応する奇数
番グローバルワードラインが選択される時に，対応するローカルワードライ
ンの中の一つのワードラインをワードライン電圧に駆動する第１ローカルデ
コーダと，
前記偶数番グローバルワードラインに各々対応し，各々が，対応する偶数
番グローバルワードラインが選択される時に，対応するローカルワードライ
ンの中の一つのワードラインを前記ワードライン電圧に駆動する第２ローカ
ルデコーダとを含み，
前記第１及び第２ローカルデコーダの各々は，対応するローカルワードラ
インに各々連結された複数個のドライバを有し，
各ドライバは，対応するグローバルワードラインの信号に対応するローカ
ルワードラインを行パーシャルデコーダに連結するプルアップトランジスタ
ーと，
前記対応するグローバルワードラインの信号に従って前記対応するローカ
ルワードラインをブロックデコーダに連結するプルダウントランジスターで
構成し，
前記選択された奇数番／偶数番グローバルワードラインに対応するローカ
ルワードラインの中の二つのローカルワードラインが連続的に選択される
時，以前に選択されたローカルワードラインの電圧が，放電信号に応答して
対応するドライバのプルダウントランジスターを通じて放電されることを特
徴とするメモリ装置」。
【請求項２】
「前記行パーシャルデコーダは，読み出し及びプログラム動作に必要な前
記ワードライン電圧を出力し，
前記ブロックデコーダは，消去動作に必要な前記ワードライン電圧を出力
することを特徴とする請求項１に記載のメモリ装置」。
(3)構成要件の分説
ア本件発明１を構成要件に分説すると次のとおりである（以下，分説し
た構成要件をそれぞれ「構成要件１−Ａ」などという。。）
１−Ａ階層的なワードライン構造を有する不揮発性半導体メモリ
装置において，
１−Ｂ各々がローカルワードラインに連結されたメモリセルを有
する複数個のセクターと，
１−Ｃ各々対応する前記セクターを通して配置された複数個のグ
ローバルワードラインと，
１−Ｄ−１奇数番グローバルワードラインの中の一つのワードライン
を選択する第１グローバルデコーダと，
１−Ｄ−２偶数番グローバルワードラインの中の一つのワードライン
を選択する第２グローバルデコーダと
１−Ｄ−３を有するグローバルワードライン選択回路と，
，，１−Ｅ−１前記奇数番グローバルワードラインに各々対応し各々が
対応する奇数番グローバルワードラインが選択される時に，
対応するローカルワードラインの中の一つのワードライン
をワードライン電圧に駆動する第１ローカルデコーダと，
，，１−Ｅ−２前記偶数番グローバルワードラインに各々対応し各々が
対応する偶数番グローバルワードラインが選択される時に，
対応するローカルワードラインの中の一つのワードライン
を前記ワードライン電圧に駆動する第２ローカルデコーダ
とを含み，
１−Ｆ−１前記第１及び第２ローカルデコーダの各々は，対応するロ
ーカルワードラインに各々連結された複数個のドライバを
有し，各ドライバは，
１−Ｆ−２対応するグローバルワードラインの信号に対応するローカ
ルワードラインを行パーシャルデコーダに連結するプルア
ップトランジスターと，
１−Ｆ−３前記対応するグローバルワードラインの信号に従って前記
対応するローカルワードラインをブロックデコーダに連結
するプルダウントランジスターで構成し，
１−Ｇ前記選択された奇数番／偶数番グローバルワードラインに
対応するローカルワードラインの中の二つのローカルワー
ドラインが連続的に選択される時，以前に選択されたロー
カルワードラインの電圧が，放電信号に応答して対応する
ドライバのプルダウントランジスターを通じて放電される
１−Ｈことを特徴とするメモリ装置。
イ本件発明２を構成要件に分説すると次のとおりである（以下，分説し
た構成要件をそれぞれ「構成要件２−Ａ」などという。。）
２−Ａ前記行パーシャルデコーダは，読み出し及びプログラム動
作に必要な前記ワードライン電圧を出力し，
２−Ｂ前記ブロックデコーダは，消去動作に必要な前記ワードラ
イン電圧を出力する
２−Ｃことを特徴とする請求項１に記載のメモリ装置。
(4)当事者間に争いのない被告製品の構成
被告製品の構成について，当事者間に争いのない部分は，別紙被告製品説
明書に記載のとおりである。
また，被告製品の各々のセクターがワードラインに接続されたメモリセル
を有することも当事者間に争いがない。
（なお，別紙被告製品の構成についての当事者の主張のとおり，被告製品
の構成について争いのある部分がある）。
２争点
(1)被告製品は，本件発明の技術的範囲に属するか（争点１）
(2)本件特許は，特許無効審判により無効にされるべきものか（争点２）
３当事者の主張
(1)被告製品は，本件発明の技術的範囲に属するか（争点１）
（原告の主張）
ア被告製品は，下記(ア)ないし(ス)のとおり，本件発明１の構成要件をい
ずれも充足し，本件発明１の技術的範囲に属する。
(ア)構成要件１−Ａについて
被告製品のうち半導体ＩＣ製品はフラッシュメモリ製品であり，被
告製品のうち半導体ウェーハにはこれらのフラッシュメモリ製品用チ
ップが多数作り込まれているしたがって被告製品はいずれも不。，，，「
揮発性半導体メモリ装置」に該当する。
また，被告製品の各セクター内には６４対のドライバ選択ライン（Ｗ
ＬＳ［０］∼［６３，／ＷＬＳ［０］∼［６３）と５１２本のワー］］
ドライン（ＷＬ［０］∼［５１１）があり，８本のワードライン（Ｗ］
Ｌ）には一対のドライバ選択ライン（ＷＬＳ，／ＷＬＳ）が対応する。
そして，６４対のドライバ選択ライン（ＷＬＳ［０］∼［６３，／Ｗ］
［］［］），（［］ＬＳ０∼６３が上位の層５１２本のワードラインＷＬ０
∼［５１１）が下位の層に相当するから，被告製品は「階層的なワ］，
ードライン構造」を有している。
したがって，被告製品は，構成要件１−Ａを充足する。
(イ)構成要件１−Ｂについて
被告製品において，各々のセクターは，ワードラインに接続された
メモリセルを有するから，被告製品は，構成要件１−Ｂを充足する。
(ウ)構成要件１−Ｃについて
被告製品のドライバ選択ラインは「グローバルワードライン」に該
当する。また，被告製品のドライバ選択ラインは，一つのセクターに
ついてみれば「通して配置」されている。，
したがって，被告製品は，構成要件１−Ｃを充足する。
(エ)構成要件１−Ｄ−１について
ａ「奇数番グローバルワードライン（１−Ｄ−１）及び「偶数番グ」
ローバルワードライン（１−Ｄ−２）の解釈について」
(ａ)「奇数番「偶数番」が問題となるのは「グローバルワード」，，
ライン」についてであって「ローカルワードライン」についてで，
はなく，本件発明１では「ローカルワードライン」の並び順は問わ
ない。
(ｂ)本件発明１においては「プルアップトランジスター」がＰＭ，
ＯＳであり「プルダウントランジスター」がＮＭＯＳであるとい，
，，う限定はないから二つのトランジスターが同時にオフ状態となり
それに起因してローカルワードラインがフローティング状態になる
という問題は前提にしていない。そして，本件明細書の段落【００
３２】のフローティング状態のローカルワードラインに生じるカッ
プリングの問題とその解決についての記載は，本件明細書の特許請
求の範囲請求項１２，１３の発明に係る記載であり，本件発明１の
解釈に参酌されるべき記載ではない。
(ｃ)本件明細書の特許請求の範囲請求項５には被告が主張する奇，「
数番ローカルワードラインと偶数番ローカルワードラインを交互に
配置する構成」や，ＰＭＯＳトランジスターとＮＭＯＳトランジス
ターの組を一組用いることは何ら規定されていないから，同請求項
に係る被告の主張は失当である。
ｂ被告製品が構成要件１−Ｄ−１を充足するか
複数のドライバ選択ラインの中の一つのドライバ選択ライン（ＷＬ
Ｓ［１］及び／ＷＬＳ［１）を選択する回路Ｂは，ＮＡＮＤゲート］
１とこの出力が入力されるインバータ２（出力がＡＸＡ［１）と，］
ＡＸＡ［１］とＡＸＢが入力されるＮＡＮＤゲート３と，このＮＡＮ
Ｄゲート３の出力が入力されるレベルシフタ回路４（出力がＷＬＳ
［１）と，このＮＡＮＤゲート３の出力とＲ２信号が入力されるＮ］
ＯＲゲート５と，このＮＯＲゲートの出力が入力されるインバータ６
（出力が／ＷＬＳ［１）を有する。そして，ドライバ選択ラインＷ］
ＬＳ［１・／ＷＬＳ［１］は「奇数番グローバルワードラインの中］
の一つのワードライン」に該当し，このドライバ選択ラインＷＬＳ
［１・／ＷＬＳ［１］を選択する回路Ｂは「第１グローバルデコ］，
ーダ」に該当する。
したがって，被告製品は，構成要件１−Ｄ−１を充足する。
(オ)構成要件１−Ｄ−２について
複数のドライバ選択ラインの中の一つのドライバ選択ライン（ＷＬ
Ｓ［０］及び／ＷＬＳ［０）を選択する回路Ａは，ＮＡＮＤゲート１］
とこの出力が入力されるインバータ２（出力がＡＸＡ［０）と，ＡＸ］
Ａ［０］とＡＸＢが入力されるＮＡＮＤゲート３と，このＮＡＮＤゲ
ート３の出力が入力されるレベルシフタ回路４（出力がＷＬＳ［０）］
と，このＮＡＮＤゲート３の出力とＲ２信号が入力されるＮＯＲゲー
ト５と，このＮＯＲゲートの出力が入力されるインバータ６（出力が
／ＷＬＳ［０）を有する。そして，ドライバ選択ラインＷＬＳ［０］］
・／ＷＬＳ［０］は「偶数番グローバルワードラインの中の一つのワ
ードライン」に該当し，このドライバ選択ラインＷＬＳ［０・／ＷＬ］
［］，「」。Ｓ０を選択する回路Ａは第２グローバルデコーダに該当する
したがって，被告製品は，構成要件１−Ｄ−２を充足する。
(カ)構成要件１−Ｄ−３について
被告製品にはドライバ選択デコーダが存在し，これが「グローバル
ワードライン選択回路」に該当する。
したがって，被告製品は，構成要件１−Ｄ−３を充足する。
(キ)構成要件１−Ｅ−１について
，［］［］，［］被告製品のドライバＤ０∼Ｄ５１１のうちドライバＤ８
［］，（［］［］）∼Ｄ１５はドライバ選択ラインＷＬＳ１及び／ＷＬＳ１
に各々対応し，各々が，対応するドライバ選択ライン（ＷＬＳ［１］及
［］），（［］び／ＷＬＳ１が選択される時に対応するワードラインＷＬ８
∼ＷＬ［１５）の中の一つのワードライン（ＷＬ［８）をワードライ］］
ン電圧に駆動する。そして，ドライバＤ［８］∼Ｄ［１５］からなる回
路群は，いずれも「奇数番グローバルワードライン」に相当するドライ
バ選択ライン（ＷＬＳ［１］及び／ＷＬＳ［１）に対応し，ドライバ］
選択ライン（ＷＬＳ［１］及び／ＷＬＳ［１）が選択される時に，対］
応するワードライン（ＷＬ［８］∼ＷＬ［１５）の中の一つのワード］
ライン（ＷＬ［８）をワードライン電圧に駆動する。よって，ドライ］
バＤ［８］∼Ｄ［１５］からなる回路群は「第１ローカルデコーダ」に
該当する。
したがって，被告製品は，構成要件１−Ｅ−１を充足する。
(ク)構成要件１−Ｅ−２について
，［］［］，［］被告製品のドライバＤ０∼Ｄ５１１のうちドライバＤ０
［］，（［］［］）∼Ｄ７はドライバ選択ラインＷＬＳ０及び／ＷＬＳ０
に各々対応し，各々が，対応するドライバ選択ライン（ＷＬＳ［０］及
［］），（［］び／ＷＬＳ０が選択される時に対応するワードラインＷＬ０
∼ＷＬ［７）の中の一つのワードライン（ＷＬ［０）をワードライン］］
電圧に駆動する。そして，ドライバＤ［０］∼Ｄ［７］からなる回路群
は，いずれも「偶数番グローバルワードライン」に相当するドライバ選
択ライン（ＷＬＳ［０］及び／ＷＬＳ［０）に対応し，ドライバ選択］
ライン（ＷＬＳ［０］及び／ＷＬＳ［０）が選択される時に，対応す］
るワードライン（ＷＬ［０］∼ＷＬ［７）の中の一つのワードライン］
（［］）。，［］ＷＬ０をワードライン電圧に駆動するよってドライバＤ０
∼Ｄ［７］からなる回路群は「第２ローカルデコーダ」に該当する。
したがって，被告製品は，構成要件１−Ｅ−２を充足する。
(ケ)構成要件１−Ｆ−１について
被告製品のドライバＤ［８］∼Ｄ［１５］からなる回路群（上記(キ)
のとおり，この回路群が「第１ローカルデコーダ」に該当する）は，。
８個のドライバＤ［８］∼Ｄ［１５］を含み，かつ，これらのドライバ
Ｄ［８］∼Ｄ［１５］がそれぞれ対応するワードラインＷＬ［８］∼Ｗ
Ｌ［１５］に接続されている。また，被告製品のドライバＤ［０］∼Ｄ
［７］からなる回路群（上記(ク)のとおり，この回路群が「第２ローカ
ルデコーダ」に該当する）は，８個のドライバＤ［０］∼Ｄ［７］を。
含み，かつ，これらのドライバＤ［０］∼Ｄ［７］がそれぞれ対応する
ワードラインＷＬ［０］∼ＷＬ［７］に接続されている。
したがって，被告製品は，構成要件１−Ｆ−１を充足する。
(コ)構成要件１−Ｆ−２について
被告製品の各ドライバは，当該ドライバに接続されたドライバ選択ラ
（，）（），インＷＬＳ／ＷＬＳの第１の信号ＷＬＳがＨＩＧＨのときに
対応するワードライン（ＷＬ）に，パーシャルデコーダに対応する回路
の出力電圧が現れるように，対応するワードライン（ＷＬ）をパーシャ
ルデコーダに対応する回路と電気的に結合するＮＭＯＳトランジスター
ｔ０及びＮＭＯＳトランジスターｔ１の組を有する。その際，パーシャ
ルデコーダに対応する回路とワードライン（ＷＬ）とはＮＭＯＳトラン
ジスターｔ１が導通することによって接続されるから，ＮＭＯＳトラン
ジスターｔ１は「プルアップトランジスター」に該当する。
したがって，被告製品は，構成要件１−Ｆ−２を充足する。
(サ)構成要件１−Ｆ−３について
被告製品の各ドライバは，ドライバ選択ライン（ＷＬＳ，／ＷＬＳ）
の第２の信号（／ＷＬＳ）がＨＩＧＨのときに，対応するワードライン
（ＷＬ）をスイッチ回路と電気的に結合するＮＭＯＳトランジスターｔ
２を有する。上記スイッチ回路は，各セクターに一つずつ設けられ，ド
ライバ選択デコーダ，パーシャルデコーダに対応する部分に共通に入力
されるセクター選択信号の入力を受ける。さらに，被告製品は，入力さ
れたアドレス信号をデコードすることによってセクター選択信号を生成
するセクターアドレスデコーダ回路を有する。そして，セクターアドレ
スデコーダ回路及びスイッチ回路は「ブロックデコーダ」に，トランジ
スターｔ２は「プルダウントランジスター」にそれぞれ該当する。
したがって，被告製品は，構成要件１−Ｆ−３を充足する。
(シ)構成要件１−Ｇについて
被告製品においては，アドレス遷移がある場合，現在選択されてい
るワードラインにつき，アドレス遷移が起こる前に，①Ｒ１信号に応
，答してパーシャルデコーダに対応する回路の出力が０Ｖに切り替わり
ワードラインを０Ｖに戻し（処理１，同時に，②Ｒ２信号に応答し）
て，ＮＭＯＳトランジスターｔ２を導通させ，スイッチ回路につなげ
（処理２。この処理２により，ワードラインの電圧が非選択電位（０
Ｖ）になる時間を短縮する，③アドレス遷移が起こる。。）
上記「アドレス遷移」は，例えば，ワードラインＷＬ［０，ワード］
ラインＷＬ［１］が連続的に選択される場合も含む。そして，二つの
ワードラインＷＬ［０，ＷＬ［１（これらは「偶数番グローバルワ］］，
ードライン」に相当するドライバ選択ライン（ＷＬＳ［０］及び／Ｗ
ＬＳ［０）に対応する）は「二つのローカルワードライン」に該当］。，
する。
また，Ｒ２信号は，残留電位の放電のための信号であり，この信号
が生成されるタイミングについて，行アドレスが遷移する前後を問う
ものではないから，Ｒ２信号は「放電信号」に該当する。，
そして，Ｒ２信号が供給されると，ワードラインは一斉に０Ｖに接
地され，このタイミングにおいて選択されているローカルワードライ
ンは存在しないから，放電動作は「以前に選択されたローカルワード，
ライン」に対して行われているといえる。
以上によれば，被告製品は，構成要件１−Ｇを充足する。
(ス)構成要件１−Ｈについて
ａ被告製品は，フラッシュメモリ製品である半導体ＩＣ製品及びこ
の半導体ＩＣ製品用チップが多数作り込まれた半導体ウェーハであ
る。
そして，フラッシュメモリ製品は「メモリ装置」に該当する。ま，
た，半導体ウェーハも「メモリ装置」が多数搭載されているもので
あり，同様に「メモリ装置」といい得る。
したがって，被告製品は，構成要件１−Ｈを充足する。
ｂ被告が，半導体ウェーハは「メモリ装置」ではないと主張するの
であれば，原告は，予備的に特許法１０１条１号の適用を主張する。
イ被告製品は，以下の(ア)ないし(ウ)のとおり，本件発明２の構成要件を
いずれも充足し，本件発明２の技術的範囲に属する。
(ア)構成要件２−Ａについて
被告製品のパーシャルデコーダに対応する回路は，８本の出力線の
うち，書込み・読出しを行うワードラインに対応する出力の電圧を，
書込み・読出しに必要な電圧に切り替え出力し，その他の出力は０Ｖ
に維持され，これらがドライバを通してワードラインに供給される。
そして，上記の書込み・読出しに必要な電圧は「読み出し及びプログ，
ラム動作に必要な前記ワードライン電圧」に該当する。
したがって，被告製品は，構成要件２−Ａを充足する。
(イ)構成要件２−Ｂについて
上記ア(サ)記載のとおり，セクターアドレスデコーダ回路及びスイ
ッチ回路は「ブロックデコーダ」に該当し，このうち，スイッチ回路
は「消去動作に必要な「電圧を出力」する。」
したがって，被告製品は，構成要件２−Ｂを充足する。
(ウ)構成要件２−Ｃについて
上記アのとおり，被告製品は，本件発明１の構成要件をいずれも充
足する。
したがって，被告製品は，構成要件２−Ｃを充足する。
（被告の主張）
ア被告製品は，下記(ア)ないし(コ)のとおり，本件発明１の構成要件を充
足しないから，本件発明１の技術的範囲に属しない。
(ア)構成要件１−Ａについて
「階層的なワードライン構造」とは，一つのセクターを超えたメモリ
セルの全体的な構造を指し，グローバルワードラインとローカルワード
ラインでセクター間とセクター内が分割された階層構造を意味する。被
告製品のドライバ選択ライン及びワードラインはいずれも一つのセクタ
ー内にとどまるので「階層的なワードライン構造」を充足しない。，
また，被告製品２は，半導体ウェーハであり「不揮発性半導体メモ，
リ装置」ではない。
したがって，被告製品は，構成要件１−Ａを充足しない。
(イ)構成要件１−Ｂについて
「」被告製品のワードラインが構成要件１−Ｂのローカルワードライン
に相当することは認める。
(ウ)構成要件１−Ｃについて
「各々対応する前記セクターを通して配置された複数個のグローバル
ワードライン」とは「グローバルワードライン」が複数のセクターを，
通して配置されることを意味する。
被告製品において，ドライバ選択ラインは，一つのセクター内にとど
まっており「グローバルワードライン」に当たらない。また，ドライ，
バ選択ラインは複数個のセクターを通して配置されていないから前，，「
記セクターを通して配置」を充足しない。
したがって，被告製品は，構成要件１−Ｃを充足しない。
(エ)構成要件１−Ｄ−１ないし１−Ｄ−３について
ａ「奇数番グローバルワードライン（１−Ｄ−１）及び「偶数番グ」
ローバルワードライン（１−Ｄ−２）の解釈について」
(ａ)そもそも，本件発明は，半導体集積回路ダイの占有面積を最小
化するために，ＰＭＯＳトランジスターとＮＭＯＳトランジスター
の組を一組のみ用いることとしたため，①ＰＭＯＳトランジスター
とＮＭＯＳトランジスターが共にオフの状態となってローカルワー
ドラインがフローティング状態となることから，誘起電圧（カップ
リング）の問題が生じ，また，②パーシャルデコーダからの出力が
０Ｖに戻ってもローカルワードラインが０Ｖにならないという残留
電位の問題が生じている。これら二つの問題を解決するため，本件
発明では，奇数番ローカルワードライン用グローバルワードライン
の制御経路と偶数番ローカルワードライン用グローバルワードライ
ンの制御経路を分け，奇数番ローカルワードラインと偶数番ローカ
ルワードラインを交互に配置するという構成（以下「制御経路分離
構成」という）を採用している。。
(ｂ)本件明細書の発明の詳細な説明の記載では，奇数番グローバル
ワードラインＯＧＷＬｉは，ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７と，
偶数番グローバルワードラインＥＧＷＬｉは，ＷＬ０，ＷＬ２，Ｗ
Ｌ４，ＷＬ６とそれぞれ対応し，明確に奇数番と偶数番が分かれた
構成になっており（本件明細書段落【００２３，図３等参照，】）
この構成は，フローティング状態になる偶数番（または奇数番）の
，（）ローカルワードラインを接地電圧を有する奇数番または偶数番
のローカルワードラインによって遮蔽することにより，隣接したロ
ーカルワードラインの間のカップリングによる不要な電圧の誘起を
防止することを目的としている。
よって，本件発明の「奇数番グローバルワードライン（１−Ｄ」
−１）は，奇数番のローカルワードラインとのみ対応するグローバ
ルワードラインでなければならず，また「偶数番グローバルワー，
ドライン（１−Ｄ−２）は，偶数番のローカルワードラインとの」
み対応するグローバルワードラインでなければならない。
しかしながら，被告製品のドライバ選択ラインは，奇数番と偶数
番の双方を含むワードラインと対応し，被告製品には，奇数番との
み，あるいは偶数番とのみ対応するドライバ選択ラインは存在しな
い。
(ｃ)上記(ｂ)の解釈は，本件明細書の特許請求の範囲請求項１に従
属する同請求項５の記載からも裏付けられる。
，，，すなわち同請求項５記載の発明は制御経路分離構成を採用し
ローカルワードラインがフローティング状態となることによって生
じるカップリングによる誘起電圧を防止するため，一方のグローバ
ルワードラインが選択されるとき，他方を接地することによって遮
蔽を行うものであり，同項の「奇数番／偶数番グローバルワードラ
イン」とは，それぞれ独立して制御され，それぞれと対応するロー
カルワードラインが交互に配置された偶数番ローカルワードライン
用グローバルワードラインと奇数番ローカルワードライン用グロー
バルワードラインを意味するものであることが明らかである。そし
て，同請求項１の「奇数番／偶数番グローバルワードライン」も同
請求項５と同じ意味に理解されるべきである。
(ｄ)また，ドライバ選択ラインは，上記(ウ)のとおり「グローバ，
ルワードライン」に当たらない。
，，「」(ｅ)以上によれば被告製品は奇数番グローバルワードライン
（１−Ｄ−１「偶数番グローバルワードライン（１−Ｄ−２）），」
のいずれも充足しない。
ｂ(ａ)「第１グローバルデコーダ（１−Ｄ−１）は，上記ａの「奇」
数番グローバルワードライン」だけを制御するものであり「第２，
グローバルデコーダ（１−Ｄ−２）は，上記ａの「偶数番グロー」
バルワードライン」だけを制御するものである。しかしながら，被
告製品のドライバ選択デコーダは，６４個の内部回路を有するのみ
で，奇数番用と偶数番用の二つのデコーダを設けていない。
また，被告製品のドライバ選択デコーダは，一つのセクター内の
もので，他のセクターのドライバを選択するものではなく「グロ，
ーバルデコーダ」ではない。
(ｂ)また，被告製品の内部回路は，①アドレスの入力を受けて複数
のビットに変換するデコーダではなく，②一つのセクター内のごく
一部分に過ぎず，一つのセクターを超えて他のセクターを制御する
「」，，ものではないからグローバルなものではなく③各内部回路は
奇数番と偶数番の双方のワードラインと関係し，奇数番用と偶数番
用の二種類の内部回路があるわけではなく，以上のことは，原告が
主張する回路Ａ，回路Ｂにも同様に当てはまる。
(ｃ)以上によれば，被告製品は「第１グローバルデコーダ（１，」
−Ｄ−１「第２グローバルデコーダ（１−Ｄ−２）のいずれも），」
充足しない。
ｃ被告製品の各内部回路は，一対のドライバ選択ラインとのみ接続さ
れ，複数のドライバ選択ライン中の一つを選択するものではない。
よって，被告製品は「中の一つのワードラインを選択する（１，」
−Ｄ−１，１−Ｄ−２）を充足しない。
ｄ被告製品のドライバ選択デコーダは，上記ｂ(ａ)のとおり一つのセ
クター内のドライバの選択を扱うものに過ぎないから「グローバル，
ワードライン選択回路（１−Ｄ−３）に当たらない。」
ｅ「グローバルワードライン選択回路（１−Ｄ−３）は，奇数番用」
と偶数番用の二つの「グローバルデコーダ」を包括するものである。
しかしながら，被告製品のドライバ選択デコーダは，奇数番と偶数番
の双方のワードラインに関係し，①奇数番のみと関係する第１ドライ
バ選択デコーダと，②偶数番のみと関係する第２ドライバ選択デコー
ダと，③その両者を包括する選択回路という構成を有していない。
，，「」よって被告製品はを有するグローバルワードライン選択回路
（１−Ｄ−３）を充足しない。
ｆ以上によれば，被告製品は，構成要件１−Ｄ−１ないし１−Ｄ−３
のいずれも充足しない。
(オ)構成要件１−Ｅ−１，１−Ｅ−２について
ａ「第１ローカルデコーダ（１−Ｅ−１）は「奇数番グローバル」，
ワードライン」に対応するものであり，上記(エ)ａのとおり奇数番
ローカルワードライン用の回路でなければならないと解釈され，ま
た「第２ローカルデコーダ（１−Ｅ−２）は「偶数番グローバ，」，
ルワードライン」に対応するものであり，上記(エ)ａのとおり偶数
。番ローカルワードライン用の回路でなければならないと解釈される
しかしながら，被告製品の中で一組を構成する８個のドライバは，
奇数番，偶数番双方のワードラインを駆動しており，奇数番用の回
路，偶数番用の回路に分かれていない。
さらに「第１ローカルデコーダ（奇数番用ローカルデコーダ），」
は，各々「奇数番グローバルワードライン」により「第グロー，，1
バルデコーダ（奇数番グローバルデコーダ）に接続されていると」
いう関係を必須とし，また「第２ローカルデコーダ（偶数番用ロ，」
ーカルデコーダ）は，各々「偶数番グローバルワードライン」に，
より「第２グローバルデコーダ（偶数番グローバルデコーダ）に，」
接続されているという関係を必須とする。すなわち，奇数番用の回
路同士が「奇数番グローバルワードライン」により接続されてお，
り，偶数番用の回路同士が「偶数番グローバルワードライン」に，
より接続されているという関係を必要とするが，被告製品は，奇数
番用回路と偶数番用回路に分かれておらず，このような関係を満た
さない。
よって被告製品は第１ローカルデコーダ１−Ｅ−１第，，「」（），「
２ローカルデコーダ（１−Ｅ−２）のいずれも充足しない。」
ｂ本件発明１は，複数のセクターを縦貫する１本の「奇数番グロー
バルワードライン」に，複数の「第１ローカルデコーダ（奇数番」
用ローカルデコーダ）が「各々」対応すること（１−Ｅ−１，及，）
び，複数のセクターを縦貫する１本の「偶数番グローバルワードラ
イン」に，複数の「第２ローカルデコーダ（偶数番用ローカルデ」
コーダ）が「各々」対応すること（１−Ｅ−２）を必須としてい，
る。
しかしながら，被告製品においては，一組を構成する８個のドラ
イバが一対のドライバ選択ラインにしか対応しないため，上記「各
々」を充足しない。
ｃ以上によれば，被告製品は，構成要件１−Ｅ−１，１−Ｅ−２の
いずれも充足しない。
(カ)構成要件１−Ｆ−１について
被告製品のドライバＤ［８］∼［１５］は，奇数番用のデコーダす
「」，［］［］なわち第１ローカルデコーダではなくドライバＤ０∼７
，「」。は偶数番用のデコーダすなわち第２ローカルデコーダではない
したがって，被告製品は，構成要件１−Ｆ−１を充足しない。
(キ)構成要件１−Ｆ−２について
ａ被告製品が「行パーシャルデコーダ」を充足することについては
認める。
ｂ本件発明は，一つのローカルワードラインが一組のＰＭＯＳトラ
ンジスター及びＮＭＯＳトランジスターのみを利用して駆動される
ことにより，行デコーダ回路によって占有されるダイ面積を小さく
する発明であり「プルアップトランジスター」はＰＭＯＳトラン，
ジスターに限られる。
被告製品のトランジスターｔ１は，ＮＭＯＳトランジスターであ
り「プルアップトランジスター」に該当しない。，
したがって，被告製品は，構成要件１−Ｆ−２を充足しない。
ｃなお，本件発明は，一つの「プルアップトランジスター」によっ
て「ワードライン電圧に駆動（１−Ｅ−１，１−Ｅ−２）するよ」
うに規定されているが，被告製品では，トランジスターｔ０とトラ
ンジスターｔ１が組になって働かないとワードラインに選択電位を
与えることができないから，被告製品は，構成要件１−Ｅ−１，１
−Ｅ−２のいずれも充足しない。
(ク)構成要件１−Ｆ−３について
ａ被告製品のスイッチ回路は「ブロックデコーダ」ではない。，
ｂ本件発明は，上記(キ)ｂのとおり，各ドライバが一組のＰＭＯＳ
トランジスター及びＮＭＯＳトランジスターのみを用いる発明であ
り，被告製品のドライバは，三つのＮＭＯＳトランジスターで構成
されているから，被告製品は「各ドライバは・・・構成し（１−，」
Ｆ−１ないし１−Ｆ−３）を充足しない。
ｃしたがって，被告製品は，構成要件１−Ｆ−３を充足しない。
(ケ)構成要件１−Ｇについて
ａ「前記選択された奇数番／偶数番グローバルワードラインに対応
するローカルワードラインの中の二つのローカルワードラインが連
続的に選択される」とは，奇数番グローバルワードラインに奇数番
ローカルワードラインが，偶数番グローバルワードラインに偶数番
ローカルワードラインが接続されて，奇数番用回路と偶数番用回路
の制御経路が分離されていることを前提とするものであり，奇数番
から奇数番又は偶数番から偶数番が連続的に選択される場合を指
す。
この点，原告は，ＷＬ［０］とＷＬ［１］が連続的に選択され
る場合を主張するが，これは偶数番と奇数番が連続的に選択され
る場合であるから「前記選択された奇数番／偶数番グローバルワ，
ードラインに対応するローカルワードラインの中の二つのローカ
ルワードラインが連続的に選択される」を充足しない。
ｂ「放電信号」は，残留電位の放電動作のための信号であり，行ア
ドレスが遷移する時に生成されるパルス信号である。
，，，この点被告製品ではそもそも残留電位の問題は生じないため
被告製品のＲ２信号は残留電位の放電動作のための信号ではない。
また，Ｒ２信号は，行アドレスが遷移する「前」に生成される信号
である。
よって，被告製品は「放電信号」を充足しない。，
ｃ「以前に選択された」という文言は，行アドレス遷移後に，行ア
ドレス遷移前に選択していたローカルワードライン（以前に選択さ
れたローカルワードライン）の放電が行われることを要求している
と解される。
この点，被告製品は「現在」選択されている行アドレスについ，
てワードラインを０Ｖにする処理を行っており「以前に」選択さ，
れた行アドレスについて処理を行っていないから「以前に選択さ，
れた」を充足しない。
ｄ「以前に選択されたローカルワードラインの電圧」とは，行アド
レスが遷移した後になっても，いまだフローティング状態で以前に
選択されたローカルワードラインに残っている残留電位のことであ
る。
他方，被告製品は，ワードラインにおいて残留電位の問題は生じ
ないから「以前に選択されたローカルワードラインの電圧」を充，
足しない。
ｅ「ローカルワードラインの電圧が・・・プルダウントランジスタ
ーを通じて」とは，ローカルワードラインの電圧が，そのままプル
ダウントランジスターを通っていることを意味する。他方，被告製
品では，Ｒ１信号により，ワードラインの電圧が，パーシャルデコ
ーダに対応する回路からの処理１によって，０Ｖに戻る。よって，
被告製品は「ローカルワードラインの電圧が・・・プルダウント，
ランジスターを通じて」を充足しない。
ｆ「前記選択された奇数番／偶数番グローバルワードライン」は，
上記(エ)ａ(ｃ)のとおり，本件明細書の特許請求の範囲請求項５と
の関係で，制御経路分離構成を含むものを意味すると理解される。
しかし，被告製品は，上記構成を有しないので「前記選択された，
奇数番／偶数番グローバルワードライン」を充足しない。
ｇ以上によれば，被告製品は，構成要件１−Ｇを充足しない。
(コ)構成要件１−Ｈについて
ａ被告製品のうち，半導体ＩＣ製品が「メモリ装置」に該当するこ
とは認める。
ｂ被告製品のうち，半導体ウェーハは，シリコンの円盤状の板であ
り，半導体ＩＣ製品のチップが組み込まれているだけのものである
から「メモリ装置」に該当しない。，
ｃ原告は，半導体ウェーハについて，予備的に特許法１０１条１号
，，の適用を主張するが被告製品の半導体ウェーハは海外に輸出され
最終的に海外で半導体ＩＣ製品が製造されるのであって，海外での
製造は，日本国特許法の問題にはならない。
イ被告製品は，下記(ア)ないし(ウ)のとおり，本件発明２の構成要件を
充足しないから，本件発明２の技術的範囲に属しない。
(ア)構成要件２−Ａについて
上記ア(キ)ａのとおり，被告製品が「行パーシャルデコーダ」を充
足することについては認める。なお，被告製品においては，パーシャ
ルデコーダに対応する回路が読出し及びプログラム動作に必要な電圧
を出力しても，トランジスターｔ０がなければ，それをワードライン
に伝えることはできない。
(イ)構成要件２−Ｂについて
，，「」上記ア(ク)ａのとおりスイッチ回路は前記ブロックデコーダ
に該当しない。
したがって，被告製品は，構成要件２−Ｂを充足しない。
(ウ)構成要件２−Ｃについて
被告製品は，本件発明１の構成要件を充足しないので，構成要件２
−Ｃを充足しない。
(2)本件特許は，特許無効審判により無効にされるべきものか（争点２）
（被告の主張）
本件特許には，下記アないしウ記載の無効理由（無効理由１ないし５）が
あるから，特許無効審判により無効にされるべきものである。
ア無効理由１ないし３について
(ア)本件特許の発明の詳細な説明の記載は，当業者がその実施をするこ
とができる程度に明確かつ十分に記載されたものではないため，平成
１１年法律第１６０号による改正前の特許法３６条４項に規定する要
件を満たしていない（無効理由１，実施可能要件違反。）
また，本件特許の特許請求の範囲の記載は，特許を受けようとする
発明が発明の詳細な説明に記載したものではないから，特許法３６条
６項１号に規定する要件を満たしていない（無効理由２，サポート要
件違反。）
さらに，本件特許の特許請求の範囲の記載は，特許を受けようとす
る発明が不明確なものであるから，同項２号に規定する要件を満たし
ていない（無効理由３，明確性要件違反。）
以下，これらの無効理由について説明する。
(イ)ａ原告は，本件発明においては，ドライバを構成する二つのトラン
ジスターが，ＮＭＯＳとＮＭＯＳ，ＰＭＯＳとＰＭＯＳ，ＮＭＯＳ
とＰＭＯＳ，ＰＭＯＳとＮＭＯＳのいずれのトランジスターの組合
せであっても構わないと主張する。この原告の主張に従えば，本件
発明にフローティング状態が生じない構成をも含むことになり，本
件発明の技術的な意義が不明となるから，本件特許の記載は不明確
なものとなる（無効理由３，明確性要件違反。）
ｂまた，原告は，本件発明には，ＰＭＯＳとＮＭＯＳだけではなく，
ＮＭＯＳとＮＭＯＳ，ＰＭＯＳとＰＭＯＳ，ＮＭＯＳとＰＭＯＳの
すべてのトランジスターの組合せが含まれると主張する。
しかし，本件明細書には，一つのローカルワードラインにつき，
プルアップトランジスターにＰＭＯＳトランジスター，プルダウン
トランジスターにＮＭＯＳトランジスターを用いる発明しか開示さ
れていない。
よって，仮に原告の主張に従えば，本件特許の発明の詳細な説明
の記載が，当業者がその実施をすることができる程度に明確かつ十
分に記載されたものであるとはいえず（無効理由１，実施可能要件
違反，また，本件特許の特許請求の範囲の記載は，特許を受けよう）
とする発明が発明の詳細な説明に記載したものであるとはいえない
（無効理由２，サポート要件違反。）
（），(ウ)ａ平成１８年３月１日付け意見書甲３で原告が主張したように
本件発明１が「二つのローカルワードラインが連続的に選択される，
時の不要な電圧の誘起を防止すること」を目的とするものであると
すると，不要な電圧の誘起を防止するためには，奇数番のローカル
ワードラインと偶数番のローカルワードラインの制御経路を分離し，
フローティング状態になる偶数番（又は奇数番）のローカルワード
ラインを，接地電圧を有する奇数番（又は偶数番）のローカルワー
ドラインによって遮蔽することが必須の要件となる。
これに対し，原告は「奇数番グローバルワードライン「偶数番，」，
グローバルワードライン」は，単にそれぞれ奇数番目のグローバル
ワードライン，偶数番目のグローバルワードラインを意味すると主
張するが，そのような構成の技術的な意義は不明であるから，特許
を受けようとする発明が不明確であるといわざるを得ない（無効理
由３，明確性要件違反。）
ｂまた，本件明細書の発明の詳細な説明には，本件発明に係る唯一
の実施例として，奇数番と偶数番の制御経路を分離し，フローティ
ング状態の偶数番（又は奇数番）のローカルワードラインを，接地
電圧を有する奇数番（又は偶数番）のローカルワードラインで遮蔽
する発明が開示されているだけであり，カップリングによる不要な
電圧の誘起の問題を解決する他の発明の開示はない。
よって，原告の主張に従えば，本件特許の発明の詳細な説明の記
載が，当業者がその実施をすることができる程度に明確かつ十分に
（，），記載されたものであるとはいえず無効理由１実施可能要件違反
また，本件特許の特許請求の範囲の記載は，特許を受けようとする
発明が発明の詳細な説明に記載したものであるとはいえない（無効
理由２，サポート要件違反。）
イ無効理由４（新規性の欠如）について
本件発明について，仮に原告が主張するとおりに解釈するとすれば，下
記のとおり，本件発明は，本件特許の優先日である平成１１年７月１３日
（。よりも前に頒布された刊行物である特開平７−１６９２８２号公報乙２
「」。）（「」。）以下乙２公報というに記載された発明以下乙２発明という
と同一であるから，特許法２９条１項の規定により特許を受けることがで
きないものである。
以下，本件発明の構成要件ごとに，対応する乙２公報の記載について検
討する。
(ア)構成要件１−Ａについて
原告は，構成要件１−Ａの「階層的」について，一つのセクター内
において，１本のグローバルワードラインに対して多数のローカルワ
ードラインが対応していることを意味すると主張する。
この点，乙２発明では，一つのゲート選択アドレス信号Ｇ１に対し
て，多数のワード線（Ｗ１１∼Ｗｉ１）が対応しており（乙２公報段
落【００１８】ないし【００２０，これは原告主張の階層的なワー】）
ドライン構造に当たる。
したがって，乙２公報には，
１−ａ階層的なワードライン構造を有する不揮発性半導体記憶装
置において，
という構成が記載されており，これは構成要件１−Ａに相当する。
(イ)構成要件１−Ｂについて
乙２公報段落【００３４【００３６】には，】，
１−ｂ各々がワード線に連結されたメモリセルを有する複数個の
セクターと，
という構成が記載されており，これは構成要件１−Ｂに相当する。
(ウ)構成要件１−Ｃについて
一つのセクター内にとどまる信号線も「グローバルワードライン」
であるという原告の主張によれば，乙２発明のゲート選択アドレス信
号Ｇ１，Ｇ２・・・に対応する信号線（以下「ゲート選択アドレス信，
号線」といい，この信号線を示す記号としてもＧ１，Ｇ２等を用いる
ことがある）は「グローバルワードライン」に相当する。そして，。，
乙２公報には，
１−ｃ各々対応するセクターを通して配置された複数個のゲート
選択アドレス信号線と，
という構成が記載されており，これは構成要件１−Ｃに相当する。
(エ)構成要件１−Ｄ−１ないし１−Ｄ−３について
原告の主張によれば，奇数番目のグローバルワードラインの中の１
本のワードラインと偶数番目のグローバルワードラインの中の１本の
ワードラインとが，それぞれデコーダの中の異なる部分に結合されて
いれば，構成要件１−Ｄ−１ないし１−Ｄ−３を充足することとなる。
この点，乙２公報の段落【００２０【００５７】には，アドレス】，
信号ＡＸＧに基づいて，ゲート選択アドレス信号線の中の一つのアド
レス信号線を選択するワードデコーダ回路の一部分（以下「ワードデ，
コーダ部分」という）が記載されている。そして，ゲート選択アドレ。
ス信号線ごとにかかるワードデコーダ部分が存在するので，奇数番の
ゲート選択アドレス信号線の中の１本のゲート選択アドレス信号線（例
えばＧ１）と，偶数番のゲート選択アドレス信号線の中の１本のゲー
ト選択アドレス信号線（例えばＧ０）は，それぞれ異なるワードデコ
ーダ部分に接続されている。
よって，乙２公報には，
１−ｄ−１奇数番ゲート選択アドレス信号線の中の一つのゲート
選択アドレス信号線を選択する第１のワードデコーダ部
分と，
１−ｄ−２偶数番ゲート選択アドレス信号線の中の一つのゲート
選択アドレス信号線を選択する第２のワードデコーダ部
分と
１−ｄ−３を有するワードデコーダと，
という構成が記載されており「ゲート選択アドレス信号線」は「グロ，
ーバルワードライン」に「ワードデコーダ部分」は「グローバルデコ，
ーダ」に「ワードデコーダ」は「グローバルワードライン選択回路」，
にそれぞれ相当するから，上記１−ｄ−１ないし１−ｄ−３の構成は，
それぞれ構成要件１−Ｄ−１ないし１−Ｄ−３に相当する。
(オ)構成要件１−Ｅ−１，１−Ｅ−２，１−Ｆ−１について
原告の主張によれば，グローバルワードラインの奇数番，偶数番は
並び順の意味しかないから，構成要件１−Ｅ−１，１−Ｅ−２は「グ，
ローバルワードラインに各々対応し，各々が，対応するグローバルワ
ードラインが選択される時に，対応するローカルワードラインの中の
一つのワードラインをワードライン電圧に駆動するローカルデコーダ」
という構成が二つ以上あることを意味するに過ぎない。
乙２公報の段落【００４２】ないし【００４４】には，ゲート選択
アドレス信号線Ｇ１，Ｇ２に各々対応し，各々が，対応するゲート選
択アドレス信号線（例えば，Ｇ１）が選択される時に，対応するワー
ド線Ｗ１１，Ｗ２１・・・の中の一つのワード線（例えば，Ｗ１１）
をＶｃｃに駆動するサブワードデコーダ回路が記載されている。
よって，乙２公報には，
１−ｅ−１奇数番ゲート選択アドレス信号線に各々対応し，各々
が，対応する奇数番ゲート選択アドレス信号線が選択さ
れる時に，対応するワード線の中の一つのワード線を読
出しに必要な電圧Ｖｃｃに駆動する第１のサブワードデ
コーダ回路の集合体と，
１−ｅ−２偶数番ゲート選択アドレス信号線に各々対応し，各々
が，対応する偶数番ゲート選択アドレス信号線が選択さ
れる時に，対応するワード線の中の一つのワード線を読
出しに必要な電圧Ｖｃｃに駆動する第２のサブワードデ
コーダ回路の集合体とを含み，
１−ｆ−１第１及び第２のサブワードデコーダ回路の集合体の各
々は，対応するワード線に各々連結された複数個のサブ
ワードデコーダ回路を有し，各サブワードデコーダ回路
は，
との構成が記載されており「ゲート選択アドレス信号線」は「グロー，
バルワードライン」に「ワード線」は「ローカルワードライン」に，，
「読出しに必要な電圧Ｖｃｃ」は「ワードライン電圧」に「サブワー，
ドデコーダ回路の集合体」は「ローカルデコーダ」に「サブワードデ，
コーダ回路」は「ドライバ」にそれぞれ相当するから，上記１−ｅ−
１，１−ｅ−２，１−ｆ−１の構成は，それぞれ構成要件１−Ｅ−１，
１−Ｅ−２，１−Ｆ−１に相当する。
(カ)構成要件１−Ｆ−２について
乙２公報の段落【００４３【００４４【００５７】には，アド】，】，
レス信号ＡＸＢに基づいて，ゲート選択アドレス信号線Ｇｊに対応す
るワード線Ｗｉｊをワードデコーダ部分に連結するｐチャンネルトラ
ンジスターが記載されている。
よって，乙２公報には，
１−ｆ−２対応するゲート選択アドレス信号線に対応するワード
線をワードデコーダ部分に連結するｐチャンネルトラン
ジスターと，
という構成が記載されており「ゲート選択アドレス信号線」は「グロ，
」，「」「」，ーバルワードラインにワード線はローカルワードラインに
「ワードデコーダ部分」は「行パーシャルデコーダ」に「ｐチャンネ，
ルトランジスター」は「プルアップトランジスター」にそれぞれ相当
するから，上記１−ｆ−２の構成は，構成要件１−Ｆ−２に相当する。
(キ)構成要件１−Ｆ−３について
乙２公報の段落【００４３【００５０【００５７】には，アド】，】，
レス信号ＡＸＢに基づいて，ゲート選択アドレス信号線Ｇｊに対応す
るワード線Ｗｉｊをワードデコーダ部分に連結するｎチャンネルトラ
ンジスターが記載されている。
よって，乙２公報には，
１−ｆ−３対応するゲート選択アドレス信号線の信号に従って対
応するワード線をワードデコーダ部分に連結するｎチャ
ンネルトランジスターとで構成し，
という構成が記載されており「ワードデコーダ部分」は，ゲート選択，
アドレス信号線Ｇｊの信号に応答して，選択されたワード線に消去動
作に必要なワードライン電圧を印加する回路であることから「ブロッ
クデコーダ」に相当し「ゲート選択アドレス信号線」は「グローバル，
ワードライン」に「ワード線」は「ローカルワードライン」に「ｎ，，
チャンネルトランジスター」は「プルダウントランジスター」にそれ
ぞれ相当する。したがって，上記１−ｆ−３の構成は，構成要件１−
Ｆ−３に相当する。
(ク)構成要件１−Ｇについて
原告は，構成要件１−Ｇについて，次のローカルワードラインを選
択する前に，従前に選択されたローカルワードラインに印加された電
圧を，放電信号に応答して，対応するドライバのプルダウントランジ
スターを通じて放電する構成であると主張する。
そして，乙２公報の段落【００４５【００６１】ないし【００６】，
３】には，
１−ｇ選択された奇数番／偶数番ゲート選択アドレス信号線に対
応するワード線の中の二つのワード線が連続的に選択される
時，以前に選択されたワード線の電圧が，内部信号ＲＥＶに
応答して対応するサブワードデコーダ回路のｎチャンネルト
ランジスターを通じて放電される
という構成が記載されており，内部信号ＲＥＶによる放電動作は，以
前に選択されたワードラインの電圧を放電させることを目的とするか
ら「内部信号ＲＥＶ」は「放電信号」に相当し「ゲート選択アドレ，，
ス信号線」は「グローバルワードライン」に「ワード線」は「ローカ，
ルワードライン」に「サブワードデコーダ回路」は「ドライバ」に，，
「ｎチャンネルトランジスター」は「プルダウントランジスター」に
それぞれ相当する。したがって，上記１−ｇの構成は，構成要件１−
Ｇに相当する。
(ケ)構成要件１−Ｈについて
乙２公報の段落【００１８】には，
１−ｈことを特徴とする記憶装置
という構成が記載されており「記憶装置」は「メモリ装置」に相当す，
るから，上記構成は，構成要件１−Ｈに相当する。
(コ)構成要件２−Ａについて
乙２公報の段落【００２２【００４２】ないし【００４４【０】，】，
０４６】には
２−ａワードデコーダ部分は，読出し及びメモリセルのしきい値
を上げる動作に必要な電圧Ｖｃｃ及び１２Ｖを出力し，
という構成が記載されており「メモリセルのしきい値を上げる動作」，
は，メモリセルにデータを書き込む「プログラム動作」に相当し，ま
た，乙２発明では，読出し動作に必要な電圧がＶｃｃ，プログラム動
作に必要な電圧が１２Ｖであるから「読出し及びメモリセルのしきい，
値を上げる動作に必要な電圧Ｖｃｃ及び１２Ｖ」は「読み出し及びプ，
ログラム動作に必要な前記ワードライン電圧」に相当する。よって，
上記構成は，構成要件２−Ａに相当する。
(サ)構成要件２−Ｂについて
乙２公報の段落【００２３【００５０】には，】，
２−ｂワードデコーダ部分は，メモリセルのしきい値を下げる動
作に必要な電圧−８Ｖを出力する
という構成が記載されており「メモリセルのしきい値を下げる動作」，
は「消去動作」に相当し，乙２発明では，消去動作に必要な電圧が−
８Ｖであることから「メモリセルのしきい値を下げる動作に必要な電，
圧−８Ｖ」は「消去動作に必要な前記ワードライン電圧」に相当する。
よって，上記構成は，構成要件２−Ｂに相当する。
(シ)構成要件２−Ｃについて
上記(ケ)のとおり乙２公報には「記憶装置」の発明が記載されてお
り，以上の検討によれば，乙２公報には，
２−ｃことを特徴とする１−ａないし１−ｈの構成を有する記憶装
置
という構成が記載されており，この構成は，構成要件２−Ｃに相当す
る。
ウ無効理由５（進歩性の欠如）について
上記イのとおり本件発明と乙２発明とは同一のものである。しかしなが
ら，仮に本件発明の構成要件１−Ｃの「セクターを通して」が「セクター
を縦に貫くこと」を意味すると解するならば，乙２公報にはセクターを縦
に貫くようにゲート選択アドレス信号線を配設することについて明確な記
載がなく，この点が本件発明と乙２発明の相違点となる。
他方，本件特許の優先日よりも前の平成１１年５月２１日に頒布された
特開平１１−１３４８８７号公報（乙３。以下「乙３公報」という）に。
は，グローバルワードラインが複数のセクターを縦に貫くように配置され
る構成（以下「乙３発明」という）が記載されている。。
よって，仮に構成要件１−Ｃの「セクターを通して」を「セクターを縦
に貫くこと」と解釈するとしても，当該構成は，同一の技術分野に属する
乙３発明によって埋められるものであり，上記イ(ウ)の１−ｃの構成にお
いて，各々対応する前記セクターに配置された複数個のゲート選択アドレ
ス信号線をセクターを縦貫するように配置することは，本件特許の優先日
以前において，当業者にとって容易になし得ることである。
以上のとおり，本件発明は，乙２発明及び乙３発明に基づいて当業者が
容易に発明をすることができたものであるから，特許法２９条２項の規定
により特許を受けることができないものである。
（原告の主張）
ア無効理由１ないし３について
被告が主張する無効理由１ないし３は，要するに，本件発明の特許請
求の範囲の文言が，①トランジスターの極性を限定しない点，及び②グロ
ーバルワードラインの奇数・偶数がそれぞれローカルワードラインの奇数
・偶数と対応することを限定していない点において不当であるというもの
である。しかしながら，本件発明の特許請求の範囲の文言は，下記(ア)，
(イ)のとおり，いずれも不当ではない。
(ア)トランジスターの極性を限定しない点について
本件発明１は，同じグローバルワードラインに対応する二つのロー
カルワードラインが連続的に選択される際に，放電信号を用いてプル
ダウントランジスターを介してブロックデコーダへと放電するところ
にその特徴があり，この点に不要な電圧の誘起を防止することが可能
となるという効果があるから，ドライバについてみれば，プルアップ
トランジスターとプルダウントランジスターの両者から構成されてい
れば足り，これらのトランジスターの極性を問うものではない。
(イ)グローバルワードラインの奇数・偶数がそれぞれローカルワードラ
インの奇数・偶数と対応することを限定していない点について
本件発明１は，上記(ア)のとおり，同じグローバルワードラインに
対応する二つのローカルワードラインが連続的に選択される際に，放
電信号を用いてプルダウントランジスターを介してブロックデコーダ
へと放電するところにその特徴があるのであって，グローバルワード
ラインの奇数・偶数と，ローカルワードラインの奇数・偶数とが対応
することに特徴があるのではない。
イ無効理由４（新規性の欠如）について
乙２発明と本件発明とでは，以下のとおり，グローバルワードライン，
ローカルワードライン，ドライバ及びパーシャルデコーダの配置が全く異
なり，また，乙２発明には，ブロックデコーダが存在せず，さらに，同じ
グローバルワードラインに対応する二つのローカルワードラインが連続的
に選択される際に放電信号を用いてプルダウントランジスターを介して放
電するという点も開示されていないから，本件発明と乙２発明は，同一で
はない。
，，，(ア)乙２発明と本件発明とでは次のとおりグローバルワードライン
ローカルワードライン，ドライバ及びパーシャルデコーダに係る基本
的な構成が根本的に異なり，乙２発明には，構成要件１−Ｃ以降の構
成が存在しない。
ａ被告は，ゲート選択アドレス信号線Ｇ１，Ｇ２をグローバルワー
ドラインに当てはめている。しかし，この当てはめでは，①ローカ
ルワードラインとグローバルワードラインが直交することになり，
その結果，グローバルワードラインがビット線と平行して配置され
ることとなるため，技術常識に反し，また，②グローバルワードラ
インＧ１，Ｇ２がセクターを貫通せず，失当である。
ｂ乙２発明を本件発明に適切に当てはめると，Ｗ１１，Ｗ１２がロ
ーカルワードラインに，Ｂ１ｐ及びＢ１ｎの組がグローバルワード
ラインにそれぞれ対応し，Ｂ１ｐ及びＢ１ｎの組が「選択ブロック」
を選択し「選択ブロック」の中でさらにいずれかのワードラインを，
選択するのがゲート選択アドレス信号Ｇ１，Ｇ２を駆動する乙２公
報の図１３の下半分に示された回路であるから，この回路が「パー
シャルデコーダ」に対応する。そうすると，トランジスターＷＤｐ
１１はＷ１１をＢ１ｐに連結しており「パーシャルデコーダ」には，
連結しておらず，また，トランジスターＷＤｎ１１はＷ１１をＢ１
ｎに連結しており「ブロックデコーダ」には連結していないことに，
なる。
(イ)乙２発明には，次のとおり，本件発明のブロックデコーダが存在せ
ず，構成要件１−Ｆ−３に相当する構成は記載されていない。
ａ被告は，乙２発明のアドレス信号ＡＸＢをデコードするＮＡＮＤ
ゲートを本件発明の「行パーシャルデコーダ」と「ブロックデコー
ダ」の双方に当てはめているが，これは一つのデコーダ回路を分解
することとなるため，失当である。
ｂ上記(ア)ｂのとおりに乙２発明を本件発明に当てはめると，乙２
公報の図１３の上半分の回路は「グローバルデコーダ」に対応し，，
また，乙２公報には「ブロックデコーダ」は存在しない。
(ウ)被告の主張によれば，ゲート選択アドレス信号線Ｇ１，Ｇ２がグロ
ーバルワードラインに相当することとなるが，乙２公報の図１５では，
上記グローバルワードラインが切り替わった際（Ｗ１１からＷ１２に，
Ｗ１２からＷ２１に，Ｗ２１からＷ２２に切り替わる際，いずれの場
合においても，グローバルワードラインはそれぞれ，Ｇ１からＧ２に，
Ｇ２からＧ１に，Ｇ１からＧ２に切り替わる）にＲＥＶ信号が活性化。
されることが示されており，同じグローバルワードラインに対応する
二つのローカルワードラインが連続的に選択される際（例えば，Ｗ１
１からＷ２１が選択される場合）にどうなるかについては記載がなく，
同様に，乙２公報の図１４，１６にも記載がない。
よって，被告の主張によれば，乙２公報には，構成要件１−Ｇに相
当する記載がない。
ウ無効理由５（進歩性の欠如）について
乙３公報には，被告が主張するとおり，複数のセクターを貫くグローバ
ルワードラインが記載されている。
しかし，乙２発明においては，一つのデコーダによって選択・駆動され
る相補的なＢ１ｎ線，Ｂ１ｐ線によって電源が供給されるドライバ回路が
用いられており，パーシャルデコーダとブロックデコーダの区別が存在し
ておらず，乙２発明と乙３発明とは，グローバルワードライン等の基本的
な構成において相違するから，両者を組み合わせることは困難である。
さらに，被告主張のとおり，組合せが可能であると仮定してみても，本
件発明の構成要件１−Ｇに対応する構成は，乙２公報及び乙３公報には記
載されていない。
加えて，同じグローバルワードラインに対応する二つのローカルワード
ラインが連続的に選択される際に，放電信号を用いてプルダウントランジ
スターを介して，パーシャルデコーダではなくブロックデコーダへと放電
するという本件発明の作用及び効果については，乙２公報及び乙３公報に
は記載されていないし，示唆もされていない。
以上によれば，本件発明は，当業者が乙２発明及び乙３発明に基づいて
容易に発明をすることができたものとはいえない。
第３争点に対する判断
１争点１（被告製品は，本件発明の技術的範囲に属するか）について
(1)構成要件１−Ａ（階層的なワードライン構造を有する不揮発性半導体メ
モリ装置）について
被告製品１はフラッシュメモリ製品であること，被告製品２の半導体ウェ
ーハには被告製品１のフラッシュメモリ製品のチップが多数作り込まれてい
ることは当事者間に争いがないから，被告製品は，いずれも「不揮発性半導
体メモリ装置」に該当する。
「階層」とは「一般に，段階的に層をなすものの各層」を意味する（広，
辞苑第６版。）
前記の本件特許の特許請求の範囲請求項１の記載によれば，本件発明１に
おいては，複数のグローバルワードラインのうちの一つを選択し，次いで，
選択したグローバルワードラインに対応する複数のローカルワードラインの
うちの一つを選択するという，段階的にワードラインを選択する構成が採ら
れていることが認められ，これが，構成要件１−Ａの「階層的なワードライ
ン構造」に当たるということができる。
当事者間に争いのない被告製品の構成によれば，被告製品においては，一
，，つのセクター内の複数のドライバ選択ラインのうちの一対を選択し次いで
選択したドライバ選択ラインに対応する複数のワードラインのうちの一つを
選択する構成が採られていることが認められるから，被告製品は，構成要件
１−Ａの「階層的なワードライン構造」を有しているということができる。
被告は「階層的なワードライン構造」とは，セクター内のみならず複数，
のセクター間においても階層的な構造を有することが必要である旨主張する
，，もののそのように限定して解釈すべき根拠を見いだすことはできないから
被告の主張は採用することができない。
したがって，被告製品は，構成要件１−Ａを充足する。
(2)構成要件１−Ｂ（各々がローカルワードラインに連結されたメモリセル
を有する複数個のセクター）について
当事者間に争いのない被告製品の構成によれば，被告製品は，複数個のセ
クターを有し，各々のセクターがワードラインに接続されたメモリセルを有
すると認められる。被告製品の「ワードライン」が構成要件１−Ｂの「ロー
カルワードライン」に相当することは争いがない。
したがって，被告製品は，構成要件１−Ｂを充足する。
(3)構成要件１−Ｃ（各々対応する前記セクターを通して配置された複数個
のグローバルワードライン）について
前記(1)で説示したところによれば，構成要件１−Ｃの「グローバルワー
ドライン」とは「ローカルワードライン」に対して，より上位のワードラ，
インを意味するものということができる。当事者間に争いのない被告製品の
構成によれば，被告製品のドライバ選択ラインは，ローカルワードラインに
相当する「ワードライン」に対して，より上位のワードラインであると認め
，「」，られるからグローバルワードラインに相当するものということができ
また，一つのセクターを貫いているものと認められるから「セクターを通，
して配置された」ものであるということができる。
被告は，本件発明におけるグローバルワードラインとは，複数のセクター
を通して配置されたものでなければならないと主張するものの，そのように
限定して解釈すべき根拠を見いだすことはできないから，被告の主張は採用
することができない。
したがって，被告製品は，構成要件１−Ｃを充足する。
(4)構成要件１−Ｄ−１，１−Ｅ−１，１−Ｇ（奇数番グローバルワードラ
イン）及び構成要件１−Ｄ−２，１−Ｅ−２，１−Ｇ（偶数番グローバルワ
ードライン）について
ア原告は「奇数番「偶数番」が問題となるのは「グローバルワード，」，，
ライン」についてであって「ローカルワードライン」の並び順は問わな，
いと主張する（前記第２の３(1)（原告の主張）ア(エ)ａ(ａ)。これに）
対し，被告は「奇数番グローバルワードライン」は，奇数番のローカル，
ワードラインとのみ対応するグローバルワードラインであり「偶数番グ，
ローバルワードライン」は，偶数番のローカルワードラインとのみ対応す
るグローバルワードラインである旨主張する（前記第２の３(1)（被告の
主張）ア(エ)ａ(ｂ)。）
本件発明の特許請求の範囲に記載された「奇数番グローバルワードライ
ン「偶数番グローバルワードライン」の各用語は，一般的な技術用語」，
ではなく，その意義は，本件発明の特許請求の範囲の記載から一義的に明
らかであるとはいえないから，これらの用語は，本件明細書の記載及び図
面を考慮して解釈されなければならない（特許法７０条２項。）
そこで，以下，本件明細書の記載及び図面を参酌し，上記各用語の意義
について検討することとする。
イ本件明細書中には「奇数番グローバルワードライン「偶数番グロー，」，
バルワードライン」のいずれの用語についても，その意義を直接的に定義
，，。付ける記載はなくまた各用語の意義について直接説明する記載もない
ウ本件明細書には，本件発明の唯一の実施例として，図３（本発明の好「
適な実施の形態による行デコーダ回路を示す回路図）と共に次の各記載」
がある。
(ア)「図３は，本発明の好適な実施の形態による行デコーダ回路を示す
回路図である図３の行デコーダ回路は階層的なワードライン構造中。，（
略）又はワードライン分割構造（中略）を有する図１のフラッシュメモ
リ装置に組み込まれ得る。なお，図面には示されていないが，複数のグ
ローバルワードラインは同一の方向に配列されたセクターを通して配置
され，各セクターはグローバルワードラインと階層的に配列されたロー
カルワードラインとを有する（６頁４７行∼７頁３行，段落【００。」
２０）】
「，（），(イ)図３の行デコーダ回路は偶数番行グローバルデコーダ１００
（），（），奇数番行グローバルデコーダ１２０行ローカルデコーダ１４０
行パーシャル（ｐａｒｔｉａｌ）デコーダ（１６０，及びブロックデ）
コーダ（１８０）を含む。図３の行デコーダ回路は，２本のグローバル
ワードライン（ＥＧＷＬｉ）及び（ＯＧＷＬｉ）と８個のローカルワー
ドライン（ＷＬ０）∼（ＷＬ７）に対応するが，残りのグローバルワー
ドラインＥＧＷＬ１∼ＥＧＷＬｉ−１及びＯＧＷＬ１∼Ｏ（）（）（）（
ＧＷＬｉ−１）に各々対応する偶数番及び奇数番行グローバルデコーダ
（１００）及び（１２０）は，図示されてないが，各セクターに対応し
て設けられている（７頁５行∼１２行，段落【００２１）。」】
(ウ)「偶数番行グローバルデコーダ（１００）は，図３に示されたよう
に連結されたＮＡＮＤゲート（１０２，ＮＯＲゲート（１０４）及び）
レベルシフター（１０６）で構成され，行アドレス（ＡｄｄI）に応答
して対応する偶数番グローバルワードライン（ＥＧＷＬｉ）を電圧（Ｖ
Ｈ又はＶＬに駆動する同様に奇数番行グローバルデコーダ１）（）。，（
），（），２０は図３に示されたように連結されたＮＡＮＤゲート１２２
ＮＯＲゲート（１２４）及びレベルシフター（１２６）で構成され，行
アドレス（ＡｄｄI）に応答して対応する奇数番グローバルワードライ
ン（ＯＧＷＬｉ）を電圧（ＶＨ）又は（ＶＬ）に駆動する。偶数番及び
奇数番行グローバルデコーダ（１００）及び（１２０）は，グローバル
ワードライン選択回路を構成する（７頁１４行∼２２行，段落【０。」
０２２）】
(エ)「行ローカルデコーダ（１４０）は，偶数番グローバルワードライ
ン（ＥＧＷＬｉ）に対応する４個のローカルワードライン（ＷＬ０，）
（ＷＬ２（ＷＬ４）及び（ＷＬ６）に各々連結された４個のドライ），
バと，奇数番グローバルワードライン（ＯＧＷＬｉ）に対応する４個の
ローカルワードライン（ＷＬ１（ＷＬ３（ＷＬ５）及び（ＷＬ７）），），
に各々連結された４個のドライバとで構成される。各ドライバは，ＰＭ
ＯＳトランジスターとＮＭＯＳトランジスターで構成され，偶数番グロ
ーバルワードラインＥＧＷＬｉに対応するローカルワードラインＷ（）（
Ｌ０（ＷＬ２（ＷＬ４）及び（ＷＬ６）は，奇数番グローバルワ），），
（）（），ードラインＯＧＷＬｉに対応するローカルワードラインＷＬ１
（ＷＬ３（ＷＬ５）及び（ＷＬ７）と交互に配列される（７頁２），。」
４行∼３２行，段落【００２３）】
(オ)「ローカルワードライン（ＷＬ０（ＷＬ２（ＷＬ４）及び（Ｗ），），
）（），Ｌ６に各々連結されたドライバのＰＭＯＳトランジスターＰ１０
（Ｐ１２（Ｐ１４）及び（Ｐ１６）は，行パーシャルデコーダ（１），
６０）のワードライン選択信号（ＰＷＬ０（ＰＷＬ２（ＰＷＬ４）），），
及び（ＰＷＬ６）に各々連結されたソース電極，偶数番グローバルワー
ドライン（ＥＧＷＬｉ）に共通に連結されたゲート電極及び対応するロ
ーカルワードライン（ＷＬ０（ＷＬ２（ＷＬ４）及び（ＷＬ６）），），
に各々連結されたドレーン電極を有する。ローカルワードライン（ＷＬ
０（ＷＬ２（ＷＬ４）及び（ＷＬ６）に各々連結されたドライバ），），
のＮＭＯＳトランジスター（Ｎ１０（Ｎ１２（Ｎ１４）及び（Ｎ），），
１６）は，対応するローカルワードライン（ＷＬ０（ＷＬ２（Ｗ），），
Ｌ４）及び（ＷＬ６）に各々連結されたドレーン電極，偶数番グローバ
ルワードライン（ＥＧＷＬｉ）に共通に連結されたゲート電極及びブロ
ックデコーダ（１８０）に共通連結されたソース電極を有する（７。」
頁３４行∼４５行，段落【００２４）】
(カ)「ローカルワードライン（ＷＬ１（ＷＬ３（ＷＬ５）及び（Ｗ），），
）（），Ｌ７に各々連結されたドライバのＰＭＯＳトランジスターＰ１８
（Ｐ２０（Ｐ２２）及び（Ｐ２４）は，行パーシャルデコーダ（１），
６０）のワードライン選択信号（ＰＷＬ１（ＰＷＬ３（ＰＷＬ５）），），
及び（ＰＷＬ７）に各々連結されたソース電極，奇数番グローバルワー
ドライン（ＯＧＷＬｉ）に共通に連結されたゲート電極及び対応するロ
ーカルワードライン（ＷＬ１（ＷＬ３（ＷＬ５）及び（ＷＬ７）），），
に各々連結されたドレーン電極を有する。ローカルワードライン（ＷＬ
１（ＷＬ３（ＷＬ５）及び（ＷＬ７）に各々連結されたドライバ），），
のＮＭＯＳトランジスター（Ｎ１８（Ｎ２０（Ｎ２２）及び（Ｎ），），
２４）は，対応するローカルワードライン（ＷＬ１（ＷＬ３（Ｗ），），
Ｌ５）及び（ＷＬ７）に各々連結されたドレーン電極，奇数番グローバ
ルワードライン（ＯＧＷＬｉ）に共通に連結されたゲート電極及びブロ
ックデコーダ（１８０）に共通連結されたソース電極を有する（７。」
頁４７行∼８頁８行，段落【００２５）】
(キ)「以下，本発明の好適な実施の形態によるプログラム，読み出し及
び消去動作を説明する。なお，ここでは，説明の便宜のために，ローカ
ルワードライン（ＷＬ２）が選択されるものとしてプログラム及び読み
出し動作を説明する（８頁３５行∼３７行，段落【００２９）。」】
(ク)「上記の表に示すように，プログラム及び読み出し動作の間，図３
の偶数番行グローバルデコーダ（１００）は，行アドレス（ＡｄｄI）
に応答して偶数番グローバルワードライン（ＥＧＷＬｉ）を０Ｖの電圧
ＶＬに駆動しその結果ＰＭＯＳトランジスターＰ１０∼Ｐ（），，（）（
），（）（）１６はターンオンしＮＭＯＳトランジスターＮ１０∼Ｎ１６
。，（），はターンオフするこの時奇数番行グローバルデコーダ１２０は
行アドレスＡｄｄＩに応答して奇数番グローバルワードラインＯ（），（
ＧＷＬｉ）を読み出し動作時は５Ｖの電圧（ＶＨ）に駆動し，プログラ
ム動作時は１０Ｖの電圧（ＶＨ）に駆動し，その結果，ＰＭＯＳトラン
ジスター（Ｐ１８）∼（Ｐ２４）はターンオンし，ＮＭＯＳトランジス
ター（Ｎ１８）∼（Ｎ２４）はターンオフする。行パーシャルデコーダ
（１６０）は，行アドレス（ＡｄｄII）に応答して，ワードライン選択
（）（），信号ＰＷＬ２を読み出し動作時は約５Ｖの電圧Ｖｗ１に駆動し
プログラム動作時は約１０Ｖの電圧（Ｖｗ１）に駆動し，残りのワード
ライン選択信号（ＰＷＬ０（ＰＷＬ１（ＰＷＬ３）∼（ＰＷＬ７）），），
を各々接地電圧（ＧＮＤ）に駆動する。そして，ブロックデコーダ（１
８０）は，行アドレス（ＡｄｄIII）に応答して，読み出し及びプログ
ラム動作の間，０Ｖの電圧（ＶＬ）を出力する（８頁３９行∼９頁。」
３行，段落【００３０）】
(ケ)「結果的に，ローカルワードライン（ＷＬ２）は，ＰＭＯＳトラン
ジスター（Ｐ１２）を通じて，読み出し動作時は５Ｖ，プログラム動作
時は１０Ｖのワードライン選択信号ライン（ＰＷＬ２）に連結され，ロ
ーカルワードライン（ＷＬ０（ＷＬ４）及び（ＷＬ６）は，ＰＭＯ），
Ｓトランジスター（Ｐ１０（Ｐ１４）及び（Ｐ１６）を通じて，読），
み出し及びプログラム動作時に０Ｖのワードライン選択信号ライン（Ｐ
ＷＬ０（ＰＷＬ４）及び（ＰＷＬ６）に各々連結される。そして，），
奇数番グローバルワードライン（ＯＧＷＬｉ）に対応するローカルワー
ドライン（ＷＬ１（ＷＬ３（ＷＬ５）及び（ＷＬ７）は，対応す），），
るＮＭＯＳトランジスター（Ｎ１８（Ｎ２０（Ｎ２２）及び（Ｎ），），
２４）を通じてブロックデコーダ（１８０）の出力（ＶＬ，即ち，０）
Ｖに連結される。このようなバイアス条件下で，読み出し及びプログラ
ム動作が実行される（９頁５行∼１４行，段落【００３１）。」】
(コ)「ここで，非選択されたローカルワードライン（ＷＬ０（ＷＬ），
４）及び（ＷＬ６）は，読み出し及びプログラム動作の間，ＰＭＯＳト
ランジスター（Ｐ１０（Ｐ１４）及び（Ｐ１６）の各々のゲート電），
極が０Ｖの偶数番グローバルワードライン（ＥＧＷＬｉ）に連結され，
ソース電極が０Ｖの対応するワードライン選択信号ラインに連結されて
いるのでフローティング状態（ｆｌｏａｔｉｎｇｓｔａｔｅ）になる。
しかしながら，フローティング状態にされたローカルワードライン（Ｗ
Ｌ０（ＷＬ４）及び（ＷＬ６）が接地電圧を有する奇数番グローバ），
ルワードライン（ＯＧＷＬｉ）に対応するローカルワードライン（ＷＬ
１（ＷＬ３（ＷＬ５）及び（ＷＬ７）によって遮蔽（ｓｈｉｅｌ），），
ｄｉｎｇ）されているので，ローカルワードライン（ＷＬ２）がワード
ライン電圧（Ｖｗ１）に駆動される時に，隣接したワードラインの間の
カップリングは生じない。即ち，ローカルワードライン（ＷＬ２）がワ
ードライン電圧（Ｖｗ１）に駆動される時，フローティング状態のロー
カルワードラインには電圧が誘起されない９頁１６行∼２７行０。」（，【
０３２）】
「（，）(サ)任意の選択されたグローバルワードライン例えばＥＧＷＬｉ
に対応するローカルワードライン（例えば，ＷＬ０，ＷＬ２，ＷＬ４及
びＷＬ６）のうちの任意のローカルワードライン（例えば，ＷＬ２及び
），。ＷＬ４が連続的に選択される場合次のような放電動作が実行される
選択されたグローバルワードライン（ＥＧＷＬｉ）に対応する行グロー
バルデコーダ（１００）が，放電信号（ＷＬＤＩＳ）に応答して当該選
択されたグローバルワードライン（ＥＧＷＬｉ）を電圧（ＶＨ）に駆動
することによって，以前に選択されたローカルワードライン（例えば，
ＷＬ２）の電圧（Ｖｗ１）はローカルワードライン（ＷＬ２）に対応す
るドライバのＮＭＯＳトランジスター（例えば，Ｎ１２）を通じて放電
される。ここで，放電信号（ＷＬＤＩＳ）は，行アドレスが遷移する時
に生成されるパルス（ｐｕｌｓｅ）信号であり，このパルス信号は数ｎ
ｓのパルス幅を有する。したがって，読み出し動作及びプログラム動作
の速度はそのような放電動作によって低下することがない（９頁２。」
９行∼４０行，段落【００３３）】
エ上記の本件明細書の記載及び図３によれば，本件発明の唯一の実施例に
おいては（ＷＬ０）ないし（ＷＬ７）の番号が付された８本のローカル，
ワードラインが番号順に配列されており，奇数番グローバルワードライン
は，４個のドライバを介して奇数番の付された（ＷＬ１（ＷＬ３（Ｗ），），
Ｌ５）及び（ＷＬ７）の４本のローカルワードラインに連結され，偶数番
グローバルワードラインは４個のドライバを介して偶数番の付されたＷ，（
Ｌ０（ＷＬ２（ＷＬ４）及び（ＷＬ６）の４本のローカルワードラ），），
インに連結された構成が開示されていることが認められる。そして，実施
例においては，この構成を採用することにより，例えば偶数番グローバル
ワードラインに対応するローカルワードラインの一つ（ＷＬ２）が選択さ
れた場合に，選択されなかった同一のグローバルワードラインに対応する
他のローカルワードライン（ＷＬ０，ＷＬ４及びＷＬ６）はフローティン
グ状態となるものの，交互に配置された接地電圧を有する奇数番グローバ
ルワードラインに対応するローカルワードライン（ＷＬ１，ＷＬ３，ＷＬ
５及びＷＬ７）によって遮蔽されているため，選択されたローカルワード
ライン（ＷＬ２）がワードライン電圧に駆動されるときに，フローティン
グ状態のローカルワードライン（ＷＬ０，ＷＬ４及びＷＬ６）には電圧が
誘起されず，いわゆるカップリングの発生が防止されている。
，，「」そうすると上記実施例においては偶数番グローバルワードライン
とは，順に並んだローカルワードライン（順にＷＬ０，ＷＬ１，ＷＬ２，
ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７と番号が付されている）のう。
ち偶数番が付されたローカルワードライン（ＷＬ０，ＷＬ２，ＷＬ４，Ｗ
Ｌ６）に対応するグローバルワードラインであり「奇数番グローバルワ，
ードライン」とは，上記順に並んだローカルワードラインのうち奇数番が
付されたローカルワードライン（ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７）に対
応するグローバルワードラインであるということができる。
オ原告は，本件発明は上記実施例に記載された構成に限定されるものでは
なく，偶数番グローバルワードライン及び奇数番グローバルワードライン
に対応するローカルワードラインの並び順は問わないのであって，本件発
明におけるグローバルワードラインの「奇数番「偶数番」とは，複数」，
のグローバルワードラインの並び順をいう旨主張する。
本件発明の特許請求の範囲の記載中には，偶数番グローバルワードライ
ンに対応する複数のローカルワードラインと奇数番グローバルワードライ
ンに対応する複数のローカルワードラインとを交互に配置する旨の文言は
なく，また，一般論として，特許発明の技術的範囲は，実施例に記載され
た構成に必ずしも限定されるものではない。
しかしながら，原告が主張するようにグローバルワードラインに対応す
るローカルワードラインの並び順は問わないと解すると，本件発明には，
例えば，前記ウの本件発明の実施の形態において，偶数番グローバルワー
ドライン（ＥＧＷＬｉ）に，順に並んだローカルワードライン（ＷＬ０な
いしＷＬ７）のうちＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を対応させる構成も
含まれることになる。このような構成の下で，仮にＷＬ２が選択される場
合について考えると，前記ウ(コ)記載のとおり，選択されなかったローカ
ルワードラインＷＬ０，ＷＬ１及びＷＬ３は，フローティング状態となる
から，ローカルワードラインＷＬ２の電位が選択電位に上昇すると，カッ
プリング効果により，同じ偶数番グローバルワードラインに属する他のロ
ーカルワードラインＷＬ０，ＷＬ１及びＷＬ３の電位も一斉に上昇するこ
とになり，メモリ装置として正常に動作しない状態になってしまうことは
明らかである。このような場合に生じるカップリングの問題を解決するた
めの具体的な手段は，本件明細書中には一切開示されておらず，その解決
手段が自明であると認めるに足りる証拠もない。
原告は，本件発明においてはローカルワードラインがフローティング状
態になるという問題は前提にしておらず，段落【００３２】のフローティ
ング状態のローカルワードラインに生じるカップリングの問題とその解決
についての記載は，請求項１２，１３の発明に係る記載であり，本件発明
の解釈に参酌されるべき記載ではないと主張する。
しかしながら「奇数番グローバルワードライン」及び「偶数番グロー，
バルワードライン」についての原告の前記解釈を前提とするならば，本件
発明にはカップリングの問題があるにもかかわらず，その解決手段を講じ
ないままの正常に動作しない状態のメモリ装置を含むことになってしまう
ことになる。このような原告の解釈は不合理であるといわざるを得ない。
カ前記ウの実施例に関する記載以外には，本件明細書中に「奇数番グロー
バルワードライン「偶数番グローバルワードライン」の用語の意義を」，
把握する手掛かりとなる記載は存在しない。
キ上記の本件明細書の記載及び図面を参酌するならば，本件発明の唯一の
実施例に示されているとおり「奇数番グローバルワードライン」とは，，
順に並んだローカルワードラインのうち奇数番が付されたローカルワード
ラインのみに対応するグローバルワードラインのことを意味し「偶数番，
グローバルワードライン」とは，順に並んだローカルワードラインのうち
偶数番が付されたローカルワードラインのみに対応するグローバルワード
ラインのことを意味すると解するのが相当であり，原告の「奇数番グロー
バルワードライン「偶数番グローバルワードライン」の各用語の意義」，
についての主張は，採用することができない。
ク上記キの「奇数番グローバルワードライン「偶数番グローバルワー」，
ドライン」の文言の解釈に基づいて，被告製品が，構成要件１−Ｄ−１，
１−Ｅ−１，１−Ｇの「奇数番グローバルワードライン」と構成要件１−
Ｄ−２，１−Ｅ−２，１−Ｇの「偶数番グローバルワードライン」を充足
するかについて，以下，検討する。
(ア)原告は，被告製品のドライバ選択ライン（ＷＬＳ［１，／ＷＬＳ］
［１）が「奇数番グローバルワードライン」に，ドライバ選択ライン］
（ＷＬＳ［０，／ＷＬＳ［０）が「偶数番グローバルワードライン」］］
に該当すると主張する（前記第２の３(1)（原告の主張）ア(エ)ｂ，同
(オ)，(キ)，(ク)，(シ)。）
被告製品においては，被告製品説明書１−ａ，ｂ，ｃ記載のとおり，
（［］［］，各セクター内に６４対のドライバ選択ラインＷＬＳ０∼６３
／ＷＬＳ［０］∼［６３）と５１２本のワードライン（ＷＬ［０］∼］
［５１１）があり，一対のドライバ選択ライン（ＷＬＳ，／ＷＬＳ）］
には８本のワードラインが対応している。
しかしながら，被告製品においては，一対のドライバ選択ラインと対
応する８本のワードラインとの関係において，順に並んだワードライン
のうち奇数番が付されたワードラインのみに対応するドライバ選択ライ
ン，偶数番が付されたワードラインのみに対応するドライバ選択ライン
といった構成は採用されていない。
(イ)よって，被告製品のドライバ選択ラインは，いずれも順に並んだワ
ードラインのうち，奇数番が付されたワードラインのみに対応するもの
ではなく，また，偶数番が付されたワードラインのみに対応するもので
もないから，上記キの「奇数番グローバルワードライン「偶数番グ」，
ローバルワードライン」のいずれにも該当しない。
したがって，被告製品は，構成要件１−Ｄ−１，１−Ｄ−２，１−Ｅ
−１，１−Ｅ−２，１−Ｇを充足しない（１−Ｄ−１及び１−Ｄ−２を
前提とする１−Ｄ−３も充足せず，さらに，１−Ｅ−１及び１−Ｅ−２
を前提とする１−Ｆ−１も充足しないこととなる。。）
(5)被告製品が請求項１の構成要件を充足しない以上，その従属項である請
求項２も充足しないことは明らかである。
，，。以上のとおりであるから被告製品は本件発明の技術的範囲に属しない
２上記１で説示したところによれば，その余の争点について判断するまでもな
く，原告の請求はいずれも理由がないこととなる。
第４結論
以上によれば，原告の請求は，いずれも理由がないから棄却することとし，
主文のとおり判決する。
東京地方裁判所民事第４７部
裁判長裁判官阿部正幸
裁判官柵木澄子
裁判官小川卓逸
被告製品目録
１型式番号が，Ｓ２９ＷＳ１２８Ｎ，Ｓ２９ＷＳ２５６Ｎで特定される半導体
ＩＣ製品
２上記１の半導体ＩＣ製品のチップが作り込まれた半導体ウェーハ
被告製品説明書
被告製品のうち半導体ＩＣ製品はフラッシュメモリ製品である。半導体ウェー
ハは，シリコンの円盤状の板であって，その上に半導体ＩＣ製品用チップが多数
作り込まれている。
被告製品の半導体ＩＣ製品は，Ｓ２９ＷＳ２５６Ｎ，Ｓ２９ＷＳ１２８Ｎの型
番を有する。半導体ウェーハ上に作り込まれたチップは切り出され，これと端子
とを配線した上でモールドしたものが半導体ＩＣ製品となる。
Ｓ２９ＷＳ２５６Ｎ用チップは，８列ずつ２段に配置された１６個のバンクが
存在する構成である。各々のバンクは，複数個（１６個ないし１７個）のセクタ
ーを含んでいる。Ｓ２９ＷＳ１２８Ｎについては，バンクの数と配置はＳ２９Ｗ
Ｓ２５６Ｎと同じであるが，各バンク当たりのセクターの数が異なる（８個ない
し９個。）
セクターごとに設けられているドライバ選択デコーダには，行アドレスのうち
６ビットが供給されてデコードされ，１セクターに６４対あるドライバ選択ライ
ンの中から一つが選択され，８個のドライバに所定の電圧が供給される。このド
ライバ選択ラインはセクターごとに存在しており，一つのセクターから他のセク
ターに延びるものではない。すなわち，ドライバ選択ラインは，複数個のセクタ
ーを縦貫して配置されていない。
行アドレスのうち３ビットがパーシャルデコーダに対応する回路に供給されて
デコードされ，パーシャルデコーダに対応する回路は，８本の出力線のうち，書
込み・読出しを行うワードラインに対応する出力の電圧を，書込み・読出しに必
要な電圧に切り替え出力し，その他の出力は０Ｖに維持され，これらがドライバ
。，，，を通してワードラインに供給されるなお消去動作はセクター単位で行われ
スイッチ回路は消去に必要な電圧を出力し，これがドライバを通してワードライ
ンに供給される。各セクターの構成は次のとおりである。
１−ａ，ｂ，ｃＳ２９ＷＳ２５６Ｎ，Ｓ２９ＷＳ１２８Ｎ用チップには，フ
ラッシュメモリセルを含む２５６ないし１２８個のセクターが存在す
る。各セクター内には６４対のドライバ選択ライン（ＷＬＳ［０］∼
［６３，／ＷＬＳ［０］∼［６３）と５１２本のワードライン（Ｗ］］
Ｌ［０］∼［５１１）があり，８本のワードライン（ＷＬ）に対応］
した一対のドライバ選択ライン（ＷＬＳ，／ＷＬＳ）は，一つのセク
ター内にとどまっている。
１−ｄ与えられるアドレスデータから６４対のドライバ選択ラインのうち一
対を選択し，所定の電圧を八つのドライバに同時に与えるドライバ選
択デコーダが，各セクターに設けられる。
ドライバ選択デコーダの内部構成とワードラインを駆動するドライバへの接続関
係を示す模式図は，以下のとおりである。
模式図に示すとおり，ドライバ選択デコーダには，内部回路が６４個ある。各内
部回路は，特定の一対のドライバ選択ラインとのみ接続され，他のドライバ選択ラ
インとは接続されていない。
被告製品は，１セクター当たり５１２本のワードラインを有し，このワードライ
ンごとに一つのドライバがある。模式図のとおり，８個のドライバは同時に選択さ
れる。
アドレス信号をデコードする部分は６ビットのアドレス信号を受け，このアドレ
ス信号に対応する一つの内部回路を６４個の内部回路の中から特定する。
アドレス信号をデコードする部分の内部構成の模式図は以下のとおりである。な
お，被告製品における実際のアドレス信号は２４ビット（行アドレス１９ビット，
列アドレス７ビット）であり，ドライバ選択デコーダに入力されるのは行アドレス
１９ビットのうち，下位から４∼９番目の６ビット（全体のアドレスからすると，
ビット１０∼１５）であるが，説明の便宜のため，ドライバ選択デコーダに入力さ
れるアドレス信号の６ビットの各ビットを上位ビットから順番にビット５，ビット
４，ビット３，ビット２，ビット１，ビット０と呼ぶことにする。
模式図アドレス信号をデコードする部分の内部構成
NAND2-1NOT2-1
NAND2-2NOT2-2
NAND2-3NOT2-3
NAN2-4NOT2-4
NAND2-5NOT2-5
NAND2-6NOT2-6
NAND2-7NOT2-7
NAND2-8NOT2-8
NAND1-1NOT1-1
NAND1-2NOT1-2
NAND1-3NOT1-3
NAND1-4NOT1-4
NAND1-5NOT1-5
NAND1-6NOT1-6
NAND1-7NOT1-7
NAND1-8NOT1-8
NAND3-2
NAND3-1
NAND3-4
NAND3-3
NAND3-63
NAND3-62
NAND3-61
NAND3-64
アドレス信号(6bit)
反転信号作成部１
反転信号作成部２
上位
3bit
下位
3bit
NAND回路
以下，上記模式図を説明する。
（１）アドレス信号の上位３ビットが入力される部分
・反転信号作成部１
反転信号作成部１は，三つのＮＯＴゲートを有しており，上位３ビットの信
号の各ビットを反転させることで，非反転信号（３ビット）と反転信号（３
ビット）の計六つの信号を出力する。反転とは，ビットの０と１を逆転させ
る（０を１にし，１を０にする）ことであり，電気的には，ＨＩＧＨとＬＯ
Ｗを逆転させることをいう。
・３入力ＮＡＮＤゲート１−１∼１−８
上記六つの信号のうち三つの信号（３本の線）が入力される３入力のＮＡＮ
Ｄゲートである。なお，ＮＡＮＤゲートは，全ての入力が１の場合のみ０を
出力し，入力の一つでも０の場合に１を出力する。
・ＮＯＴゲート１−１∼１−８
３入力ＮＡＮＤゲート１−１∼１−８の出力がそれぞれ入力されるＮＯＴゲ
ートである。
（２）アドレス信号の下位３ビットが入力される部分
・反転信号作成部２
反転信号作成部２は，三つのＮＯＴゲートを有しており，下位３ビットの信
号の各ビットを反転させることで，非反転信号（３ビット）と反転信号（３
ビット）の計六つの信号を出力する。
・３入力ＮＡＮＤゲート２−１∼２−８
上記の六つの信号のうち三つ（３本の線）が入力される３入力のＮＡＮＤゲ
ートである。
・ＮＯＴゲート２−１∼２−８
３入力ＮＡＮＤゲート２−１∼２−８の出力がそれぞれ入力されるＮＯＴゲ
ートである。
（３（１）と（２）の出力が入力される部分）
・２入力ＮＡＮＤゲート３−１∼３−６４
ＮＯＴゲート１−１∼１−８のうち一つの出力と，ＮＯＴゲート２−１∼２
−８のうち一つの出力が，それぞれ入力される２入力のＮＡＮＤゲートであ
る。
アドレス信号をデコードする部分が６４個の内部回路から一つを特定する方法
は，６４個の内部回路を八つずつの８グループに分け，６ビットの中の上位３ビッ
トを使って八つのグループから一つのグループを特定し，下位３ビットを使って，
一つのグループの中で何番目の内部回路かを特定する。
具体的には，以下のとおりである。
反転信号作成部１は，上位３ビット（ビット３∼５）のアドレス信号からそれぞ
れのビットを反転した信号を生成し，反転・非反転の六つの信号を出力する。
ＮＡＮＤゲート１−１∼１−８のそれぞれには，上記六つの信号のうちの
（ビット３の反転信号，ビット４の反転信号，ビット５の反転信号）
（ビット３の非反転信号，ビット４の反転信号，ビット５の反転信号）
（ビット３の反転信号，ビット４の非反転信号，ビット５の反転信号）
（ビット３の非反転信号，ビット４の非反転信号，ビット５の反転信号）
（ビット３の反転信号，ビット４の反転信号，ビット５の非反転信号）
（ビット３の非反転信号，ビット４の反転信号，ビット５の非反転信号）
（ビット３の反転信号，ビット４の非反転信号，ビット５の非反転信号）
（ビット３の非反転信号，ビット４の非反転信号，ビット５の非反転信号）
の八つの組合せの信号がそれぞれ入力され，上位３ビット（ビット３∼５）のアド
レス信号に対応する一つの組合せが入力されたＮＡＮＤゲートの出力がＬＯＷとな
り，他の七つの組合せが入力されたＮＡＮＤゲートの出力がＨＩＧＨとなる。
ＮＡＮＤゲート１−１∼１−８の出力を，ＮＯＴゲート１−１∼１−８に入力す
る。ＮＯＴゲート１−１∼１−８のうち一つの出力がＨＩＧＨとなり，他の七つの
出力がＬＯＷとなる。
また，反転信号作成部２は，下位３ビット（ビット０∼２）のアドレス信号から
，。それぞれのビットを反転した信号を生成し反転・非反転の六つの信号を出力する
ＮＡＮＤゲート２−１∼２−８のそれぞれには，上記六つの信号のうち
（ビット０の反転信号，ビット１の反転信号，ビット２の反転信号）
（ビット０の非反転信号，ビット１の反転信号，ビット２の反転信号）
（ビット０の反転信号，ビット１の非反転信号，ビット２の反転信号）
（ビット０の非反転信号，ビット１の非反転信号，ビット２の反転信号）
（ビット０の反転信号，ビット１の反転信号，ビット２の非反転信号）
（ビット０の非反転信号，ビット１の反転信号，ビット２の非反転信号）
（ビット０の反転信号，ビット１の非反転信号，ビット２の非反転信号）
（ビット０の非反転信号，ビット１の非反転信号，ビット２の非反転信号）
の八つの組合せの信号がそれぞれ入力され，下位３ビット（ビット０∼２）のアド
レス信号に対応する一つの組合せが入力されたＮＡＮＤゲートの出力がＬＯＷとな
り，他の七つの組合せが入力されたＮＡＮＤゲートの出力がＨＩＧＨとなる。
ＮＡＮＤゲート２−１∼２−８の出力を，ＮＯＴゲート２−１∼２−８に入力す
る。ＮＯＴゲート２−１∼２−８のうち一つの出力がＨＩＧＨとなり，他の七つの
出力がＬＯＷとなる。
そして，ＮＯＴゲート１−１∼１−８の出力と，ＮＯＴゲート２−１∼２−８の
出力の組（６４組，各２配線）を，それぞれ，６４個の２入力のＮＡＮＤゲート３
−１∼３−６４に入力する。ＮＡＮＤゲート３−１∼３−６４のうち一つの出力が
ＬＯＷとなり，他の６３個の出力がＨＩＧＨとなる。ＮＡＮＤゲート３−１∼３−
６４は，それぞれ内部回路１∼６４に接続される。
このようにして，アドレス信号をデコードする部分は，全体として６ビットのア
ドレスをデコードして，６４個の内部回路から一つを特定する。
１−ｅ一対のドライバ選択ラインに対応して各８個ずつのドライバを有し
（したがって，１セクター内には合計５１２個のドライバ（Ｄ［０］
∼Ｄ［５１１）を有する，各８個のドライバは選択された一対のド］。）
ライバ選択ラインにより所定の電圧を受け，パーシャルデコーダに対
応する回路の出力電圧をワードラインに供給し，各ドライバが各一つ
のワードラインを所望の電圧に駆動する。
１−ｆ−１５１２個の各ドライバ（Ｄ［０］∼Ｄ［５１１）は，三つのＮ］
ＭＯＳトランジスター（t０，ｔ１，ｔ２）を有し（各ドライバ内部の
回路図は次の図のとおり。図中のＰ信号は，パーシャルデコーダに対
応する回路の選択電位・非選択電位の出力信号である，。）
図各ドライバ内部の回路
Ｘ信号Ｐ信号
トランジスタ（ｔ２）
Ｓ信号
トランジスタ（ｔ１）
トランジスタ（ｔ０）
１−ｆ−２各ドライバは当該ドライバに接続されたドライバ選択ラインＷ，（
ＬＳ，／ＷＬＳ）の第１の信号（ＷＬＳ）がＨＩＧＨのときに，対応
するワードライン（ＷＬ）に，パーシャルデコーダに対応する回路の
出力電圧が現れるように，対応するワードライン（ＷＬ）をパーシャ
ルデコーダに対応する回路と電気的に結合するＮＭＯＳトランジスタ
ーｔ０及びＮＭＯＳトランジスターｔ１の組（ここで，ＮＭＯＳトラ
ンジスターｔ０とｔ１は組になって働き，パーシャルデコーダに対応
する回路の出力電圧をワードライン（ＷＬ）に与える。その際，パー
シャルデコーダに対応する回路とワードライン（ＷＬ）とはＮＭＯＳ
トランジスターｔ１が導通することによって接続される）と，。
１−ｆ−３当該ドライバに接続されたドライバ選択ライン（ＷＬＳ，／ＷＬ
Ｓ）の第２の信号（／ＷＬＳ）がＨＩＧＨのときに，対応するワード
ライン（ＷＬ）をスイッチ回路と電気的に結合するＮＭＯＳトランジ
スターｔ２で構成し（ここで，上記スイッチ回路は，各セクターに一
つずつ設けられ，ドライバ選択デコーダ，パーシャルデコーダに対応
する部分に共通に入力されるセクター選択信号の入力を受ける，。）
１−ｇ（１）次のアドレス遷移がある場合，現在選択されているワードライ
ンにつき，アドレス遷移が起こる前に，①Ｒ１信号に応答してパーシ
ャルデコーダに対応する回路の出力が０Ｖに切り替わり，ワードライ
ンを０Ｖに戻し（処理１，同時に，②Ｒ２信号に応答して，ＮＭＯＳ）
トランジスターｔ２を導通させ，スイッチ回路につなげ（処理２。こ
の処理２により，ワードラインの電圧が非選択電位（０Ｖ）になる時
間を短縮する，③アドレス遷移が起こる。。）
図示すると以下のとおりとなる。
（２）次のアドレス遷移がない場合，現在選択されているワードライン
につき，①Ｒ１信号に応答してパーシャルデコーダに対応する回路の出
，（），，力が０Ｖに切り替わりワードラインを０Ｖに戻し処理１同時に
②Ｒ２信号に応答して，ＮＭＯＳトランジスターｔ２を導通させ，スイ
ッチ回路につなげる（処理２。）
図示すると以下のとおりとなる。
以上
被告製品の構成についての当事者の主張
（原告の主張）
被告製品の構成としては，被告製品説明書に加え，次の各説明（１−ｄ−
１’ないし１−ｄ−３，１−ｅ−１，１−ｅ−２，１−ｆ−３）が加’’’’
えられるべきである。
アドライバ選択デコーダの内部構成について
被告製品には，
１−ｄ−１’複数のドライバ選択ラインの中の一つのドライバ選択ライ
ンＷＬＳ１及び／ＷＬＳ１を選択する回路Ｂこ（［］［］）（
の回路Ｂは，ＮＡＮＤゲート１とこの出力が入力されるイ
ンバータ２（出力がＡＸＡ［１）と，ＡＸＡ［１］とＡＸ］
Ｂが入力されるＮＡＮＤゲート３と，このＮＡＮＤゲート
３の出力が入力されるレベルシフタ回路４（出力がＷＬＳ
［１）と，このＮＡＮＤゲート３の出力とＲ２信号が入力］
されるＮＯＲゲート５と，このＮＯＲゲートの出力が入力
されるインバータ６（出力が／ＷＬＳ［１）とを有する）］。
と，
１−ｄ−２’複数のドライバ選択ラインの中の一つのドライバ選択ライ
ンＷＬＳ０及び／ＷＬＳ０を選択する回路Ａこ（［］［］）（
の回路Ａは，ＮＡＮＤゲート１とこの出力が入力されるイ
ンバータ２（出力がＡＸＡ［０）と，ＡＸＡ［０］とＡＸ］
Ｂが入力されるＮＡＮＤゲート３と，このＮＡＮＤゲート
３の出力が入力されるレベルシフタ回路４（出力がＷＬＳ
［０）と，このＮＡＮＤゲート３の出力とＲ２信号が入力］
されるＮＯＲゲート５と，このＮＯＲゲートの出力が入力
されるインバータ６（出力が／ＷＬＳ［０）とを有する）］。
と
１−ｄ−３’を有するドライバ選択デコーダが存在する（１−ｄ−１’
ないし１−ｄ−３’につき，下記図１を参照。。）
図１ドライバ選択デコーダの一部
イドライバとワードラインの対応関係について
ＮＡＮＤゲート１
レベルシフタ回路４インバータ６
回路Ｂ（ＧＤ１）
ＮＡＮＤゲート３
インバータ２
ＮＯＲゲート５
回路Ａ（ＧＤ０）
被告製品の合計５１２個のドライバ（Ｄ［０］∼Ｄ［５１１）は，］
１−ｅ−１’ドライバ選択ライン（ＷＬＳ［１］及び／ＷＬＳ［１）］
に各々対応し，各々が，対応するドライバ選択ライン（Ｗ
ＬＳ［１］及び／ＷＬＳ［１）が選択される時に，対応す］
るワードライン（ＷＬ［８］∼ＷＬ［１５）の中の一つの］
ワードライン（ＷＬ［８）をワードライン電圧に駆動する］
ドライバＤ［８］∼Ｄ［１５］と，
１−ｅ−２’ドライバ選択ライン（ＷＬＳ［０］及び／ＷＬＳ［０）］
に各々対応し，各々が，対応するドライバ選択ライン（Ｗ
ＬＳ［０］及び／ＷＬＳ［０）が選択される時に，対応す］
るワードライン（ＷＬ［０］∼ＷＬ［７）の中の一つのワ］
ードライン（ＷＬ［０）をワードライン電圧に駆動するド］
ライバＤ［０］∼Ｄ［７］とを含む（１−ｅ−１，１−ｅ’
−２’につき，下記図２，３を参照。）
図２ドライバＤ［０］∼Ｄ［１５］
ドライバＤ［０］∼Ｄ［７］
ドライバＤ［８］∼Ｄ［１５］
図３ドライバＤ［０］∼Ｄ［７］
ウセクターアドレスデコーダの存在について
(ア)被告製品は，
１−ｆ−３’入力されたアドレス信号をデコードすることによって
Ｄ［０］
Ｓ
Ｘ
Ｄ［１］
Ｄ［２］
Ｄ［３］
Ｄ［４］
Ｄ［５］
Ｄ［６］
Ｄ［７］
セクター選択信号を生成するセクターアドレスデコーダ
回路を有する。
(イ)被告製品の消去動作は，セクター単位で行われ，スイッチ回路は，
消去に必要な電圧を出力し，これがドライバを通してワードラインに
供給される。そして，スイッチ回路は，各セクターに一つずつ設けら
れ，ドライバ選択デコーダ，パーシャルデコーダに対応する部分に共
通に入力されるセクター選択信号の入力を受ける。このセクター選択
信号は，入力されたアドレス信号をデコードすることによって生成さ
れるから，このアドレス信号をデコードするためのセクターアドレス
デコーダ回路が必然的に伴うことになる。スイッチ回路はセクターア
ドレスデコーダ回路と接続されており，入力されたアドレス信号がセ
クターアドレスデコーダ回路によってデコードされてセクター選択信
号が生成され，そのセクター選択信号に応じてスイッチ回路はＳ信号
を供給する。
（被告の主張）
ア上記（原告の主張）アの１−ｄ−１’ないし１−ｄ−３’について
否認する。被告製品において，偶数番用回路と奇数番用回路の区別はな
い。
なお，ドライバ選択デコーダの内部に上記図１で示されるような回路が
存在することは認めるが，これはドライバ選択デコーダの一部分に過ぎな
い。
イ上記（原告の主張）イの１−ｅ−１，１−ｅ−２’について’
否認する。被告製品において，偶数番用回路と奇数番用回路の区別はな
いなお上記図２のブロックを上記図３と別紙被告製品説明書の図各。，，（
ドライバ内部の回路）の回路図で展開した回路が被告製品に存在すること
は認める。
ウ上記（原告の主張）ウ(ア)の１−ｆ−３’について
否認する。
（別紙特許公報省略）

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