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平成23年9月28日判決言渡
平成22年(行ケ)第10317号審決取消請求事件(特許)
口頭弁論終結日平成23年9月21日
判決
原告モーセッド・テクノロジーズ・
インコーポレイテッド
訴訟代理人弁理士伊東忠彦
同大貫進介
同山口昭則
同伊東忠重
被告特許庁長官
指定代理人西脇博志
同北島健次
同樋口信宏
同田村正明
主文
1原告の請求を棄却する。
2訴訟費用は原告の負担とする。
3この判決に対する上告及び上告受理申立てのための
付加期間を30日と定める。
事実及び理由
第1請求
特許庁が不服2009-8010号事件について平成22年5月27日に
した審決を取り消す。
第2事案の概要
1本件は,原告が名称を「ダイナミックメモリのワード線駆動システム」(平
成18年7月10日付け補正後は「ダイナミックランダムアクセスメモリ」)
とする発明につき特許出願をしたところ,拒絶査定を受けたので,これに対す
る不服の審判請求をし,その中で原告は平成21年5月13日付けで特許請求
の範囲の変更を内容とする補正(請求項の数8)をしたが,特許庁から請求不
成立の審決を受けたことから,その取消しを求めた事案である。
2争点は,上記平成21年5月13日付け補正後の請求項1に係る発明が下記
引用例との間で進歩性を有するか(特許法29条2項)である。

・引用例1:1989IEEEISSCCDigestofTechnicalPapersP.248-
249(1989-2)FAM16.6:”A45ns16MbDRAMwith
Triple-WellStructure”(頒布日1989年(平成元年)2
月17日,発表者SyusoFujii外[ToshibaCorporation等]甲
1。以下,これに記載された発明を「引用発明1」という。)
・引用例2:特開昭63-239673号公報(発明の名称「半導体集積回路
装置」,公開日昭和63年(1988年)10月5日,甲2。以
下,これに記載された発明を「引用発明2」という。)
第3当事者の主張
1請求の原因
(1)特許庁における手続の経緯
原告は,1990年(平成2年)4月6日及び1991年(平成3年)4
月5日の優先権(イギリス)を主張して平成3年4月6日付けの原出願(特
願平3-73379号。)からの分割出願として,平成14年11月14日,
名称を「ダイナミックメモリのワード線駆動システム」とする発明につき特
許出願(特願2002-331054号。請求項の数19。公開公報は特開
2003-178582号,甲7)をし,平成15年5月27日付け(請求
項2,4,9の変更,甲5),平成18年7月10日付け(全文変更。発明
の名称を「ダイナミックランダムアクセスメモリ」とするほか,請求項の数
を7等に変更,甲10),及び平成20年12月10日付け(請求項の数を
8に変更,甲17)で各手続補正をしたが,平成21年1月7日付けで拒絶
査定を受けたので,これに対する不服の審判請求をした。
特許庁は上記請求を不服2009-8010号事件として審理し,その中
で原告は平成21年5月13日付けで特許請求の範囲の変更を内容とする
(請求項の数8。以下「本件補正」という。甲20)をしたが,特許庁は,
平成22年5月27日,「本件審判の請求は,成り立たない。」との審決(出
訴期間として90日附加)をし,その謄本は同年6月8日原告に送達された。
(2)発明の内容
平成21年5月13日付け本件補正後の請求項の数は前記のとおり8であ
るが,その請求項1(以下「本願発明」という。)の内容は,以下のとおり
である。
【請求項1】
チャージ蓄積コンデンサ及びアクセス電界効果トランジスタ(FET)を
有するメモリセルであり,該アクセスFETのドレイン・ソース回路がビッ
ト線と前記チャージ蓄積コンデンサとの間に接続され,前記アクセスFET
のゲートがワード線に接続されているメモリセル;及び
レベルシフタおよび単一のP-チャンネルパスFETを有するワード線
ドライバ;
を備えた,ワード線駆動機能を有するダイナミックランダムアクセスメモ
リ(DRAM)であって:
前記ワード線ドライバは,それぞれ高論理レベル電圧を選択的に有する複
数のワード線選択アドレス信号を受信し,高レベル電圧を前記P-チャンネ
ルパスFETのソース・ドレイン回路を通じて選択的に前記ワード線に印加
することによりワード線駆動動作を行い,
2次デコーダ出力レベルを与える前記高レベル電圧は,当該DRAMが機
能している間,前記高論理レベル電圧+FETの閾値電圧とDRAMの信頼
性を損なうような前記高論理レベル電圧+2xFETの閾値電圧との間の
実質的に一定である電圧に調整され;
前記レベルシフタは,第1および第2のプルアップFETと第1および第
2のプルダウンFETとを含み;
前記高レベル電圧が前記第1および第2のプルアップFETのソースに
直接印加され,
前記第1のプルアップFETのドレインと第1のノードとの間に電流経
路が形成され,
前記第2のプルアップFETのドレインと第2のノードとの間に電流経
路が形成され,
前記第1のプルダウンFETのドレインと前記第1のノードとの間に電
流経路が形成され,
前記第2のプルダウンFETのドレインと前記第2のノードとの間に電
流経路が形成され,
前記第1のノードの電圧が前記第2のプルアップFETのゲートに印加
され,
前記第2のノードの電圧が前記第1のプルアップFETのゲートに印加
され,
前記第1および第2のプルダウンFETのゲートは前記ワード線選択ア
ドレス信号に応答し,前記第1のノードは選択的にプルアップまたはプルダ
ウンされ,前記レベルシフタは,前記ワード線選択アドレス信号に応答する
ことにより,前記第1のノードから前記パスFETのゲートへと前記高レベ
ル電圧を選択的に供給するように動作する,
ことを特徴とするDRAM。
(3)審決の内容
ア審決の内容は,別添審決写しのとおりである。その要点は,本願発明は,
周知技術を勘案することにより,引用発明1及び引用発明2に基づいて当
業者(その発明の属する技術の分野における通常の知識を有する者)が容
易に発明することができたから特許法29条2項により特許を受けるこ
とができない,というものである。
イなお,審決が認定した引用発明1及び引用発明2の内容,本願発明と引
用発明1との一致点及び相違点1,2は,上記審決写しのとおりである。
(4)審決の取消事由
しかしながら,審決には,以下のとおりの誤りがあるから,審決は違法と
して取り消されるべきである。
ア取消事由1(手続違背)
(ア)審決の理由は,本願発明と引用発明1との相違点2(b)が周知技術
であるというものであり,周知性を示すために引用例2(甲2)が用い
られ,相違点2(b)に係る構成が引用例2に記載されていると誤って
認定した。
(イ)引用例2は審査の段階でも引用された文献であるが,その際にはいわ
ゆる組合せによる進歩性否定であったのに対し,審決は相違点2(b)
に係る構成が周知技術であるという新たな拒絶理由により,本願発明に
ついて拒絶理由通知を発することなく拒絶審決をなしたものである。
しかし,審査及び審決における拒絶理由は,同じ特許法29条2項の
規定によるものではあっても,進歩性否定の論理づけが異なり,異なる
拒絶理由である。このような場合は,拒絶査定不服審判において拒絶査
定の理由と異なる理由を発見した場合に当たるということができ,拒絶
理由通知制度が要請する手続的適正の保障の観点からも,特許法159
条2項で準用する同法50条の規定に従い,新たな拒絶理由通知を発
し,出願人たる原告に意見を述べさせる機会を与えることが必要であっ
た。
(ウ)それにもかかわらず,審決は,原告に意見を述べる機会を与えずに,
相違点の判断の基礎として引用例2に記載されていると誤って判断し
た周知技術を用いているのであるから,この手続の瑕疵は審決の結論に
影響を及ぼす重大な違法である。
イ取消事由2(相違点2(b)についての判断の誤り)
(ア)審決は,相違点2(b)に関し,「一般に,メモリに用いられている
電界効果トランジスタが,ゲート電圧に一定以上の高電圧が印加される
と容易に破壊されることは,当業者における技術常識であり,・・・メ
モリにおける昇圧回路において,電界効果トランジスタが破壊すること
のないよう,電圧を一定値以下に制限することは,例えば,上記引用例
2の摘記事項(h)に『昇圧回路の出力信号が電源電圧以上であって,
かつ所定の値以下の電圧とされる。これにより,昇圧回路の出力信号を
受ける回路素子の破壊を防止することができる。』と記載されているよ
うに,当業者における周知技術である。」(審決17頁2~10行)と
判断している。
しかし,引用例2の「昇圧回路の出力信号を受ける回路素子の破壊を
防止することができる」における回路素子とは,メモリアレイ(M-A
RY)の外側にあるMOSFETQ35のことであって,引用例2はセ
ルアクセストランジスタの破壊防止を開示しているのではなく,メモリ
アレイの外側にあるトランジスタの破壊防止を開示しているにすぎな
い。すなわち,引用例2においては,メモリアレイ外側にあるMOSF
ETQ35のゲート絶縁膜の破壊防止は記載されているが,「ワード線
に接続されたアクセス電界トランジスタ(FET)(3A,3B)」の破
壊防止は記載されていない。
したがって,本願発明のように,「ワード線に接続されたアクセス電
界トランジスタ(FET)(3A,3B)の信頼性を損なうような高論理
レベル電圧(Vpp)+2xFETの閾値電圧(2Vtn)を超えないよ
うに調整」するという特徴は技術常識でもなければ,周知技術ともいえ
ない。
本願発明は,特許請求の範囲に記載しているように,DRAMのメモ
リセル内部のアクセス電界効果トランジスタのゲートに印加されるワ
ード線の電圧を問題にしている発明であるにもかかわらず,審決はそれ
を無視して,単に半導体メモリ素子という広い概念を利用することによ
り,引用発明1に対して引用例2に記載されているという周知技術を適
用しており,違法である。
(イ)下限値について
審決は,「引用発明において,『昇圧電圧』の下限を,本願発明のよ
うに,『当該DRAMが機能している間,前記高論理レベル電圧+閾値
電圧』とすることは,当業者であれば当然になし得たことである。」(審
決16頁下から2行~17頁1行)と判断するが,誤りである。
すなわち,引用例1と複数の著者が同じで題名も同じ文献である「A
45-ns16-MbitDRAMwithTriple-WellStructure」IEEEJOURNALOF
SOLID-STATECIRCUITS,VOL.24,NO.5,OCTOBER1989」(甲27。
以下「甲27文献」という。)を参照すれば,引用発明1の昇圧電圧V
bsの下限値はVint-vt(約3.3V)となっているのであって,
この電圧値は本願発明の高レベル電圧の下限値である「高論理レベル電
圧+FETの閾値電圧(Vdd+Vtn)」(=4V+約0.7V=約
4.7V)よりもずっと低い。一方,本願発明のDRAMでは,アドレ
ス信号を入力してメモリセルの読み出し書き込みをするときだけでは
なく,当該DRAMの機能している間,前記高レベル電圧の下限が高論
理レベル電圧+閾値電圧(Vdd+Vtn)に保たれている。審決はこ
の相違点について容易性の判断をしておらず,違法である。
(ウ)上限値について
また,審決は,「メモリの信頼性を損ねることがあったので,本願発
明においては,電圧Vdd+2Vtnを超えないようにしたという程度
のことであって,電界効果トランジスタの破壊,及びそれに伴うメモリ
の信頼性低下という観点から見て,電圧Vdd+2Vtnという上限値
に格別の技術的意味があるとは認められない。」(審決18頁2~6行)
と判断しているが,誤りである。
審決は単に「・・・ようにしたという程度のことである」などという
安易な認定をしているが,本願発明の発明者は,Vdd+2Vtnの過
剰電圧をセルアクセストランジスタのゲートに印加すると信頼性を損
ねることを初めて見いだし,「ワード線に接続されたアクセス電界トラ
ンジスタ(FET)(3A,3B)の信頼性を損なうような高論理レベル
電圧(Vpp)+2xFETの閾値電圧(2Vtn)を超えないように調
整」するという具体的な特徴に至ったのである。
(エ)以上のとおり,「したがって,引用発明において,当該周知技術を適
用し,DRAMが機能している間,『昇圧電圧』を,電界効果トランジ
スタが破壊することのないような低い電圧とすること,すなわち,『昇
圧電圧』を『DRAMの信頼性を損なうような』電圧とならないように
低く抑えることは,当業者が容易になし得たことである。」(審決17
頁11~15行)との審決の判断は誤りである。
ウ取消事由3(相違点2(c)についての判断の誤り)
(ア)審決は,相違点の2(c)に関して,「引用発明における『昇圧電圧』
は,メモリの動作に支障を来すことがない程度に一定となっているもの
と認められる。」と認定しているが,誤りである。
すなわち,引用発明1では,引用例1の図4の説明から明らかなよう
に,ブートストラップ回路を用いている。しかし,本件明細書の段落【0
006】の記載から明らかなとおり,ブートストラップ回路では,電圧
Vdd+2Vtnを越えてしまう。したがって,引用発明1の「昇圧電
圧」では,電圧Vdd+2Vtnを越えてしまい,メモリの動作に支障
を来すことがない程度に一定となっていないことは明らかである。ま
た,引用発明2もブートストラップ回路を用いる発明である。
これに対して,本件明細書の段落【0008】に「本発明は,ダブル
ブートストラッピング回路の必要性を無くし,」と記載されていること,
ブートストラップ回路が電圧Vdd+2Vtnを越えてしまい一定の
電圧をもたらさないという事実から,本願発明は,ブートストラッピン
グ(bootstrapping)を行う回路を一切廃したものであって,ブートス
トラップ回路を使用せずに高レベル電圧を実質的に一定である電圧に
調整している発明である。
このように,引用発明1から出発して本願発明に至るためには,引用
発明1からブートストラッピングを行う回路を除去しなければならず,
このようなことの動機も示唆もない状況において,引用発明1からブー
トストラッピングを行う回路を除去して本願発明の構成に至ることは
当業者には容易想到ではない。したがって,引用発明1及び引用発明2
から,本願発明の進歩性を否定することはできない。
(イ)この点に関し,被告は,引用例1の図7によれば,引用発明1におけ
るワード線「WDRVk」が速やかにほぼ一定の値となっていることが
明らかであるから,引用発明1における昇圧電圧が一定でないという原
告の主張は誤りであると主張する。
しかし,引用発明1では,当該メモリが機能している間,昇圧電圧V
bsが低電圧(約3.3.V)のときがあり,その後,約5.7Vへと
上昇しているのであって,実質的に一定となっていない。このことは,
甲27文献をみれば明らかであり,甲27文献によると,引用発明1は,
当該メモリが機能している間,昇圧電圧が約3.3Vと約5.7Vとの
間で上昇・下降を繰り返しており,いずれにしても実質的に一定となっ
てはいないことは明らかである。
これに対して,本願発明は,高レベル電圧はアドレス信号入力時に既
に実質的に一定の高い電圧値であり,ワード線が駆動していない間も高
レベル電圧は一定であってその都度高い電圧に上昇させる必要はなく,
メモリ動作速度が速いという効果が得られるのであって,引用発明1と
は大きな差違がある。
(ウ)上記(イ)に関し,被告は,「DRAMが機能している間」とは「ワー
ド線駆動機能」が働いている期間であると主張するが,誤りである。す
なわち,本願発明には,「ワード線が駆動されている間」との表現は存
在しないのであって,「DRAMが機能している間」とは,DRAMが
何らかの機能を発揮している間の意味であり,ワード線が駆動されてい
る間だけに限られない。例えば,DRAMに電源が入ってから電源が切
れるまで,当該DRAMが何らかの機能を発揮している間を意味する。
引用発明1においては,DRAMに電源が入ってから電源が切れるまで
の間に,昇圧電圧Vbsが明らかに上昇下降を繰り返していて一定では
ないことは明らかである。
(エ)さらに,被告は,「前記高レベル電圧」が「2次デコーダ」の出力電
圧であることを意味するものであることが明らかであると主張してい
るが,誤りである。すなわち,本願発明において,一定電圧値である高
レベル電圧(Vpp)は,レベルシフタ6に含まれるP-チャネルトラ
ンジスタ7A,7Bのソースに直接印加されている。その印加電圧は,
Vpp(高レベル電圧)であり,それが上下することはない。2次デコ
ーダも動作するために電源電圧を必要としており,そのための電源電圧
が高レベル電圧Vppなのであり,請求項1の表現『2次デコーダ出力
レベルを与える』とは,高レベル電圧Vppが2次デコーダに電源電圧
を与えるという意味である。仮に被告の主張どおりだとすると,本願発
明においては,請求項1に明記しているように,「前記高レベル電圧が
前記第1および第2のプルアップFETのソースに直接印加され」てい
るDRAMが本来の機能を発揮しなくなる。レベルシフタのトランジス
タ7A及び7Bのソースに接続されているラインの電圧は常に高レベ
ル電圧値Vppであって,ライン15上の電圧と常に一致するわけでは
ないのである。
2請求原因に対する認否
請求原因(1)ないし(3)の各事実は認めるが,(4)は争う。
3被告の反論
審決の認定判断に誤りはなく,原告主張の取消事由はいずれも理由がない。
(1)取消事由1に対し
ア原告の主張(ア)につき
原告は,被告が相違点2(b)に係る構成が引用例2に記載されている
と誤って認定したと主張するが,次のとおり,失当である。
相違点2(b)の構成は,高レベル電圧が,当該DRAMが機能してい
る間,①前記高論理レベル電圧+FETの閾値電圧と②DRAMの信頼性
を損なうような前記高論理レベル電圧+2xFETの閾値電圧との間の
電圧とする点である。しかし,審決の判断内容をみれば,審決が上記①及
び②の構成そのものが引用例2に記載されているとも,周知性が高い技術
事項とも認定していないことは明らかである。
したがって,審決において,相違点2(b)に係る構成が引用例2に記
載されているという認定がなされていることを前提とする原告の主張は,
誤りである。
イ原告の主張(イ)につき
原告は,引用例2は審査の段階ではいわゆる組合せによる進歩性否定に
用いられたのに対し,審決においては周知技術であるという理由に用いら
れた点は新たな拒絶理由であるから,審判手続において被告が原告に意見
を述べる機会を与えなかったことは特許法50条違反になる旨主張する。
確かに,審査段階での拒絶理由と審決とを比較すると,審査段階では,
引用発明1と引用例2に記載された技術とから本願発明が容易推考であ
ると認定しているのに対して,審決は,引用例2を組み合わせるまでもな
く引用発明1のみから本願発明が容易推考と認定し,当業者の技術水準を
示すための周知例として引用例2を例示したものであるといえる。
しかし,引用例1及び引用例2は,いずれも審査段階の当初より原告に
提示されたものであるから,原告がこれらの刊行物を検討し意見を述べる
機会は十分にあったものである。また,本願の出願経過からみて,原告は,
審判請求時には,引用例1及び引用例2の両刊行物を検討した上で,「高
論理レベル電圧+FETの閾値電圧の2倍よりも低い電圧」という構成が
推考容易であると認識していたものである。
したがって,新たな拒絶理由を通知しなかったことが,意見書の提出及
び補正の機会を奪うものでなかったことは明らかであるから,本願の審判
手続には,原告の主張するような特許法50条に違反する手続違背はな
い。
(2)取消事由2に対し
ア原告の主張(ア)につき
(ア)原告は,「一般に,メモリに用いられている電界効果トランジスタが,
ゲート電圧に一定以上の高電圧が印加されると容易に破壊されること
は,当業者における技術常識であり,」との審決の認定が誤りであると
主張する。
しかし,上記審決の認定が正しいことは,乙4(特開昭60-576
59号公報。以下「乙4文献」という。),乙5(特開昭61-144
857号公報。以下「乙5文献」という。),乙6(特開昭61-14
764号公報)の記載から明らかである。
(イ)原告は,「メモリにおける昇圧回路において,電界効果トランジスタ
が破壊することのないよう,電圧を一定値以下に制限することは,・・
・当業者における周知技術である。」との審決の認定は誤りであるとし,
その理由として,引用例2はセルアクセストランジスタの破壊防止を開
示しているのではなく,メモリアレイの外側にあるトランジスタの破壊
防止を開示しているにすぎないなどと主張する。
しかし,審決は,「ワード線に接続されたアクセス電界トランジスタ
(FET)(3A,3B)の信頼性を損なうような高論理レベル電圧(V
pp)+2xFETの閾値電圧(2Vtn)を超えないように調整」する
という特徴が周知技術であると判断したものではない。審決は,メモリ
アレイの中にあるセルアクセストランジスタとも外側のトランジスタ
とも区別せず,メモリ内の昇圧回路の出力を受ける電界効果トランジス
タ全般に対して上記のような周知技術の認定をしているのである。そし
て,一般に,メモリ内には種々の機能を有する電界効果トランジスタが
無数に組み込まれているところ,それらは同一の構造(いわゆるMOS
構造)を有しており,過電圧に弱いという性質はすべての電界効果トラ
ンジスタについてあまねくいえることであるから,上記のような認定が
正しいことは明らかである。
イ原告の主張(イ)(下限値)につき
引用発明1においても,ワード線電圧である「WDRVk」が,昇圧電
圧である一定の電圧に速やかに収束して安定し,ワード線が駆動されてい
る間において「昇圧電圧」が一定に制御されているから,引用発明1の昇
圧電圧が本願発明の高レベル電圧の下限値よりずっと低い値になること
はない。なお,アドレス信号が入る前の時点についていえば,本願発明に
おいては,高レベル電圧が2次デコーダの出力値Vssであることから,
当該「高レベル電圧」は,原告の主張する本願発明の電圧の下限値4.7
Vどころか引用発明1より低い電圧になっていることが明らかである。し
たがって,原告の主張は誤りである。
ウ原告の主張(ウ)(上限値)につき
FETの構造・形状により破壊電圧は異なるのであるから,Vdd+2
Vtnという上限値が技術的意味を持たないことは明らかである。
現に,本願明細書の記載を見ても,従来,昇圧電圧が電圧Vdd+2V
tn(「高論理レベル電圧+2xFETの閾値電圧」に相当)を超えるよ
うに設計されていたところ,メモリの信頼性を損ねたので,その値を超え
ないようにした旨が記載されているのみであり,Vdd+2Vtnという
上限値は,実験等により技術的に意味のある値を見いだしたものではな
く,たまたま原告が使用していたメモリ内のFETが「高論理レベル電圧
+2xFETの閾値電圧」を超えると壊れてしまったという偶然の事象に
基づいて決定されたにすぎないものであって,当該上限値が技術的意義を
有していないことに疑いの余地はない。
この点に関し,原告は,具体的数値を示して,引用発明1の出力電圧W
DRVkの上限値(約5.7V)は,本願発明における高レベル電圧(V
pp)の上限値(5.4V)よりも大きいなどと主張するが,VddやV
thがどのような値かは不明であるから,原告の主張は,原告にとって都
合のよい仮定に基づくものであり,この点においても原告の主張が誤りで
あることは明らかである。
エ原告の主張(エ)につき
上記(イ)のとおり,技術的意義を有しない上限値を特定することに対し
て,当業者が適宜なし得る程度のことであると判断するのは当然のことで
あり,この点に関する審決の判断に誤りはない。
(3)取消事由3に対し
ア原告は,(ア)において,本願発明がブートストラップ回路を使用しない
ものであると主張するが,ブートストラップ回路を使用しないことについ
ては,本願の願書(平成14年11月14日付け)に最初に添付された明
細書(甲4。以下「当初明細書」という。)の請求項1では「上記変換手
段は電圧昇圧用のブーストコンデンサを有さない」と特定されていた構成
を補正により削除し,現在の請求項1(本願発明)には記載も示唆もない
のであるから,原告の上記主張は,特許請求の範囲の記載に基づかないも
のであって,誤りである。
また,引用例1(甲1)の図4に記載された回路における昇圧電圧がメ
モリの動作に支障を来すことがない程度に一定であることは,当該回路が
メモリ用に設けられたものであることから自明な事項であり,実際,引用
例1の図7によれば,引用発明1におけるワード線「WDRVk」が速や
かにほぼ一定の値となっていることが明らかであるから,引用発明1にお
ける昇圧電圧が一定でないという原告の主張も誤りである。
仮に,本願発明がブートストラップ回路を使用しないものであるとして
も,本願明細書(平成18年7月10日付け補正後のもの,甲10)の「ワ
ード線はNANDゲート5の入力に加えられるアドレスAijによって
選択される。従来技術に於いては,ダブルブートストラップ回路がNAN
Dゲート5とワード線との間で接続されていた。」(段落【0014】)
との記載によれば,本願発明において使用を廃した「ブートストラップ回
路」とは,アドレスAijが加えられるNANDゲート5とワード線との
間に設けられる「ブートストラップ回路」を意味するものであることが明
らかである。そして,引用例1の図4の回路では,ブートストラップ回路
は,XVALIDが入力されるインバータとpチャネル電界効果トランジ
スタ7A,7B,14Aとの間に設けられているのであり,本願発明にお
いて使用を廃した「ブートストラップ回路」は引用発明1においても設け
られていないことが明らかである。
したがって,仮に本願発明がブートストラップ回路を使用しないもので
あるという原告の主張を認めたとしても,本願発明と引用発明1との間に
原告が主張するブートストラップの有無に関する差異は存在せず,原告の
上記主張は誤りである。
イ次に,原告は,(イ)において,引用発明1は当該メモリが機能している
間,昇圧電圧が約3.3Vと約5.7Vとの間で上昇・下降を繰り返して
おり,いずれにしても実質的に一定となってはいないと主張する。
しかし,昇圧電圧が一定かどうかに関し,「DRAMが機能している間」
とは「ワード線駆動機能」が働いている期間であるから,引用発明1もそ
の期間において昇圧電圧が一定に制御されていることは明らかであり,約
3.3Vと約5.7Vとの間で上昇・下降を繰り返すものではないから,
原告の主張は誤りである。
また,原告は,本願発明は,高レベル電圧はアドレス信号入力時に既に
実質的に一定の高い電圧値であり,その都度高い電圧に上昇させる必要は
なく,メモリ動作速度が速いという効果が得られると主張する。
しかし,本願発明の「高レベル電圧」が「DRAMが機能している間,
実質的に一定である」という事項についてみると,当初明細書(甲4)等
には,「高レベル電圧」が「DRAMが機能している間,実質的に一定で
ある」ということはもちろん,「一定」という言葉さえ記載されていない。
そして,本願発明は,請求項1の記載及び「ワード線(パストランジス
タゲート)駆動電圧が,ワード線を駆動するのに必要な電圧以上にならな
いように,制御されている電圧に合わせて,正確に,ワード線駆動電圧を,
制御する回路を提供することを目的とする。」(段落【0008】,甲1
0)という記載等から明らかなように,専ら「ワード線駆動機能」のみに
特徴を有するものであるから,本願発明の「高レベル電圧」が「DRAM
が機能している間,実質的に一定である」とは,(メモリの読み書き等の
動作の際に)ワード線が駆動されている間(すなわち,「ワード線駆動機
能」が働いている期間)にメモリの動作に支障がない程度に一定であるこ
とを意味するものであり,ワード線が駆動されていない間(すなわち,「ワ
ード線駆動機能」が働いていない期間)までも「高レベル電圧」が一定で
あることを意味するものでないことは明らかである。
この点に関し,本願発明には,「高レベル電圧」について「2次デコー
ダ出力レベルを与える前記高レベル電圧は・・・」と記載されており,本
願明細書(甲10)の段落【0018】及び図1の記載から,「前記高レ
ベル電圧」が「2次デコーダ」の出力電圧であることを意味するものであ
ることが明らかである。そうすると,「2次デコーダ」の出力電圧がワー
ド線を駆動していないときに低レベル(通常はVss)に落ちていること
は当業者の技術常識(例えば,引用例2の第3図参照)であるから,本願
の「高レベル電圧」はワード線が駆動されているときにのみ高電圧となり,
ワード線を駆動していないときには低電圧となるものであることが明ら
かである。
したがって,この点からも,本願発明の「高レベル電圧」が「DRAM
が機能している間,実質的に一定である」とは,ワード線が駆動されてい
る間にメモリの動作に支障がない程度に一定であることを意味するもの
であり,ワード線が駆動されていない間までも「高レベル電圧」が一定で
あると解する余地がないことは明白である。
ウさらに,原告は,(エ)において,上記イの被告の主張どおりだとすると,
前記高レベル電圧が前記第1および第2のプルアップFETのソースに
直接印加されているDRAMが本来の機能を発揮しなくなると主張する
が,本願発明において「当該DRAMが機能している間,・・・実質的に
一定である電圧に調整され」ているのは,レベルシフタへの電源供給ライ
ンではなく,ライン15の「高レベル電圧」であるから,原告の上記主張
は失当である。
第4当裁判所の判断
1請求原因(1)(特許庁における手続の経緯),(2)(発明の内容),(3)(審
決の内容)の各事実は,当事者間に争いがない。
2容易想到性の有無
審決は,本願発明は引用発明1及び引用発明2に基づいて当業者が容易に想
到できるとし,一方,原告はこれを争うので,以下検討する。
(1)本願発明の意義
ア本願明細書(特許請求の範囲は平成21年5月13日付け本件補正後の
もの〔甲20〕,発明の詳細な説明は平成18年7月10日付け補正後のも
の〔甲10〕,図面は当初明細書〔甲4〕に基づくもの)には,次の記載が
ある。
(ア)特許請求の範囲
【請求項1】前記第3,1(2)のとおり。
(イ)発明の詳細な説明
・「【産業上の利用分野】本発明はCMOS型ダイナミックランダムア
クセスメモリ(DRAM)に関し,更に詳説すれば,ワード線のドラ
イバに関する」(段落【0001】)
・【従来の技術】
・「DRAM設計の初期においては,もっぱら,Nチャンネルディバイ
スであるNMOS型FETが使用された。Vdd+Vtnレベル信号
を選択されたワード線に通すためには,少なくともVdd+2Vn
で,パストランジスタのゲートをドライブさせなければならなかっ
た。更に,このようにして,比較的高速なメモリを助けるために,適
度な時間内に,充分なドライブはワード線でVdd+2Vtn以上の
電圧を達成するために,パストランジスタのゲートは充分な高電圧に
駆動される。このような,ディバイスでは,ワード線駆動信号は,良
く知られているダブルーブートストラップ回路にコンデンサを用い
た。」(段落【0005】)
・「上述の回路においては,ブートストラッピング電圧回路は,電圧V
dd+2Vtnを越えるように設計されているが,これは,温度およ
び,電力供給,プロセスの変動によって,パストランジスタ駆動電圧
がVdd+2Vtn以下に低下するようなことが無いように保証す
るためである。」(段落【0006】)
・「しかしながら,小型のVLSIメモリにおいては,ブートストラッ
プ回路によって供給される高電圧が,該メモリの許容電圧を超えるこ
とができるので,そのため,該メモリの信頼性が損なわれた。」(段
落【0007】)
・「【発明の目的と構成】本発明は,ワード線(パストランジスタゲー
ト)駆動電圧が,ワード線を駆動するのに必要な電圧以上にならない
ように,制御されている電圧に合わせて,正確に,ワード線駆動電圧
を,制御する回路を提供することを目的とする。本発明は,ダブルブ
ートストラッピング回路の必要性を無くし,更に,メモリセルアクセ
ストランジスタを,完全に始動するのに必要な電圧以上の電圧が発生
しないことを保証する。従って,信頼性を損なうような過剰電圧を防
ぐと共に,正確な駆動電圧が得られる。」(段落【0008】)
・「【発明の実施の形態】第1図に示されるように,CMOS型DRA
Mはワード線1とビット線2A,2B等を有している。アクセストラ
ンジスタ3A,3Bは,それぞれワード線1に接続されているゲート
を有すると共に,それぞれビットチャージ記憶コンデンサ(BITCHARGE
STORINGCAPACITOR)4A,4B等に接続されているソースを有して
いる。ビットチャージ記憶コンデンサ4A,4Bは,更にアースに接
続されている。アクセストランジスタ3A,3B等のドレインは,そ
れぞれ,ビット線2A,2B等に接続されている。」(段落【001
1】)
・「論理信号Vdd+Vtnを,アクセストランジスタ3A,3B等の
ゲートに加えると,ビットライン2A,2B等のVddレベルは,書
き込みサイクル中に,対応するコンデンサ4A,4B等に,完全に転
送される。従来技術に於いては,アクセストランジスタ3A,3B等
のゲートに於いてVdd+Vtn以上の電圧を保証する為に,Vdd
+2Vtn以上の電圧をN-チャンネルパストランジスタに印加し
なければならなかった。」(段落【0012】)
・【図1】本願発明の実施例に基づくDRAMの概略ダイアグラム
・「従来技術のDRAMでは,例えば,ビットチャージ記憶コンデンサ
4Aと,それに対応するアクセストランジスタ3Aとを組み合わせ
て,メモリセルが形成される。」(段落【0013】)
・「ワード線はNANDゲート5の入力に加えられるアドレスAijに
よって選択される。従来技術に於いては,ダブルブートストラップ回
路がNANDゲート5とワード線との間で接続されていた。」(段落
【0014】)
・「本発明に於いては,論理レベルVdd+Vtn以上の電圧Vppが
利用されている。レベルシフタ6は一対の交差結合されたされたP-
チャンネルトランジスタ7A,7Bで形成されている。交差結合され
たP-チャンネルトランジスタ7A,7Bのソースは電圧ソースVp
pに接続されている。レベルシフタ6は第一制御ノード8A,第二制
御ノード8Bを,それぞれ構成する。」(段落【0015】)
・「インバータ9を介して,NANDゲート5は,N-チャンネルFE
T10に接続されている。N-チャンネルFET10は,アースに接
続されているソースを有すると共に,第一制御ノード8Aに接続され
ているドレインを有している。」(段落【0016】)
・「NANDゲート5の出力はN-チャンネルFET11のゲートに接
続されている。更に,N-チャンネルFET11は,アースに接続さ
れているソースを有すると共に,第二制御ノード8Bに接続されてい
るドレインを有している。第三のN-チャンネルFET12は,アー
スに接続されているソースを有すると共に,N-チャンネルFET1
1のドレインに接続されているドレインを有し,更に,第一制御ノー
ド8Aに接続されているゲートを有している。(段落【0017】)
・「第一制御ノード8A(又は,第一制御ノード8Aのバッファーされ
たバージョン)は,パストランジスタ14Aのゲートと,プルダウン
トランジスタ13Aのゲートとに,印加されている。パストランジス
タ14AのソースはVpp線,すなわち,Vss又はVppレベルを
供給する2次デコーダの出力に接続されている一方,そのドレインは
ワード線1に接続されている。プルダウントランジスタ13Aは,そ
のソースがアースに接続されている一方,そのドレインがワード線1
に接続されている。」(段落【0018】)
・「以下に,先ず,ワード線1が選択されていない場合の動作について
説明する。NANDゲート5の,少なくとも一つのアドレス入力がロ
ー(LOW)であり,NANDゲート5の出力をハイ(HIGH)にする。
従って,インバータ9の出力をローにする。NーチャンネルFET1
1はイネーブルされて,第二制御ノード8Bをアースに接続する。N
-チャンネルFET10は,ディスエーブルされて,クロスカップル
されたP-チャンネルトランジスタ7Aを介して,第一制御ノード8
AをVppにする。N-チャンネルFET12は,このようにして,
イネーブルされて,第一制御ノード8Aがハイに維持されることを保
証する。Vppレベルにある第一制御ノード8Aはパストランジスタ
14Aをディスエーブルする一方,プルダウントランジスタ13Aを
イネーブルして,ワード線1をアースに保持する。このようにして,
アクセストランジスタ3A,3Bは,イネーブルされず,コンダクト
されることもない。従って,ビットチャージ記憶コンデンサ4A及び
4Bに,記憶されたチャージは,このようにして保持されて,ビット
線に読み出されることはない。」(段落【0019】)
・「次に,ワード線1が選択されている場合の動作について説明する。
電圧レベルがVddである論理ハイレベル(高論理レベル)のアドレ
ス信号が全てのNANDゲート5の入力に加わると,NANDゲート
5の出力は,ローレベルになる。インバータ9の出力は,ハイレベル
になる一方,N-チャンネルFET10はイネーブルされ,第一制御
ノード8Aをアースに接続する。このようにして,クロスカップルさ
れたP-チャンネルトランジスタ7Bは,イネーブルされ,更に,第
二制御ノード8BはVppに接続される。又,クロスカップルされた
P-チャンネルトランジスタ7Aは,ディスエーブルされて,第一制
御ノード8Aがアースに維持される。更に,N-チャンネルFET1
2がディスエーブルされて,クロスカップルされたP-チャンネルト
ランジスタ7Bを介して,第二制御ノード8BがVppに維持され
る。第一制御ノード8Aのアースレベル電圧によって,プルダウント
ランジスタ13Aがディスエーブルされる一方,パストランジスタ1
4Aはイネーブルされて,ワード線1にVppレベルの電位が加わ
る。ワード線1の電圧は,このようにして,ワード線1が選択されて
いるか否かに基づいて,制御されて,アースとVppとの間で切り替
えられる。電圧VppをVdd+Vtnに制御することによって,セ
ルアクセストランジスタ3A,3BのゲートにはVdd+Vtnが加
わることとなる。しかしながら,電圧Vppは,DRAMの信頼性を
損なうような過剰電圧より低い値になるように選択される。」(段落
【0020】)
イ上記記載によると,本願発明は,CMOS型DRAMのワード線のドラ
イバに関し,従来のブートストラッピング電圧回路では電圧Vdd+2V
tnを越えるように設計されているため,そのような回路によって供給さ
れる高電圧はメモリの許容電圧を超えることがあり該メモリの信頼性が
損なわれるという課題があったところ,請求項1に記載されたような構成
を採用することによって,ダブルブートストラッピング回路の必要性をな
くし,更に,メモリセルアクセストランジスタを,完全に始動するのに必
要な電圧以上の電圧が発生しないようにして,信頼性を損なうような過剰
電圧を防ぐと共に正確な駆動電圧を得られるDRAM,という発明である
と認めることができる。
(2)引用発明1の意義
ア引用例1(甲1)には,次の記載がある。
・「Figure4showscircuitschematicsofthewordlinedriver,which
incorporatesoneoftherowaddressdecodingstagesanduses
P-channeltransistorsasthedriverswhichoperateinthetriode
region,achievingfastrowdecodingandwordlinebootstrapping.」
(4図はワード線ドライバの回路図を示す。この回路図は,一つの行ア
ドレスデコーディング段を含み,トライオード領域で動作するドライバ
としてPチャネルトランジスタを用い,高速行デコーディング及びワー
ド線ブートストラッピングを達成する。248頁左欄45行~49行。
ただし,上記訳文は,原告準備書面(第5回)15頁による。)
・FIGURE4(第4図)(CircuitSchematicsofdecodedwordlinedriver,
なお,図中に付されている番号は,対比のために判決において付した。)
・FIGURE7(第7図)(Operatingwaveformsofinternalsignals)(内
部信号の駆動波形)
イ上記記載によれば,引用発明1は,審決(6頁~7頁)も認定したとお
り,次の内容の発明であることが認められる。
「電荷蓄積コンデンサ及びnチャネル電界効果トランジスタを有するメモ
リセルであり,該nチャネル電界効果トランジスタのドレイン・ソース回
路がビット線と前記電荷蓄積コンデンサとの間に接続され,前記nチャネ
ル電界効果トランジスタのゲートがワード線WDRVkに接続されてい
るメモリセル;及び
レベルシフタ及びpチャネル電界効果トランジスタ14Aを有するワ
ード線WDRVkのドライバー;
を備えたDRAMであって:
前記ワード線WDRVkのドライバーは,それぞれ高論理レベル電圧又
は低論理レベル電圧を選択的に有する複数のアドレス信号(AiR,Aj
R)をデコードして,そのデコードした信号及びデコードした信号の反転
信号を前記nチャネル電界効果トランジスタ11及び10のゲートに供
給し,昇圧回路を構成しているコンデンサから得られる昇圧電圧を前記p
チャネル電界効果トランジスタ14Aを通じて選択的に前記ワード線W
DRVkに印加することによりワード線を駆動する動作を行い,
前記レベルシフタは,pチャネル電界効果トランジスタ7A及び7Bと
前記nチャネル電界効果トランジスタ10及び11と/RESET信号
がゲートに供給されるnチャネル電界効果トランジスタ12を含み;
前記昇圧電圧が前記pチャネル電界効果トランジスタ7A及び7Bの
それぞれのソースに印加され,
前記pチャネル電界効果トランジスタ7Aのドレインと第1のノード
との間に電流経路が形成され,
前記pチャネル電界効果トランジスタ7Bのドレインと第2のノード
との間に電流経路が形成され,
前記nチャネル電界効果トランジスタ10のドレインと前記第1のノ
ードとの間に電流経路が形成され,
前記nチャネル電界効果トランジスタ11のドレインと前記第2のノ
ードとの間に電流経路が形成され,
第1のノードの電圧が前記pチャネル電界効果トランジスタ7Bのゲ
ートに印加され,
第2のノードの電圧が前記pチャネル電界効果トランジスタ7Aのゲ
ートに印加され,
前記nチャネル電界効果トランジスタ10および前記nチャネル電界
効果トランジスタ11のゲートは,前記複数のアドレス信号(AiR,A
jR)に応答し,前記第1のノードは選択的にプルアップまたはプルダウ
ンされ,
前記レベルシフタは,前記複数のアドレス信号(AiR,AjR)に応
答することにより,前記第1のノードから前記pチャネル電界効果トラン
ジスタ14Aのゲートへと前記昇圧電圧を選択的に供給するように動作
する,ことを特徴とするDRAM。」
(3)引用発明2の意義
アまた,引用例2(甲2)には,次の記載がある。
・「〔従来の技術〕
情報記憶用キャパシタとアドレス選択用のMOSFETにより構成
される1MOSFET型メモリセルを用いたダイナミック型RAM等
の半導体集積回路装置においては,上記アドレス選択用MOSFETの
ゲートに結合される,ワード線の選択レベルを電源電圧以上の電圧に昇
圧する昇圧回路(ブートストラップ回路)が設けられる。この理由は,
上記メモリセルにおけるアドレス選択用MOSFETのゲート(ワード
線)レベルを電源電圧以上に高くして,記憶用キャパシタへの書込みあ
るいは再書込みハイレベルが上記MOSFETのしきい値電圧により
低下してしまうのを防止するとともに,メモリセルからの情報読み出し
時に,高速にしかも効率よく信号をデータ線に伝達するためである。」
(2頁左上欄13行~右上欄8行)
・「〔実施例〕
第2図には,この発明に係る昇圧回路を含むダイナミック型RAMの
一実施例のブロック図が示されている。」(2頁右下欄7行~10行)
・「第1図には,上記タイミング制御回路TCのワード線選択タイミング
信号発生回路に含まれる昇圧回路の一実施例の回路図が示されている。
この昇圧回路は,ロウアドレスストローブ信号/RASに基づいて形
成されたこれと同相の内部タイミング信号rasAを受け,電源電圧V
ccより高い出力電圧とされたワード線選択タイミング信号φxを形
成する。」(5頁右上欄6行~13行)
・「タイミング信号φxは,第2図に示すように,ロウアドレスデコーダ
R-DCRに供給される。
第3図には,上記ロウアドレスデコーダR-DCRの一実施例の回路
図が示されている。ロウアドレスデコーダR-DCRは,特に制限され
ないが,ロウデコーダR-DCR1とR-DCR2との組み合わせによ
って構成される。第3図には,第1及び第2のデコーダR-DCR1及
びR-DCR2の1単位回路が代表として示されている。第3図に示す
回路は,ワード線4本(W0~W3)に対応する回路である。」(6頁
右下欄3行~13行)
・「第1デコーダR-DCR1は,2ビットの内部相補アドレス信号ax
0,axlに基づいて4通りのワード線選択タイミング信号φx00,
φx01,φx10及びφxllを形成する。特に制限されないが,タ
イミング信号φx00は,アドレス信号ax0及びax1がロウレベル
(/ax0と/axlがハイレベル)にされているとき,タイミング信
号φxに同期してハイレベルにされる。」(6頁右下欄18行~7頁左
上欄5行)
・「信号/RASのロウレベルへの立下がりに同期して,ロウアドレス信
号AX0~AXiが取り込まれ,内部アドレス信号ax0~axiが形
成される。
内部アドレス信号ax0とax1がハイレベルである場合,ワード線
選択タイミング信号φxのハイレベルに同期して1つのワード線選択
タイミング信号φx00がハイレベルに立ち上がる。この時上記MOS
FETQ32のチャネルが信号φx00のハイレベルにされることに
よって,すでにハイレベルにプリチャージされていたゲート電圧はセル
フブートストラップ作用によって高レベルに持ち上げられる。これによ
って,信号φx00は,レベル損失なく(信号φxと同一レベルに昇圧
され)MOSFETQ35に伝えられる。」(8頁右下欄14行~9頁
左上欄7行)
・「本発明によれば,次の効果が得られる。
(1)昇圧回路の出力信号が電源電圧以上であって,かつ所定の値以下
の電圧とされる。これにより,昇圧回路の出力信号を受ける回路素子の
破壊を防止することができる。」(9頁右下欄20行~10頁左上欄4
行)
・「たとえば,第5図の回路によって,電源電圧Vcc以上であって所定
の電圧以下にされたワード線選択タイミング信号φxを形成してもよ
い。第5図の昇圧回路では,ブースト容量Cplの入力側電極に供給さ
れるブースト信号φdrがローレベルの時,すなわち,ダイナミックR
AMの非選択状態において,ブースト容量Cp1の出力側電極がプリチ
ャージMOSFETQ1を介して電圧Vcc-Vthにプリチャージ
される。すなわち,プリチャージ信号pcのハイレベルによりMOSF
ETQ1がオン状態となり,ブースト容量Cp1を電圧Vcc-Vth
にプリチャージさせる。ダイナミックRAMが選択状態となり,ブース
ト信号φdrがハイレベルになると,ブースト容量Cp1の出力側電極
の電位は,ほぼ電源電圧Vccの2倍の電圧(2Vcc-Vth)に押
し上げられ,電源電圧よりも高い電圧の信号φxが得られる。信号φx
のハイレベルを制限するために,この例では,電圧制限手段が昇圧回路
の出力側に設けられる。すなわち,第5図に示すように,ダイオード形
態とされたMOSFETQ59およびQ60による出力電圧のレベル
制限回路が設けられる。これにより,信号φxのハイレベルはVcc+
2Vth(VthはMOSFETQ59とQ60のしきい値電圧)に制
限される。」(10頁右上欄3行~左下欄9行)
イ上記記載によれば,引用発明2には,DRAMのメモリセルにおけるア
ドレス選択用MOSFETのゲート(ワード線)レベルを電源電圧以上に
高くして,記憶用キャパシタへの書込みあるいは再書込みハイレベルが上
記MOSFETのしきい値電圧により低下してしまうのを防止するため
にDRAMにおけるワード線の電圧を電源電圧よりも高くするという技
術課題について,「ロウデコーダR-DCR1」の出力する「信号φx0
0」を昇圧された高レベルとする技術が記載されているものと認められ
る。
(4)甲27文献の意義
ア甲27文献(IEEEJOURNALOFSOLID-STATECIRCUITS,VOL.24,NO.5,
OCTOBER1989,甲27)には,次の記載がある。
・「B.DecodedWord-lineBootstrapDriver」(デコードされたワード
線ブートストラップ回路ドライバ)〔1172頁右欄下11行のタイト
ル〕
・「Fastword-linebootstrappingisoneofthekeyissuesinherent
toDRAMdesignsinceword-lineselection,exceptforbit-line
sensing,istheslowestoperationintheDRAMcriticalpath.」
(ビット線検出を除き,ワード線選択はDRAMクリティカルパス中の
最低速度動作であるため,高速ワード線ブートストラッピングはDRA
M設計に伴う主要な問題の1つである。)〔1172頁右欄下10行~
下7行〕
・「WDRVkisselectivelyraisedaccordingtoanaddressinput」(W
DRVkは,アドレス入力に従って選択的に上昇される。)〔1172
頁下3行~下2行〕
・Fig8(第8図)((a)Circuitschematicsofword-linedriverand(b)
pulsetiming)((a)ワード線ドライバの回路図,(b)波形のタイミング)
イ上記記載によれば,甲27文献に記載された第8図(a)のメモリ駆動
回路は引用例1の図1の回路とほぼ同一のものと認められ,高速ワード線
ブートストラッピングはDRAM設計に伴う主要な問題の1つであり,出
力WDRVkは,アドレス入力に従って選択的に上昇していることが認め
られる。
(5)原告主張の取消事由に対する判断
ア取消事由1(手続違背)について
(ア)本願の出願経過
a被告は,平成17年12月22日付拒絶理由通知(甲8)において,
引用例1に引用例2及び実願昭60-165099号(実開昭62-
73638号)のマイクロフィルムの構成を適用することにより,本
願発明の進歩性を否定した。
bこれに対し,原告は,平成18年7月10日付手続補正書(甲10)
において,本願の請求項を補正し,補正後の請求項1において「・・
・前記高レベル電圧は,全メモリ動作を通して,実質的に一定であり,
かつ,前記高論理レベル電圧+FETの閾値電圧に等しいかまたはそ
れよりも高く,前記高論理レベル電圧+FETの閾値電圧の2倍より
も低い電圧であり;・・・」との電圧に関する構成を付加したが,同
補正は平成18年9月7日付けで却下された(甲11)。しかし,原
告は平成5年法律第26号による削除前の特許法122条に基づき
上記補正却下に対し不服の審判請求(甲12)をしたところ,同補正
却下処分は平成19年6月25日付けの審判により取り消された(甲
14)。
cその後,被告は,上記補正後の発明について,平成20年6月6日
付け拒絶理由通知(甲15)により,引用発明1に引用例2等に記載
の構成を適用することにより本願発明の進歩性を否定する旨の通知
をした。
dこれに対し原告は,平成20年12月10日付け手続補正書(甲1
7)において請求項1を補正し,電圧に関する上記構成を,「・・・
前記高レベル電圧は,当該DRAMが機能している間,実質的に一定
であり,かつ,前記高論理レベル電圧+FETの閾値電圧に等しいか
またはそれよりも高く,DRAMの信頼性を損なうような電圧よりも
低い電圧であり;・・・」と補正(下線部分)するとともに,同日付
け意見書(甲16)において,「引用文献1はFETの破壊防止の観
点を有しないことから,引用文献4(判決注:引用例2)の技術を引
用文献1に適用することの契機がない。」と主張した。
eしかし,被告は,「この出願については,平成20年6月6日付け
拒絶理由通知書に記載した理由によって,拒絶をすべきものです。」
として,平成21年1月7日付けで拒絶査定(甲18)をした。
fこれに対し,原告は,平成21年4月13日付けで拒絶査定不服の
審判請求(甲19)をし,その後,平成21年5月13日付け手続補
正書(甲20)によって特許請求の範囲を減縮補正し,電圧に関する
上記構成を請求項1において「・・・2次デコーダ出力レベルを与え
る前記高レベル電圧は,当該DRAMが機能している間,前記高論理
レベル電圧+FETの閾値電圧とDRAMの信頼性を損なうような
前記高論理レベル電圧+2xFETの閾値電圧との間の実質的に一
定である電圧に調整され;・・・」と補正(下線が補正部分)をし,
さらに,平成21年8月14日の手続補正書(甲21)において,
「(4)その他の相違点について
本発明はさらに,
「P-チャンネルパスFET」;
「2次デコーダ出力レベルを与える高レベル電圧」;及び
「高レベル電圧は,高論理レベル電圧+2xFETの閾値電圧との間
の実質的に一定である電圧に調整され」るという技術的特徴を備えて
おり,これらの特徴はいずれの引用文献にも記載されていない。」
と主張した。
g前記不服審判請求事件は不服2009-8010として審査前置
に付されたが,平成21年11月13日付けで審査前置が解除される
(甲24)とともに,平成22年4月28日付けで審理が終結され(甲
26),平成22年5月22日付けで本件審決がなされたものである。
(イ)ところで,平成5年法律第26号による改正前の特許法159条2項,
50条は,拒絶査定不服審判において査定の理由と異なる拒絶の理由を
発見した場合には,拒絶の理由を通知し,相当の期間を指定して,意見
書を提出する機会を与えなければならない旨を規定している。その趣旨
は,審判官が新たな事由により出願を拒絶すべき旨の判断をしようとす
るときは,出願人に対してその理由を通知することによって,意見書の
提出及び補正の機会を与えることにあるから,拒絶査定不服審判手続に
おいて拒絶理由を通知しないことが手続上違法となるか否かは,手続の
過程,拒絶の理由の内容等に照らして,拒絶理由の通知をしなかったこ
とが出願人の上記の機会を奪う結果となるか否かの観点から判断すべ
きものである。
(ウ)これを本件について検討すると,前記(ア)の出願経過からみて,審査
段階の拒絶理由通知(甲15)では,本願の高レベル電圧に関する構成
が,引用発明1と引用例2に記載された技術とから容易推考であると認
定しているところ,審決は,全体の結論として,本願発明が,引用発明
1と引用発明2に基づいて容易推考であるとしているものの,相違点2
(b)の検討において,引用発明1に周知技術を適用して,当該相違点
が容易推考と認定していることが認められる。
しかし,上記のとおり,審決においても,引用例1を主たる引用例と
して引用発明を認定し,本願発明と引用発明1との相違点を認定した
後,当該相違点は当業者が容易に想到することができたものであるとい
う,拒絶理由通知と同様の進歩性判断が基本的に維持されており,その
容易性の判断の具体的な検討においても,例えば,相違点2(a)につ
いて,「引用発明に対して,上記引用例2(甲2)に記載されている技
術を適用し」,当業者が容易になし得たことであると認定判断している
から,判断の枠組みは何ら変更されていないものと認められる。
確かに,審決は,相違点2(b)については当業者における周知技術
に基づいて容易想到と判断したものではあるが,相違点2(b)は,本
件補正により請求項1に加えられた構成の一部にすぎない上,容易性判
断の際に勘案した周知技術は,「一般に,メモリに用いられている電界
効果トランジスタが,ゲート電圧に一定以上の高電圧が印加されると容
易に破壊されることは,当業者における技術常識であり,当該技術常識
に基づき,メモリにおける昇圧回路において,電界効果トランジスタが
破壊することのないよう,電圧を一定値以下に制限することは,例えば,
上記引用例2の摘記事項(h)(判決注:「摘記事項(g)」の誤記。)
に『昇圧回路の出力信号が電源電圧以上であって,かつ所定の値以下の
電圧とされる。これにより,昇圧回路の出力信号を受ける回路素子の破
壊を防止することができる。』と記載されているように,当業者におけ
る周知技術である。」(審決17頁2~10行)と認定しているように,
自明ともいえる技術常識や,審査段階の当初より原告に提示された引用
例2の記載を,当業者の技術水準を示すための周知例として参照しつつ
認定されたものであって,審決の段階において,新たな文献から導びか
れた技術的事項に基づいて容易推考(想到)の認定をしたものではない。
以上のとおり,上記周知技術は,引用例2を参照した当業者において
は当然に認識し得る技術的事項にすぎないから,審決が,相違点2(b)
について,技術常識と引用例2の記載を参照して認定された周知技術に
基づいて進歩性の判断を行うに際して改めて拒絶理由を通知しなかっ
たとしても,原告にとって意見書の提出や補正の機会が奪われたという
ことはできない。したがって,手続違背に関する原告の上記主張は採用
することができない。
(エ)なお,この点に関し,原告は,前記第3,1(4)ア(ア)において,周
知性を示すために引用例2(甲2)が用いられ,相違点2(b)に係る
構成が引用例2に記載されていると誤って認定した旨主張する。
しかし,そもそも,審決が引用例2(甲2)の記載に基づいて認定判
断した技術的事項の適否は,審判における,平成5年法律第26号によ
る改正前の特許法159条2項が準用する同法50条に違反する手続
の違法性と直接の関係はないというべきであるし,審決は,「相違点2
(b)に係る構成が引用例2に記載されている」と認定したものではな
く,また,相違点2(b)に係る構成全体が周知技術であると認定した
ものでもないことは審決の記載から明らかであるから,原告の上記主張
は採用することができない。
イ取消事由2(相違点2(b)についての判断の誤り)について
(ア)相違点2(b)は,審決書15頁5行から9行記載のとおり,「本願
発明は,『前記高レベル電圧』が,『当該DRAMが機能している間,
前記高論理レベル電圧+FETの閾値電圧とDRAMの信頼性を損な
うような前記高論理レベル電圧+2xFETの閾値電圧との間の電圧』
であるのに対して,引用発明1は,『昇圧電圧』についてそのような特
定がなされていない点」であるので,まず,この点の容易想到性につい
て検討する。
a下限値(高論理レベル電圧+FETの閾値電圧)につき
引用例2の従来技術の欄(前記(3)ア(ア))に記載されているとおり,
一般に,DRAMにおいて,昇圧回路で発生させた高電圧を用いてワ
ード線を駆動する理由は,メモリセルの電荷蓄積コンデンサからデー
タを読み出したり当該コンデンサにデータを書き込む際に,アクセス
トランジスタとして機能しているnチャネル電界効果トランジスタ
のしきい(閾)値電圧によって,読み出し電圧又は書き込み電圧が低
下することを防止するためであることは,当業者における技術常識と
認められる。
そうすると,引用発明1における「昇圧電圧」においても,それが
高論理レベル電圧nチャネル電界効果トランジスタのしきい値を加
えた電圧よりも低ければ十分な効果を奏し得ないことは,上記技術常
識に照らし,当業者が直ちに察知し得たものと認められる。
したがって,引用発明1において,「昇圧電圧」の下限を,本願発
明のように「当該DRAMが機能している間,前記高論理レベル電圧
+FETの閾値電圧」とすることは,当業者が当然に想到し得たこと
と認められる。
b上限値(DRAMの信頼性を損なうような前記高論理レベル電圧+
2xFETの閾値電圧)につき
引用例2の従来技術の欄(前記(3)ア(ア))の「情報記憶用キャパシ
タとアドレス選択用のMOSFETにより構成される1MOSFE
T型メモリセルを用いたダイナミック型RAM等の半導体集積回路
装置においては,・・・」との記載から明らかなように,メモリに用
いられている電界効果トランジスタとしてMOSFETが用いられ
ることはよく知られたことであって,本願の優先権主張日(平成2年
〔1990年〕4月6日)前に公開された乙4文献(特開昭60-5
7659号公報,公開日昭和60年4月3日)に[背景技術]とし
て,「MOS集積回路装置では,入力端子に静電気などの過電圧が印
加されることにより内部回路特に入力回路を構成するMOSFET
(絶縁ゲート型電界効果トランジスタ)のゲートが破壊され易い。」
(1頁右欄2~5行)との記載があり,また,同じく乙5文献(特開
昭61-144857号公報,公開日昭和61年7月2日)の[従
来の技術]として「MOS型トランジスタのゲート絶縁膜はきわめて
薄い為,ゲート電極に印加される電圧が過大になると破壊され易い欠
点を有している。」(1頁右欄2~4行)と記載されていることから
も明らかなとおり,メモリに用いられているMOS型電界効果トラン
ジスタが,ゲート電圧に一定以上の高電圧が印加されると容易に破壊
されることは当業者における技術常識であった。そして,引用例2の
前記(3)アに「昇圧回路の出力信号が電源電圧以上であって,かつ所
定の値以下の電圧とされる。これにより,昇圧回路の出力信号を受け
る回路素子の破壊を防止することができる。」(9頁右下欄20行か
ら10頁左上欄4行)と記載されているように,上記技術常識に基づ
き,メモリにおける昇圧回路において電界効果トランジスタを破壊す
ることのないように電圧を一定値以下に制限することも周知技術で
あったと認められる。
したがって,引用発明1において,上記周知技術を適用し,「DR
AMが機能している間」,「昇圧電圧」を「DRAMの信頼性を損な
うような」電圧とならないように低く抑えることは,当業者が容易に
想到し得たことである。
そして,引用例2の前記(3)アの「信号φxのハイレベルを制限す
るために,この例では,電圧制限手段が昇圧回路の出力側に設けられ
る。すなわち,・・・ダイオード形態とされたMOSFETQ59お
よびQ60による出力電圧のレベル制限回路が設けられる。これによ
り,信号φxのハイレベルはVcc+2Vth(VthはMOSFE
TQ59とQ60のしきい値電圧)に制限される。」(10頁右上欄
下2行~左下欄7行)という記載から明らかなように,「昇圧電圧」
の上限値として,「前記高論理レベル電圧+2xFETの閾値電圧」
を選択することは,当業者であれば容易に想到しうることである。
したがって,引用発明1において上記周知技術を適用し,DRAM
が機能している間,「昇圧電圧」を「DRAMの信頼性を損なうよう
な」電圧とならないよう低く抑えるに当たり,「昇圧電圧」の上限値
を本願発明のように,「DRAMの信頼性を損なうような前記高論理
レベル電圧+2xFETの閾値電圧」とすることは,当業者が容易に
なし得たことである。
c以上によれば,引用発明1において,本願発明のように「前記高レ
ベル電圧」を「当該DRAMが機能している間,前記高論理レベル電
圧+FETの閾値電圧とDRAMの信頼性を損なうような前記高論
理レベル電圧+2xFETの閾値電圧との間の電圧」とすることは,
当業者が容易に想到し得たと認められる。
(イ)原告の主張に対する補足的説明
a原告は,前記第3,1(4)イ(ア)において,メモリにおける昇圧回
路において電界効果トランジスタが破壊することのないように電圧
を一定値以下に制限することは技術常識や周知技術とはいえず,引用
例2はセルアクセストランジスタの破壊防止を開示しているのでは
なく,メモリアレイの外側にあるトランジスタの破壊防止を開示して
いるにすぎないと主張する。
しかし,審決は,メモリに用いられている電界効果トランジスタが,
高電圧が印加されると容易に破壊されるとの技術常識に基づいて,メ
モリの昇圧回路の出力を受ける電界効果トランジスタが破壊するこ
とのないよう,当該昇圧回路の出力電圧をトランジスタの破壊電圧よ
り低くすること,つまり一定値以下に制限することが必要であること
を指摘したものであり,前記のとおり,上記事項が周知技術あるいは
技術常識というべきものであることは明らかである。
そして,過電圧に弱いという性質はすべての電界効果トランジスタ
についてあまねくいえることであるし,上記認定は,特定の電界効果
トランジスタを対象としたものではなく,昇圧回路の出力を受ける電
界効果トランジスタにおいて共通のものであることは,審決の上記認
定の過程からも明らかである。
また,引用例2の「昇圧回路の出力信号が電源電圧以上であって,
かつ所定の値以下の電圧とされる。これにより,昇圧回路の出力信号
を受ける回路素子の破壊を防止することができる。」との記載は,甲
2の「回路素子」がどのような素子を意味するものであっても,審決
の上記認定と矛盾するものではないから,上記周知技術の認定に当た
って,周知例として引用例2の上記記載を参照したことは誤りという
ことはできない。
b次に,原告は,前記第3,1(4)イ(イ)において,下限値に関し,
引用発明1の昇圧電圧Vbsの下限値は約3.3Vであって,本願発
明の下限値よりずっと低いと主張する。
しかし,後記ウ(ア)のとおり,引用発明1において「昇圧電圧」は,
「DRAMが機能している間」ほぼ一定の値に調整されていると認め
られ,また,その際に「昇圧電圧」の下限を,本願発明のように「高
論理レベル電圧+FETの閾値電圧」とすることは,上記技術常識を
勘案のうえ当業者が当然になし得たものと認められるから,引用発明
1の昇圧電圧の実際の下限値は,本願発明の下限値よりもずっと低い
という原告の上記主張は採用できない。
cまた,原告は,前記第3,1(4)イ(ウ)において,上限値に関し,
「電圧Vdd+2Vtnという上限値に格別の技術的意味があると
は認められない」として,審決の判断及び被告の主張は誤りであると
主張する。
しかし,本願発明において,「前記高レベル電圧」の上限を「前記
高論理レベル電圧+2xFETの閾値電圧」としたことの理由は,本
願明細書の段落【0005】~【0007】の記載からすると,従来
はブートストラップ回路によって供給される高電圧が電圧Vdd+
2Vtnを超えるように設計されていたため,メモリの信頼性を損ね
ることがあったというものであり,本願明細書にはそれ以上の理由は
記載されていない。そして,前記認定のとおり,メモリにおける昇圧
回路において,電界効果トランジスタを破壊することのないように電
圧を一定値以下に制限することも周知技術と認められ,また,引用例
2から「高論理レベル電圧+2xFETの閾値電圧」とすることは当
業者であれば容易に選択可能な数値であるから,「電圧Vdd+2V
tn」という上限値に格別の技術的意味があるということはできず,
原告の上記主張は採用することができない。
ウ取消事由3(相違点2(c)についての判断の誤り)について
(ア)相違点2(c)は,審決書15頁10行~12行記載のとおり,「本
願発明は,『前記高レベル電圧』が,『当該DRAMが機能している間』,
『実質的に一定である電圧に調整され』ているのに対して,引用発明1
は,『昇圧電圧』についてそのような特定がなされていない点」である
ので,まず,この点の容易想到性について検討する。
a上記のとおり,本願発明においては「高レベル電圧」が「実質的に
一定である電圧」という限定がされているが,本願明細書等には,高
レベル電圧がどの程度正確に制御され「実質的に一定である」かにつ
いての説明も,「高レベル電圧」を一定にするための具体的回路等も,
さらには「高レベル電圧」を「実質的に一定である電圧」とすること
による作用効果についても明示の記載はない。
そこで,本願発明における「実質的に一定である電圧」の意義を検
討するに,本願明細書の段落【0008】の記載のとおり,本願発明
は「正確に,ワード線駆動電圧を,制御する回路を提供することを目
的とする」ものであることからすれば,本願発明は,専ら「ワード線
駆動機能」に関し正確な駆動電圧を得ることに特徴を有するものとい
えるから,本願発明の「高レベル電圧」が「DRAMが機能している
間,実質的に一定である」とは,ワード線が駆動されている間にメモ
リの動作に支障がない程度に一定であることを意味するものと認め
られる。
b一方,メモリにおいて,電源電圧やそれを昇圧することによって生
成された昇圧電圧が大きく変動すればメモリの動作に支障を来すこ
とは当業者にとって自明な事項というべきであるから,引用発明1に
おける「昇圧電圧」もメモリの動作に支障を来すことがない程度に一
定となっているものと認められ,実際,引用例1の第7図(FIGURE7)
によれば,引用発明1におけるワード線「WDRVk」が速やかにほ
ぼ一定の値となっていることが認められる。
cしたがって,相違点2(c)は実質的な相違点ということはできず,
そうでないとしても,「前記高レベル電圧」が「当該DRAMが機能
している間」,「実質的に一定である電圧」に調整することは,引用
発明1から当業者が容易に想到し得たというべきである。
(イ)原告の主張に対する補足的説明
a原告は,前記第3,1(4)ウ(ア)において,本願発明はブートスト
ラッピングを行う回路を一切廃したものであるのに対し,引用発明1
はブートストラップ回路を用いたものであるから,引用発明1からブ
ートストラッピングを行う回路を除去して本願発明の構成に至るこ
とは当業者には容易想到ではないと主張する。
しかし,本願明細書を参照しても,上記「高レベル電圧(Vpp)」
を,「当該DRAMが機能している間,前記高論理レベル電圧+FE
Tの閾値電圧とDRAMの信頼性を損なうような前記高論理レベル
電圧+2xFETの閾値電圧との間の実質的に一定である電圧に調
整」することが,ブートストラップ回路の使用を排除することを特定
していると合理的に認定することができる根拠は存在しない。
また,本願明細書の図1(甲4)には,DRAMのワード線に「高
レベル電圧(Vpp)」を与える回路構成と,「高レベル電圧(Vp
p)」がレベルシフタの第1及び第2のプルアップFETのソースに
直接印加される回路構成は記載されているが,「高レベル電圧(Vp
p)」を生成する回路及び「高レベル電圧(Vpp)」を一定に制御
する回路は開示されておらず,「本発明は,ダブルブートストラッピ
ング回路の必要性を無くし」たものであるとしても,そのための具体
的な回路が開示されているとはいえない。
そうすると,本願の請求項1の「・・・2次デコーダ出力レベルを
与える前記高レベル電圧は,当該DRAMが機能している間,前記高
論理レベル電圧+FETの閾値電圧とDRAMの信頼性を損なうよ
うな前記高論理レベル電圧+2xFETの閾値電圧との間の実質的
に一定である電圧に調整され,・・・」という記載では,「高レベル
電圧(Vpp)」の生成及び制御にブートストラップ回路を用いるこ
とが排除されているとは解されない。
以上によれば,本願明細書には,本願発明の目的として「ダブルブ
ートストラッピング回路の必要性を無く」すことが記載されてはいる
ものの,本願発明において,「高レベル電圧(Vpp)」の生成及び
制御にブートストラップ回路を用いることが完全に排除されている
と認めることはできないから,原告の上記主張は採用することができ
ない。
b次に,原告は,前記第3,1(4)ウ(イ)において,引用発明1は,
当該メモリが機能している間,昇圧電圧が約3.3Vと約5.7Vと
の間で上昇・下降を繰り返しているから実質的に一定となっていると
はいえないのに対し,本願発明は,高レベル電圧はアドレス信号入力
時に既に実質的に一定の高い電圧値であり,ワード線が駆動していな
い間も高レベル電圧は一定であってその都度高い電圧に上昇させる
必要はなく,メモリ動作速度が速いという効果が得られると主張す
る。
しかし,前記(ア)bで検討したとおり,引用発明1における「昇圧
電圧」は,「DRAMが機能している間」,ほぼ一定の値に調整され
ており,前記イ(ア)aで検討したとおり,その際に,「昇圧電圧」の
下限を,本願発明のように,「高論理レベル電圧+FETの閾値電圧」
とすることは当該技術分野における技術常識を勘案のうえ当業者が
当然になし得たものであるから,「昇圧電圧」は,当該メモリの機能
している間約3.3Vと約5.7Vとの間で上昇・下降を繰り返して
いるから実質的に一定でないとの原告の上記主張は採用することが
できない。
また,後記cで検討するとおり,本願発明においてもワード線が駆
動していない間も高レベル電圧は一定であってその都度高い電圧に
上昇させる必要はないとはいえず,前記aで検討したとおり,本願発
明においても,ブートストラップ回路を用いることは排除されていな
いこと,原告が「メモリ動作速度が速いという効果」の根拠とする甲
27文献の記載に関しても,そもそも同文献の発行された時期(19
89年10月)及び内容をみると,同文献が引用例1と同一の回路を
説明したものかどうかは必ずしも明らかではないから引用発明1の
回路の動作を説明するために甲27文献を引用するのは適切ではな
いというべきであるが,仮にそうでないとしても,甲27文献第8図
(Fig.8)(b)は,甲27文献第8図(a)の回路の動作の一例で
あって,甲27文献第8図(a)の回路の動作は,甲27文献第8図
(b)に示されたものに限られず,引用発明1において,アドレス信
号入力から「ワード線WDRVk」の電圧が立ち上がるまでの時間は,
アドレス信号と「XVALID」信号それぞれの入力のタイミングを
調整することで短くできることは当業者には自明であること,また,
甲27文献第8図(b)には横軸に時間の単位と目盛が付されていな
いため,甲27文献第8図(b)からは,アドレス信号入力から「ワ
ード線WDRVk」の電圧が立ち上がるまでに要する時間は不明であ
ることからすれば,本願発明が引用発明1と比べて,「メモリの読み
取り書き込み速度」について,原告が主張するような格別の効果を奏
するとはいえない。
よって,「本願発明においては,・・・その都度高い電圧に上昇さ
せる必要はなく,メモリ動作速度が速いという効果が得られる。」と
の原告の主張は採用することができない。
cさらに,原告は,前記第3,1(4)ウ(ウ)において,本願発明におけ
る「DRAMが機能している間」とは,DRAMが何らかの機能を発
揮している間の意味であり,ワード線が駆動されている間だけに限ら
れるものではないと主張する。
しかし,本願明細書の段落【0018】及び【0020】によれば,
本願発明においてワード線が選択されている場合,2次デコーダ出力
レベルを与える「高レベル電圧(Vpp)」は「Vdd+Vtn」で,
「DRAMの信頼性を損なう過剰電圧より低い値になるように選択
される」と記載され,また,本願明細書の段落【0019】によれば,
本願発明においてワード線が選択されていない場合,「Vppレベル
にある第一制御ノード8Aはパストランジスタ14Aをディスエー
ブルする一方,プルダウントランジスタ13Aをイネーブルして,ワ
ード線1をアースに保持する」から,本願発明の「第1及び第2のプ
ルアップFET(7A,7B)」のソースに直接印加される「高レベ
ル電圧(Vpp)」は,「パストランジスタ14Aをディスエーブル
する一方,プルダウントランジスタ13Aをイネーブル」することが
できる電圧であればよいと認められる。
そうすると,本願発明においてワード線が選択されている場合,本
願発明の目的を達成するためには,2次デコーダ出力レベルを与える
「高レベル電圧(Vpp)」を,「前記高論理レベル電圧+FETの
閾値電圧とDRAMの信頼性を損なうような前記高論理レベル電圧
+2xFETの閾値電圧との間の実質的に一定である電圧に調整」す
る必要があること,これに対し,本願発明においてワード線が選択さ
れていない場合には,「ワード線」の電位はアースに保持されるから,
2次デコーダ出力レベルを与える「高レベル電圧(Vpp)」を「前
記高論理レベル電圧+FETの閾値電圧とDRAMの信頼性を損な
うような前記高論理レベル電圧+2xFETの閾値電圧との間の実
質的に一定である電圧に調整」する必要はなく,「高レベル電圧(V
pp)」は,「パストランジスタ14Aをディスエーブルする一方,
プルダウントランジスタ13Aをイネーブル」することができる電圧
であればよいことが明らかである。
そして,前記aで検討したとおり,本願発明において,「高レベル
電圧(Vpp)」の生成及び制御にブートストラップ回路を用いるこ
とは排除されていないから,本願発明には,上記のように,ワード線
が選択されている場合とそうでない場合とで,「高レベル電圧(Vp
p)」の値が異なるものも含まれることは明らかである。
以上によれば,本願発明の「2次デコーダ出力レベルを与える前記
高レベル電圧は,当該DRAMが機能している間,前記高論理レベル
電圧+FETの閾値電圧とDRAMの信頼性を損なうような前記高
論理レベル電圧+2xFETの閾値電圧との間の実質的に一定であ
る電圧に調整され」における,「DRAMが機能している間」とは,
「ワード線が選択されている場合」,すなわち,「ワード線ドライバ」
が「ワード線駆動動作」を行い,「高レベル電圧(Vpp)」を「選
択的に前記ワード線に印加」している間と解するのが合理的であると
認められるから,原告の上記主張は採用することができない。
dさらに,原告は,前記第3,1(4)ウ(エ)において,2次デコーダも
動作するために電源電圧を必要としており,そのための電源電圧が高
レベル電圧Vppなのであり,請求項1の「2次デコーダ出力レベル
を与える」とは,高レベル電圧Vppが2次デコーダに電源電圧を与
えるという意味であり,「前記高レベル電圧」が「2次デコーダ」の
出力電圧であることを意味するものであるとの被告の主張は誤りで
あると主張する。
しかし,本願明細書には,「2次デコーダ」について,「第一制御
ノード8A(又は,第一制御ノード8Aのバッファーされたバージョ
ン)は,パストランジスタ14Aのゲートと,プルダウントランジス
タ13Aのゲートとに,印加されている。パストランジスタ14Aの
ソースはVpp線,すなわち,Vss又はVppレベルを供給する2
次デコーダの出力に接続されている一方,そのドレインはワード線1
に接続されている。プルダウントランジスタ13Aは,そのソースが
アースに接続されている一方,そのドレインがワード線1に接続され
ている。」(段落【0018】)との記載があるのみであって,そこ
には「2次デコーダの出力」が「Vss又はVppレベルを供給する」
ことが記載されているにすぎない。そして,「2次デコーダ」を動作
するための電源電圧が「高レベル電圧(Vpp)」であることは,本
願明細書には記載されておらず,また,本願明細書の記載から自明で
あるともいえない。
そうすると,原告の上記主張は,本願明細書の記載に基づかないも
のであり,採用することができない。
3結論
以上のとおりであるから,本願発明は引用発明1及び引用発明2に基づいて
当業者が容易に想到できるとした審決の結論に誤りはない。
よって,原告の請求を棄却することとして,主文のとおり判決する。
知的財産高等裁判所第1部
裁判長裁判官中野哲弘
裁判官東海林保
裁判官矢口俊哉

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時給 当社規定による
勤務地 〒108-0023 東京都港区芝浦4-16-23アクアシティ芝浦9階
その他 明るく楽しい職場です。
シフトは週40時間以上
ロースクール生歓迎
経験不問です。

応募方法
写真付きの履歴書を以下の住所までお送り下さい。
履歴書の返送はいたしませんのであしからずご了承下さい。
〒108-0023 東京都港区芝浦4-16-23アクアシティ芝浦9階
ITJ法律事務所
[email protected]
採用担当宛