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平成２３年９月２８日判決言渡
平成２２年（行ケ）第１０３１７号審決取消請求事件（特許）
口頭弁論終結日平成２３年９月２１日
判決
原告モーセッド・テクノロジーズ・
インコーポレイテッド
訴訟代理人弁理士伊東忠彦
同大貫進介
同山口昭則
同伊東忠重
被告特許庁長官
指定代理人西脇博志
同北島健次
同樋口信宏
同田村正明
主文
１原告の請求を棄却する。
２訴訟費用は原告の負担とする。
３この判決に対する上告及び上告受理申立てのための
付加期間を３０日と定める。
事実及び理由
第１請求
特許庁が不服２００９－８０１０号事件について平成２２年５月２７日に
した審決を取り消す。
第２事案の概要
１本件は，原告が名称を「ダイナミックメモリのワード線駆動システム」（平
成１８年７月１０日付け補正後は「ダイナミックランダムアクセスメモリ」）
とする発明につき特許出願をしたところ，拒絶査定を受けたので，これに対す
る不服の審判請求をし，その中で原告は平成２１年５月１３日付けで特許請求
の範囲の変更を内容とする補正（請求項の数８）をしたが，特許庁から請求不
成立の審決を受けたことから，その取消しを求めた事案である。
２争点は，上記平成２１年５月１３日付け補正後の請求項１に係る発明が下記
引用例との間で進歩性を有するか（特許法２９条２項）である。
記
・引用例１：１９８９IEEEISSCCDigestofTechnicalPapersP.２４８－
２４９（１９８９－２）FAM１６．６：”A４５ns１６MbDRAMwith
Triple-WellStructure”（頒布日１９８９年（平成元年）２
月１７日，発表者SyusoFujii外［ToshibaCorporation等］甲
１。以下，これに記載された発明を「引用発明１」という。）
・引用例２：特開昭６３－２３９６７３号公報（発明の名称「半導体集積回路
装置」，公開日昭和６３年（１９８８年）１０月５日，甲２。以
下，これに記載された発明を「引用発明２」という。）
第３当事者の主張
１請求の原因
(1)特許庁における手続の経緯
原告は，１９９０年（平成２年）４月６日及び１９９１年（平成３年）４
月５日の優先権（イギリス）を主張して平成３年４月６日付けの原出願（特
願平３－７３３７９号。）からの分割出願として，平成１４年１１月１４日，
名称を「ダイナミックメモリのワード線駆動システム」とする発明につき特
許出願（特願２００２－３３１０５４号。請求項の数１９。公開公報は特開
２００３－１７８５８２号，甲７）をし，平成１５年５月２７日付け（請求
項２，４，９の変更，甲５），平成１８年７月１０日付け（全文変更。発明
の名称を「ダイナミックランダムアクセスメモリ」とするほか，請求項の数
を７等に変更，甲１０），及び平成２０年１２月１０日付け（請求項の数を
８に変更，甲１７）で各手続補正をしたが，平成２１年１月７日付けで拒絶
査定を受けたので，これに対する不服の審判請求をした。
特許庁は上記請求を不服２００９－８０１０号事件として審理し，その中
で原告は平成２１年５月１３日付けで特許請求の範囲の変更を内容とする
（請求項の数８。以下「本件補正」という。甲２０）をしたが，特許庁は，
平成２２年５月２７日，「本件審判の請求は，成り立たない。」との審決（出
訴期間として９０日附加）をし，その謄本は同年６月８日原告に送達された。
(2)発明の内容
平成２１年５月1３日付け本件補正後の請求項の数は前記のとおり８であ
るが，その請求項１（以下「本願発明」という。）の内容は，以下のとおり
である。
【請求項１】
チャージ蓄積コンデンサ及びアクセス電界効果トランジスタ（ＦＥＴ）を
有するメモリセルであり，該アクセスＦＥＴのドレイン・ソース回路がビッ
ト線と前記チャージ蓄積コンデンサとの間に接続され，前記アクセスＦＥＴ
のゲートがワード線に接続されているメモリセル；及び
レベルシフタおよび単一のＰ－チャンネルパスＦＥＴを有するワード線
ドライバ；
を備えた，ワード線駆動機能を有するダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）であって：
前記ワード線ドライバは，それぞれ高論理レベル電圧を選択的に有する複
数のワード線選択アドレス信号を受信し，高レベル電圧を前記Ｐ－チャンネ
ルパスＦＥＴのソース・ドレイン回路を通じて選択的に前記ワード線に印加
することによりワード線駆動動作を行い，
２次デコーダ出力レベルを与える前記高レベル電圧は，当該ＤＲＡＭが機
能している間，前記高論理レベル電圧＋ＦＥＴの閾値電圧とＤＲＡＭの信頼
性を損なうような前記高論理レベル電圧＋２ｘＦＥＴの閾値電圧との間の
実質的に一定である電圧に調整され；
前記レベルシフタは，第１および第２のプルアップＦＥＴと第１および第
２のプルダウンＦＥＴとを含み；
前記高レベル電圧が前記第１および第２のプルアップＦＥＴのソースに
直接印加され，
前記第１のプルアップＦＥＴのドレインと第１のノードとの間に電流経
路が形成され，
前記第２のプルアップＦＥＴのドレインと第２のノードとの間に電流経
路が形成され，
前記第１のプルダウンＦＥＴのドレインと前記第１のノードとの間に電
流経路が形成され，
前記第２のプルダウンＦＥＴのドレインと前記第２のノードとの間に電
流経路が形成され，
前記第１のノードの電圧が前記第２のプルアップＦＥＴのゲートに印加
され，
前記第２のノードの電圧が前記第１のプルアップＦＥＴのゲートに印加
され，
前記第１および第２のプルダウンＦＥＴのゲートは前記ワード線選択ア
ドレス信号に応答し，前記第１のノードは選択的にプルアップまたはプルダ
ウンされ，前記レベルシフタは，前記ワード線選択アドレス信号に応答する
ことにより，前記第１のノードから前記パスＦＥＴのゲートへと前記高レベ
ル電圧を選択的に供給するように動作する，
ことを特徴とするＤＲＡＭ。
(3)審決の内容
ア審決の内容は，別添審決写しのとおりである。その要点は，本願発明は，
周知技術を勘案することにより，引用発明１及び引用発明２に基づいて当
業者（その発明の属する技術の分野における通常の知識を有する者）が容
易に発明することができたから特許法２９条２項により特許を受けるこ
とができない，というものである。
イなお，審決が認定した引用発明１及び引用発明２の内容，本願発明と引
用発明１との一致点及び相違点１，２は，上記審決写しのとおりである。
(4)審決の取消事由
しかしながら，審決には，以下のとおりの誤りがあるから，審決は違法と
して取り消されるべきである。
ア取消事由１（手続違背）
(ｱ)審決の理由は，本願発明と引用発明１との相違点２（ｂ）が周知技術
であるというものであり，周知性を示すために引用例２（甲２）が用い
られ，相違点２（ｂ）に係る構成が引用例２に記載されていると誤って
認定した。
(ｲ)引用例２は審査の段階でも引用された文献であるが，その際にはいわ
ゆる組合せによる進歩性否定であったのに対し，審決は相違点２（ｂ）
に係る構成が周知技術であるという新たな拒絶理由により，本願発明に
ついて拒絶理由通知を発することなく拒絶審決をなしたものである。
しかし，審査及び審決における拒絶理由は，同じ特許法２９条２項の
規定によるものではあっても，進歩性否定の論理づけが異なり，異なる
拒絶理由である。このような場合は，拒絶査定不服審判において拒絶査
定の理由と異なる理由を発見した場合に当たるということができ，拒絶
理由通知制度が要請する手続的適正の保障の観点からも，特許法１５９
条２項で準用する同法５０条の規定に従い，新たな拒絶理由通知を発
し，出願人たる原告に意見を述べさせる機会を与えることが必要であっ
た。
(ｳ)それにもかかわらず，審決は，原告に意見を述べる機会を与えずに，
相違点の判断の基礎として引用例２に記載されていると誤って判断し
た周知技術を用いているのであるから，この手続の瑕疵は審決の結論に
影響を及ぼす重大な違法である。
イ取消事由２（相違点２（ｂ）についての判断の誤り）
(ｱ)審決は，相違点２（ｂ）に関し，「一般に，メモリに用いられている
電界効果トランジスタが，ゲート電圧に一定以上の高電圧が印加される
と容易に破壊されることは，当業者における技術常識であり，・・・メ
モリにおける昇圧回路において，電界効果トランジスタが破壊すること
のないよう，電圧を一定値以下に制限することは，例えば，上記引用例
２の摘記事項（ｈ）に『昇圧回路の出力信号が電源電圧以上であって，
かつ所定の値以下の電圧とされる。これにより，昇圧回路の出力信号を
受ける回路素子の破壊を防止することができる。』と記載されているよ
うに，当業者における周知技術である。」（審決１７頁２～１０行）と
判断している。
しかし，引用例２の「昇圧回路の出力信号を受ける回路素子の破壊を
防止することができる」における回路素子とは，メモリアレイ（Ｍ－Ａ
ＲＹ）の外側にあるＭＯＳＦＥＴＱ３５のことであって，引用例２はセ
ルアクセストランジスタの破壊防止を開示しているのではなく，メモリ
アレイの外側にあるトランジスタの破壊防止を開示しているにすぎな
い。すなわち，引用例２においては，メモリアレイ外側にあるＭＯＳＦ
ＥＴＱ３５のゲート絶縁膜の破壊防止は記載されているが，「ワード線
に接続されたアクセス電界トランジスタ（ＦＥＴ）(３Ａ，３Ｂ)」の破
壊防止は記載されていない。
したがって，本願発明のように，「ワード線に接続されたアクセス電
界トランジスタ（ＦＥＴ）(３Ａ，３Ｂ)の信頼性を損なうような高論理
レベル電圧(Ｖｐｐ)＋２ｘＦＥＴの閾値電圧(２Ｖｔｎ)を超えないよ
うに調整」するという特徴は技術常識でもなければ，周知技術ともいえ
ない。
本願発明は，特許請求の範囲に記載しているように，ＤＲＡＭのメモ
リセル内部のアクセス電界効果トランジスタのゲートに印加されるワ
ード線の電圧を問題にしている発明であるにもかかわらず，審決はそれ
を無視して，単に半導体メモリ素子という広い概念を利用することによ
り，引用発明１に対して引用例２に記載されているという周知技術を適
用しており，違法である。
(ｲ)下限値について
審決は，「引用発明において，『昇圧電圧』の下限を，本願発明のよ
うに，『当該ＤＲＡＭが機能している間，前記高論理レベル電圧＋閾値
電圧』とすることは，当業者であれば当然になし得たことである。」（審
決１６頁下から２行～１７頁１行）と判断するが，誤りである。
すなわち，引用例１と複数の著者が同じで題名も同じ文献である「A
45-ns16-MbitDRAMwithTriple-WellStructure」IEEEJOURNALOF
SOLID-STATECIRCUITS,VOL.24,NO.5,OCTOBER1989」（甲２７。
以下「甲２７文献」という。）を参照すれば，引用発明１の昇圧電圧Ｖ
ｂｓの下限値はＶｉｎｔ－ｖｔ（約３．３Ｖ）となっているのであって，
この電圧値は本願発明の高レベル電圧の下限値である「高論理レベル電
圧＋ＦＥＴの閾値電圧（Ｖｄｄ＋Ｖｔｎ）」（＝４Ｖ＋約０．７Ｖ＝約
４．７Ｖ）よりもずっと低い。一方，本願発明のＤＲＡＭでは，アドレ
ス信号を入力してメモリセルの読み出し書き込みをするときだけでは
なく，当該ＤＲＡＭの機能している間，前記高レベル電圧の下限が高論
理レベル電圧＋閾値電圧（Ｖｄｄ＋Ｖｔｎ）に保たれている。審決はこ
の相違点について容易性の判断をしておらず，違法である。
(ｳ)上限値について
また，審決は，「メモリの信頼性を損ねることがあったので，本願発
明においては，電圧Ｖｄｄ＋２Ｖｔｎを超えないようにしたという程度
のことであって，電界効果トランジスタの破壊，及びそれに伴うメモリ
の信頼性低下という観点から見て，電圧Ｖｄｄ＋２Ｖｔｎという上限値
に格別の技術的意味があるとは認められない。」（審決１８頁２～６行）
と判断しているが，誤りである。
審決は単に「・・・ようにしたという程度のことである」などという
安易な認定をしているが，本願発明の発明者は，Ｖｄｄ＋２Ｖｔｎの過
剰電圧をセルアクセストランジスタのゲートに印加すると信頼性を損
ねることを初めて見いだし，「ワード線に接続されたアクセス電界トラ
ンジスタ（ＦＥＴ）(３Ａ，３Ｂ)の信頼性を損なうような高論理レベル
電圧(Ｖｐｐ)＋２ｘＦＥＴの閾値電圧(２Ｖｔｎ)を超えないように調
整」するという具体的な特徴に至ったのである。
(ｴ)以上のとおり，「したがって，引用発明において，当該周知技術を適
用し，ＤＲＡＭが機能している間，『昇圧電圧』を，電界効果トランジ
スタが破壊することのないような低い電圧とすること，すなわち，『昇
圧電圧』を『ＤＲＡＭの信頼性を損なうような』電圧とならないように
低く抑えることは，当業者が容易になし得たことである。」（審決１７
頁１１～１５行）との審決の判断は誤りである。
ウ取消事由３（相違点２（ｃ）についての判断の誤り）
(ｱ)審決は，相違点の２（ｃ）に関して，「引用発明における『昇圧電圧』
は，メモリの動作に支障を来すことがない程度に一定となっているもの
と認められる。」と認定しているが，誤りである。
すなわち，引用発明１では，引用例１の図４の説明から明らかなよう
に，ブートストラップ回路を用いている。しかし，本件明細書の段落【０
００６】の記載から明らかなとおり，ブートストラップ回路では，電圧
Ｖｄｄ＋２Ｖｔｎを越えてしまう。したがって，引用発明１の「昇圧電
圧」では，電圧Ｖｄｄ＋２Ｖｔｎを越えてしまい，メモリの動作に支障
を来すことがない程度に一定となっていないことは明らかである。ま
た，引用発明２もブートストラップ回路を用いる発明である。
これに対して，本件明細書の段落【０００８】に「本発明は，ダブル
ブートストラッピング回路の必要性を無くし，」と記載されていること，
ブートストラップ回路が電圧Ｖｄｄ＋２Ｖｔｎを越えてしまい一定の
電圧をもたらさないという事実から，本願発明は，ブートストラッピン
グ（bootstrapping）を行う回路を一切廃したものであって，ブートス
トラップ回路を使用せずに高レベル電圧を実質的に一定である電圧に
調整している発明である。
このように，引用発明１から出発して本願発明に至るためには，引用
発明１からブートストラッピングを行う回路を除去しなければならず，
このようなことの動機も示唆もない状況において，引用発明１からブー
トストラッピングを行う回路を除去して本願発明の構成に至ることは
当業者には容易想到ではない。したがって，引用発明１及び引用発明２
から，本願発明の進歩性を否定することはできない。
(ｲ)この点に関し，被告は，引用例１の図７によれば，引用発明１におけ
るワード線「ＷＤＲＶｋ」が速やかにほぼ一定の値となっていることが
明らかであるから，引用発明１における昇圧電圧が一定でないという原
告の主張は誤りであると主張する。
しかし，引用発明１では，当該メモリが機能している間，昇圧電圧Ｖ
ｂｓが低電圧（約３．３．Ｖ）のときがあり，その後，約５．７Ｖへと
上昇しているのであって，実質的に一定となっていない。このことは，
甲２７文献をみれば明らかであり，甲２７文献によると，引用発明１は，
当該メモリが機能している間，昇圧電圧が約３．３Ｖと約５．７Ｖとの
間で上昇・下降を繰り返しており，いずれにしても実質的に一定となっ
てはいないことは明らかである。
これに対して，本願発明は，高レベル電圧はアドレス信号入力時に既
に実質的に一定の高い電圧値であり，ワード線が駆動していない間も高
レベル電圧は一定であってその都度高い電圧に上昇させる必要はなく，
メモリ動作速度が速いという効果が得られるのであって，引用発明１と
は大きな差違がある。
(ｳ)上記(ｲ)に関し，被告は，「ＤＲＡＭが機能している間」とは「ワー
ド線駆動機能」が働いている期間であると主張するが，誤りである。す
なわち，本願発明には，「ワード線が駆動されている間」との表現は存
在しないのであって，「ＤＲＡＭが機能している間」とは，ＤＲＡＭが
何らかの機能を発揮している間の意味であり，ワード線が駆動されてい
る間だけに限られない。例えば，ＤＲＡＭに電源が入ってから電源が切
れるまで，当該ＤＲＡＭが何らかの機能を発揮している間を意味する。
引用発明１においては，ＤＲＡＭに電源が入ってから電源が切れるまで
の間に，昇圧電圧Ｖｂｓが明らかに上昇下降を繰り返していて一定では
ないことは明らかである。
(ｴ)さらに，被告は，「前記高レベル電圧」が「２次デコーダ」の出力電
圧であることを意味するものであることが明らかであると主張してい
るが，誤りである。すなわち，本願発明において，一定電圧値である高
レベル電圧（Ｖｐｐ）は，レベルシフタ６に含まれるＰ－チャネルトラ
ンジスタ７Ａ，７Ｂのソースに直接印加されている。その印加電圧は，
Ｖｐｐ（高レベル電圧）であり，それが上下することはない。２次デコ
ーダも動作するために電源電圧を必要としており，そのための電源電圧
が高レベル電圧Ｖｐｐなのであり，請求項１の表現『２次デコーダ出力
レベルを与える』とは，高レベル電圧Ｖｐｐが２次デコーダに電源電圧
を与えるという意味である。仮に被告の主張どおりだとすると，本願発
明においては，請求項１に明記しているように，「前記高レベル電圧が
前記第１および第２のプルアップＦＥＴのソースに直接印加され」てい
るＤＲＡＭが本来の機能を発揮しなくなる。レベルシフタのトランジス
タ７Ａ及び７Ｂのソースに接続されているラインの電圧は常に高レベ
ル電圧値Ｖｐｐであって，ライン１５上の電圧と常に一致するわけでは
ないのである。
２請求原因に対する認否
請求原因(1)ないし(3)の各事実は認めるが，(4)は争う。
３被告の反論
審決の認定判断に誤りはなく，原告主張の取消事由はいずれも理由がない。
(1)取消事由１に対し
ア原告の主張(ｱ)につき
原告は，被告が相違点２（ｂ）に係る構成が引用例２に記載されている
と誤って認定したと主張するが，次のとおり，失当である。
相違点２（ｂ）の構成は，高レベル電圧が，当該ＤＲＡＭが機能してい
る間，①前記高論理レベル電圧＋ＦＥＴの閾値電圧と②ＤＲＡＭの信頼性
を損なうような前記高論理レベル電圧＋２ｘＦＥＴの閾値電圧との間の
電圧とする点である。しかし，審決の判断内容をみれば，審決が上記①及
び②の構成そのものが引用例２に記載されているとも，周知性が高い技術
事項とも認定していないことは明らかである。
したがって，審決において，相違点２（ｂ）に係る構成が引用例２に記
載されているという認定がなされていることを前提とする原告の主張は，
誤りである。
イ原告の主張(ｲ)につき
原告は，引用例２は審査の段階ではいわゆる組合せによる進歩性否定に
用いられたのに対し，審決においては周知技術であるという理由に用いら
れた点は新たな拒絶理由であるから，審判手続において被告が原告に意見
を述べる機会を与えなかったことは特許法５０条違反になる旨主張する。
確かに，審査段階での拒絶理由と審決とを比較すると，審査段階では，
引用発明１と引用例２に記載された技術とから本願発明が容易推考であ
ると認定しているのに対して，審決は，引用例２を組み合わせるまでもな
く引用発明１のみから本願発明が容易推考と認定し，当業者の技術水準を
示すための周知例として引用例２を例示したものであるといえる。
しかし，引用例１及び引用例２は，いずれも審査段階の当初より原告に
提示されたものであるから，原告がこれらの刊行物を検討し意見を述べる
機会は十分にあったものである。また，本願の出願経過からみて，原告は，
審判請求時には，引用例１及び引用例２の両刊行物を検討した上で，「高
論理レベル電圧＋ＦＥＴの閾値電圧の２倍よりも低い電圧」という構成が
推考容易であると認識していたものである。
したがって，新たな拒絶理由を通知しなかったことが，意見書の提出及
び補正の機会を奪うものでなかったことは明らかであるから，本願の審判
手続には，原告の主張するような特許法５０条に違反する手続違背はな
い。
(2)取消事由２に対し
ア原告の主張(ｱ)につき
(ｱ)原告は，「一般に，メモリに用いられている電界効果トランジスタが，
ゲート電圧に一定以上の高電圧が印加されると容易に破壊されること
は，当業者における技術常識であり，」との審決の認定が誤りであると
主張する。
しかし，上記審決の認定が正しいことは，乙４（特開昭６０－５７６
５９号公報。以下「乙４文献」という。），乙５（特開昭６１－１４４
８５７号公報。以下「乙５文献」という。），乙６（特開昭６１－１４
７６４号公報）の記載から明らかである。
(ｲ)原告は，「メモリにおける昇圧回路において，電界効果トランジスタ
が破壊することのないよう，電圧を一定値以下に制限することは，・・
・当業者における周知技術である。」との審決の認定は誤りであるとし，
その理由として，引用例２はセルアクセストランジスタの破壊防止を開
示しているのではなく，メモリアレイの外側にあるトランジスタの破壊
防止を開示しているにすぎないなどと主張する。
しかし，審決は，「ワード線に接続されたアクセス電界トランジスタ
（ＦＥＴ）(３Ａ，３Ｂ)の信頼性を損なうような高論理レベル電圧(Ｖ
ｐｐ)＋２ｘＦＥＴの閾値電圧(２Ｖｔｎ)を超えないように調整」する
という特徴が周知技術であると判断したものではない。審決は，メモリ
アレイの中にあるセルアクセストランジスタとも外側のトランジスタ
とも区別せず，メモリ内の昇圧回路の出力を受ける電界効果トランジス
タ全般に対して上記のような周知技術の認定をしているのである。そし
て，一般に，メモリ内には種々の機能を有する電界効果トランジスタが
無数に組み込まれているところ，それらは同一の構造（いわゆるＭＯＳ
構造）を有しており，過電圧に弱いという性質はすべての電界効果トラ
ンジスタについてあまねくいえることであるから，上記のような認定が
正しいことは明らかである。
イ原告の主張(ｲ)（下限値）につき
引用発明１においても，ワード線電圧である「ＷＤＲＶｋ」が，昇圧電
圧である一定の電圧に速やかに収束して安定し，ワード線が駆動されてい
る間において「昇圧電圧」が一定に制御されているから，引用発明１の昇
圧電圧が本願発明の高レベル電圧の下限値よりずっと低い値になること
はない。なお，アドレス信号が入る前の時点についていえば，本願発明に
おいては，高レベル電圧が２次デコーダの出力値Ｖｓｓであることから，
当該「高レベル電圧」は，原告の主張する本願発明の電圧の下限値４．７
Ｖどころか引用発明１より低い電圧になっていることが明らかである。し
たがって，原告の主張は誤りである。
ウ原告の主張(ｳ)（上限値）につき
ＦＥＴの構造・形状により破壊電圧は異なるのであるから，Ｖｄｄ＋２
Ｖｔｎという上限値が技術的意味を持たないことは明らかである。
現に，本願明細書の記載を見ても，従来，昇圧電圧が電圧Ｖｄｄ＋２Ｖ
ｔｎ（「高論理レベル電圧＋２ｘＦＥＴの閾値電圧」に相当）を超えるよ
うに設計されていたところ，メモリの信頼性を損ねたので，その値を超え
ないようにした旨が記載されているのみであり，Ｖｄｄ＋２Ｖｔｎという
上限値は，実験等により技術的に意味のある値を見いだしたものではな
く，たまたま原告が使用していたメモリ内のＦＥＴが「高論理レベル電圧
＋２ｘＦＥＴの閾値電圧」を超えると壊れてしまったという偶然の事象に
基づいて決定されたにすぎないものであって，当該上限値が技術的意義を
有していないことに疑いの余地はない。
この点に関し，原告は，具体的数値を示して，引用発明１の出力電圧Ｗ
ＤＲＶｋの上限値（約５．７Ｖ）は，本願発明における高レベル電圧（Ｖ
ｐｐ）の上限値（５．４Ｖ）よりも大きいなどと主張するが，ＶｄｄやＶ
ｔｈがどのような値かは不明であるから，原告の主張は，原告にとって都
合のよい仮定に基づくものであり，この点においても原告の主張が誤りで
あることは明らかである。
エ原告の主張(ｴ)につき
上記(ｲ)のとおり，技術的意義を有しない上限値を特定することに対し
て，当業者が適宜なし得る程度のことであると判断するのは当然のことで
あり，この点に関する審決の判断に誤りはない。
(3)取消事由３に対し
ア原告は，(ｱ)において，本願発明がブートストラップ回路を使用しない
ものであると主張するが，ブートストラップ回路を使用しないことについ
ては，本願の願書（平成１４年１１月１４日付け）に最初に添付された明
細書（甲４。以下「当初明細書」という。）の請求項１では「上記変換手
段は電圧昇圧用のブーストコンデンサを有さない」と特定されていた構成
を補正により削除し，現在の請求項１（本願発明）には記載も示唆もない
のであるから，原告の上記主張は，特許請求の範囲の記載に基づかないも
のであって，誤りである。
また，引用例１（甲１）の図４に記載された回路における昇圧電圧がメ
モリの動作に支障を来すことがない程度に一定であることは，当該回路が
メモリ用に設けられたものであることから自明な事項であり，実際，引用
例１の図７によれば，引用発明１におけるワード線「ＷＤＲＶｋ」が速や
かにほぼ一定の値となっていることが明らかであるから，引用発明１にお
ける昇圧電圧が一定でないという原告の主張も誤りである。
仮に，本願発明がブートストラップ回路を使用しないものであるとして
も，本願明細書（平成１８年７月１０日付け補正後のもの，甲１０）の「ワ
ード線はＮＡＮＤゲート５の入力に加えられるアドレスＡｉｊによって
選択される。従来技術に於いては，ダブルブートストラップ回路がＮＡＮ
Ｄゲート５とワード線との間で接続されていた。」（段落【００１４】）
との記載によれば，本願発明において使用を廃した「ブートストラップ回
路」とは，アドレスＡｉｊが加えられるＮＡＮＤゲート５とワード線との
間に設けられる「ブートストラップ回路」を意味するものであることが明
らかである。そして，引用例１の図４の回路では，ブートストラップ回路
は，ＸＶＡＬＩＤが入力されるインバータとｐチャネル電界効果トランジ
スタ７Ａ，７Ｂ，１４Ａとの間に設けられているのであり，本願発明にお
いて使用を廃した「ブートストラップ回路」は引用発明１においても設け
られていないことが明らかである。
したがって，仮に本願発明がブートストラップ回路を使用しないもので
あるという原告の主張を認めたとしても，本願発明と引用発明１との間に
原告が主張するブートストラップの有無に関する差異は存在せず，原告の
上記主張は誤りである。
イ次に，原告は，(ｲ)において，引用発明１は当該メモリが機能している
間，昇圧電圧が約３．３Ｖと約５．７Ｖとの間で上昇・下降を繰り返して
おり，いずれにしても実質的に一定となってはいないと主張する。
しかし，昇圧電圧が一定かどうかに関し，「ＤＲＡＭが機能している間」
とは「ワード線駆動機能」が働いている期間であるから，引用発明１もそ
の期間において昇圧電圧が一定に制御されていることは明らかであり，約
３．３Ｖと約５．７Ｖとの間で上昇・下降を繰り返すものではないから，
原告の主張は誤りである。
また，原告は，本願発明は，高レベル電圧はアドレス信号入力時に既に
実質的に一定の高い電圧値であり，その都度高い電圧に上昇させる必要は
なく，メモリ動作速度が速いという効果が得られると主張する。
しかし，本願発明の「高レベル電圧」が「ＤＲＡＭが機能している間，
実質的に一定である」という事項についてみると，当初明細書（甲４）等
には，「高レベル電圧」が「ＤＲＡＭが機能している間，実質的に一定で
ある」ということはもちろん，「一定」という言葉さえ記載されていない。
そして，本願発明は，請求項１の記載及び「ワード線（パストランジス
タゲート）駆動電圧が，ワード線を駆動するのに必要な電圧以上にならな
いように，制御されている電圧に合わせて，正確に，ワード線駆動電圧を，
制御する回路を提供することを目的とする。」（段落【０００８】，甲１
０）という記載等から明らかなように，専ら「ワード線駆動機能」のみに
特徴を有するものであるから，本願発明の「高レベル電圧」が「ＤＲＡＭ
が機能している間，実質的に一定である」とは，（メモリの読み書き等の
動作の際に）ワード線が駆動されている間（すなわち，「ワード線駆動機
能」が働いている期間）にメモリの動作に支障がない程度に一定であるこ
とを意味するものであり，ワード線が駆動されていない間（すなわち，「ワ
ード線駆動機能」が働いていない期間）までも「高レベル電圧」が一定で
あることを意味するものでないことは明らかである。
この点に関し，本願発明には，「高レベル電圧」について「２次デコー
ダ出力レベルを与える前記高レベル電圧は・・・」と記載されており，本
願明細書（甲１０）の段落【００１８】及び図１の記載から，「前記高レ
ベル電圧」が「２次デコーダ」の出力電圧であることを意味するものであ
ることが明らかである。そうすると，「２次デコーダ」の出力電圧がワー
ド線を駆動していないときに低レベル（通常はＶｓｓ）に落ちていること
は当業者の技術常識（例えば，引用例２の第３図参照）であるから，本願
の「高レベル電圧」はワード線が駆動されているときにのみ高電圧となり，
ワード線を駆動していないときには低電圧となるものであることが明ら
かである。
したがって，この点からも，本願発明の「高レベル電圧」が「ＤＲＡＭ
が機能している間，実質的に一定である」とは，ワード線が駆動されてい
る間にメモリの動作に支障がない程度に一定であることを意味するもの
であり，ワード線が駆動されていない間までも「高レベル電圧」が一定で
あると解する余地がないことは明白である。
ウさらに，原告は，(ｴ)において，上記イの被告の主張どおりだとすると，
前記高レベル電圧が前記第１および第２のプルアップＦＥＴのソースに
直接印加されているＤＲＡＭが本来の機能を発揮しなくなると主張する
が，本願発明において「当該ＤＲＡＭが機能している間，・・・実質的に
一定である電圧に調整され」ているのは，レベルシフタへの電源供給ライ
ンではなく，ライン１５の「高レベル電圧」であるから，原告の上記主張
は失当である。
第４当裁判所の判断
１請求原因(1)（特許庁における手続の経緯），(2)（発明の内容），(3)（審
決の内容）の各事実は，当事者間に争いがない。
２容易想到性の有無
審決は，本願発明は引用発明１及び引用発明２に基づいて当業者が容易に想
到できるとし，一方，原告はこれを争うので，以下検討する。
(1)本願発明の意義
ア本願明細書（特許請求の範囲は平成２１年５月１３日付け本件補正後の
もの〔甲２０〕，発明の詳細な説明は平成１８年７月１０日付け補正後のも
の〔甲１０〕，図面は当初明細書〔甲４〕に基づくもの）には，次の記載が
ある。
(ｱ)特許請求の範囲
【請求項１】前記第３，１(2)のとおり。
(ｲ)発明の詳細な説明
・「【産業上の利用分野】本発明はＣＭＯＳ型ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）に関し，更に詳説すれば，ワード線のドラ
イバに関する」（段落【０００１】）
・【従来の技術】
・「ＤＲＡＭ設計の初期においては，もっぱら，Ｎチャンネルディバイ
スであるＮＭＯＳ型ＦＥＴが使用された。Ｖｄｄ＋Ｖｔｎレベル信号
を選択されたワード線に通すためには，少なくともＶｄｄ＋２Ｖｎ
で，パストランジスタのゲートをドライブさせなければならなかっ
た。更に，このようにして，比較的高速なメモリを助けるために，適
度な時間内に，充分なドライブはワード線でＶｄｄ＋２Ｖｔｎ以上の
電圧を達成するために，パストランジスタのゲートは充分な高電圧に
駆動される。このような，ディバイスでは，ワード線駆動信号は，良
く知られているダブルーブートストラップ回路にコンデンサを用い
た。」（段落【０００５】）
・「上述の回路においては，ブートストラッピング電圧回路は，電圧Ｖ
ｄｄ＋２Ｖｔｎを越えるように設計されているが，これは，温度およ
び，電力供給，プロセスの変動によって，パストランジスタ駆動電圧
がＶｄｄ＋２Ｖｔｎ以下に低下するようなことが無いように保証す
るためである。」（段落【０００６】）
・「しかしながら，小型のＶＬＳＩメモリにおいては，ブートストラッ
プ回路によって供給される高電圧が，該メモリの許容電圧を超えるこ
とができるので，そのため，該メモリの信頼性が損なわれた。」（段
落【０００７】）
・「【発明の目的と構成】本発明は，ワード線（パストランジスタゲー
ト）駆動電圧が，ワード線を駆動するのに必要な電圧以上にならない
ように，制御されている電圧に合わせて，正確に，ワード線駆動電圧
を，制御する回路を提供することを目的とする。本発明は，ダブルブ
ートストラッピング回路の必要性を無くし，更に，メモリセルアクセ
ストランジスタを，完全に始動するのに必要な電圧以上の電圧が発生
しないことを保証する。従って，信頼性を損なうような過剰電圧を防
ぐと共に，正確な駆動電圧が得られる。」（段落【０００８】）
・「【発明の実施の形態】第１図に示されるように，ＣＭＯＳ型ＤＲＡ
Ｍはワード線１とビット線２Ａ，２Ｂ等を有している。アクセストラ
ンジスタ３Ａ，３Ｂは，それぞれワード線１に接続されているゲート
を有すると共に，それぞれビットチャージ記憶コンデンサ（BITCHARGE
STORINGCAPACITOR)４Ａ，４Ｂ等に接続されているソースを有して
いる。ビットチャージ記憶コンデンサ４Ａ，４Ｂは，更にアースに接
続されている。アクセストランジスタ３Ａ，３Ｂ等のドレインは，そ
れぞれ，ビット線２Ａ，２Ｂ等に接続されている。」（段落【００１
１】）
・「論理信号Ｖｄｄ＋Ｖｔｎを，アクセストランジスタ３Ａ，３Ｂ等の
ゲートに加えると，ビットライン２Ａ，２Ｂ等のＶｄｄレベルは，書
き込みサイクル中に，対応するコンデンサ４Ａ，４Ｂ等に，完全に転
送される。従来技術に於いては，アクセストランジスタ３Ａ，３Ｂ等
のゲートに於いてＶｄｄ＋Ｖｔｎ以上の電圧を保証する為に，Ｖｄｄ
＋２Ｖｔｎ以上の電圧をＮ－チャンネルパストランジスタに印加し
なければならなかった。」（段落【００１２】）
・【図１】本願発明の実施例に基づくＤＲＡＭの概略ダイアグラム
・「従来技術のＤＲＡＭでは，例えば，ビットチャージ記憶コンデンサ
４Ａと，それに対応するアクセストランジスタ３Ａとを組み合わせ
て，メモリセルが形成される。」（段落【００１３】）
・「ワード線はＮＡＮＤゲート５の入力に加えられるアドレスＡｉｊに
よって選択される。従来技術に於いては，ダブルブートストラップ回
路がＮＡＮＤゲート５とワード線との間で接続されていた。」（段落
【００１４】）
・「本発明に於いては，論理レベルＶｄｄ＋Ｖｔｎ以上の電圧Ｖｐｐが
利用されている。レベルシフタ６は一対の交差結合されたされたＰ－
チャンネルトランジスタ７Ａ，７Ｂで形成されている。交差結合され
たＰ－チャンネルトランジスタ７Ａ，７Ｂのソースは電圧ソースＶｐ
ｐに接続されている。レベルシフタ６は第一制御ノード８Ａ，第二制
御ノード８Ｂを，それぞれ構成する。」（段落【００１５】）
・「インバータ９を介して，ＮＡＮＤゲート５は，Ｎ－チャンネルＦＥ
Ｔ１０に接続されている。Ｎ－チャンネルＦＥＴ１０は，アースに接
続されているソースを有すると共に，第一制御ノード８Ａに接続され
ているドレインを有している。」（段落【００１６】）
・「ＮＡＮＤゲート５の出力はＮ－チャンネルＦＥＴ１１のゲートに接
続されている。更に，Ｎ－チャンネルＦＥＴ１１は，アースに接続さ
れているソースを有すると共に，第二制御ノード８Ｂに接続されてい
るドレインを有している。第三のＮ－チャンネルＦＥＴ１２は，アー
スに接続されているソースを有すると共に，Ｎ－チャンネルＦＥＴ１
１のドレインに接続されているドレインを有し，更に，第一制御ノー
ド８Ａに接続されているゲートを有している。（段落【００１７】）
・「第一制御ノード８Ａ（又は，第一制御ノード８Ａのバッファーされ
たバージョン）は，パストランジスタ１４Ａのゲートと，プルダウン
トランジスタ１３Ａのゲートとに，印加されている。パストランジス
タ１４ＡのソースはＶｐｐ線，すなわち，Ｖｓｓ又はＶｐｐレベルを
供給する２次デコーダの出力に接続されている一方，そのドレインは
ワード線１に接続されている。プルダウントランジスタ１３Ａは，そ
のソースがアースに接続されている一方，そのドレインがワード線１
に接続されている。」（段落【００１８】）
・「以下に，先ず，ワード線１が選択されていない場合の動作について
説明する。ＮＡＮＤゲート５の，少なくとも一つのアドレス入力がロ
ー（LOW）であり，ＮＡＮＤゲート５の出力をハイ（HIGH）にする。
従って，インバータ９の出力をローにする。ＮーチャンネルＦＥＴ１
１はイネーブルされて，第二制御ノード８Ｂをアースに接続する。Ｎ
－チャンネルＦＥＴ１０は，ディスエーブルされて，クロスカップル
されたＰ－チャンネルトランジスタ７Ａを介して，第一制御ノード８
ＡをＶｐｐにする。Ｎ－チャンネルＦＥＴ１２は，このようにして，
イネーブルされて，第一制御ノード８Ａがハイに維持されることを保
証する。Ｖｐｐレベルにある第一制御ノード８Ａはパストランジスタ
１４Ａをディスエーブルする一方，プルダウントランジスタ１３Ａを
イネーブルして，ワード線１をアースに保持する。このようにして，
アクセストランジスタ３Ａ，３Ｂは，イネーブルされず，コンダクト
されることもない。従って，ビットチャージ記憶コンデンサ４Ａ及び
４Ｂに，記憶されたチャージは，このようにして保持されて，ビット
線に読み出されることはない。」（段落【００１９】）
・「次に，ワード線１が選択されている場合の動作について説明する。
電圧レベルがＶｄｄである論理ハイレベル（高論理レベル）のアドレ
ス信号が全てのＮＡＮＤゲート５の入力に加わると，ＮＡＮＤゲート
５の出力は，ローレベルになる。インバータ９の出力は，ハイレベル
になる一方，Ｎ－チャンネルＦＥＴ１０はイネーブルされ，第一制御
ノード８Ａをアースに接続する。このようにして，クロスカップルさ
れたＰ－チャンネルトランジスタ７Ｂは，イネーブルされ，更に，第
二制御ノード８ＢはＶｐｐに接続される。又，クロスカップルされた
Ｐ－チャンネルトランジスタ７Ａは，ディスエーブルされて，第一制
御ノード８Ａがアースに維持される。更に，Ｎ－チャンネルＦＥＴ１
２がディスエーブルされて，クロスカップルされたＰ－チャンネルト
ランジスタ７Ｂを介して，第二制御ノード８ＢがＶｐｐに維持され
る。第一制御ノード８Ａのアースレベル電圧によって，プルダウント
ランジスタ１３Ａがディスエーブルされる一方，パストランジスタ１
４Ａはイネーブルされて，ワード線１にＶｐｐレベルの電位が加わ
る。ワード線１の電圧は，このようにして，ワード線１が選択されて
いるか否かに基づいて，制御されて，アースとＶｐｐとの間で切り替
えられる。電圧ＶｐｐをＶｄｄ＋Ｖｔｎに制御することによって，セ
ルアクセストランジスタ３Ａ，３ＢのゲートにはＶｄｄ＋Ｖｔｎが加
わることとなる。しかしながら，電圧Ｖｐｐは，ＤＲＡＭの信頼性を
損なうような過剰電圧より低い値になるように選択される。」（段落
【００２０】）
イ上記記載によると，本願発明は，ＣＭＯＳ型ＤＲＡＭのワード線のドラ
イバに関し，従来のブートストラッピング電圧回路では電圧Ｖｄｄ＋２Ｖ
ｔｎを越えるように設計されているため，そのような回路によって供給さ
れる高電圧はメモリの許容電圧を超えることがあり該メモリの信頼性が
損なわれるという課題があったところ，請求項１に記載されたような構成
を採用することによって，ダブルブートストラッピング回路の必要性をな
くし，更に，メモリセルアクセストランジスタを，完全に始動するのに必
要な電圧以上の電圧が発生しないようにして，信頼性を損なうような過剰
電圧を防ぐと共に正確な駆動電圧を得られるＤＲＡＭ，という発明である
と認めることができる。
(2)引用発明１の意義
ア引用例１（甲１）には，次の記載がある。
・「Figure4showscircuitschematicsofthewordlinedriver,which
incorporatesoneoftherowaddressdecodingstagesanduses
P-channeltransistorsasthedriverswhichoperateinthetriode
region,achievingfastrowdecodingandwordlinebootstrapping.」
（４図はワード線ドライバの回路図を示す。この回路図は，一つの行ア
ドレスデコーディング段を含み，トライオード領域で動作するドライバ
としてＰチャネルトランジスタを用い，高速行デコーディング及びワー
ド線ブートストラッピングを達成する。２４８頁左欄４５行～４９行。
ただし，上記訳文は，原告準備書面（第５回）１５頁による。）
・FIGURE４（第４図）（CircuitSchematicsofdecodedwordlinedriver，
なお，図中に付されている番号は，対比のために判決において付した。）
・FIGURE７（第７図）（Operatingwaveformsofinternalsignals）（内
部信号の駆動波形）
イ上記記載によれば，引用発明１は，審決（６頁～７頁）も認定したとお
り，次の内容の発明であることが認められる。
「電荷蓄積コンデンサ及びｎチャネル電界効果トランジスタを有するメモ
リセルであり，該ｎチャネル電界効果トランジスタのドレイン・ソース回
路がビット線と前記電荷蓄積コンデンサとの間に接続され，前記ｎチャネ
ル電界効果トランジスタのゲートがワード線ＷＤＲＶｋに接続されてい
るメモリセル；及び
レベルシフタ及びｐチャネル電界効果トランジスタ１４Ａを有するワ
ード線ＷＤＲＶｋのドライバー；
を備えたＤＲＡＭであって：
前記ワード線ＷＤＲＶｋのドライバーは，それぞれ高論理レベル電圧又
は低論理レベル電圧を選択的に有する複数のアドレス信号（ＡｉＲ，Ａｊ
Ｒ）をデコードして，そのデコードした信号及びデコードした信号の反転
信号を前記ｎチャネル電界効果トランジスタ１１及び１０のゲートに供
給し，昇圧回路を構成しているコンデンサから得られる昇圧電圧を前記ｐ
チャネル電界効果トランジスタ１４Ａを通じて選択的に前記ワード線Ｗ
ＤＲＶｋに印加することによりワード線を駆動する動作を行い，
前記レベルシフタは，ｐチャネル電界効果トランジスタ７Ａ及び７Ｂと
前記ｎチャネル電界効果トランジスタ１０及び１１と／ＲＥＳＥＴ信号
がゲートに供給されるｎチャネル電界効果トランジスタ１２を含み；
前記昇圧電圧が前記ｐチャネル電界効果トランジスタ７Ａ及び７Ｂの
それぞれのソースに印加され，
前記ｐチャネル電界効果トランジスタ７Ａのドレインと第１のノード
との間に電流経路が形成され，
前記ｐチャネル電界効果トランジスタ７Ｂのドレインと第２のノード
との間に電流経路が形成され，
前記ｎチャネル電界効果トランジスタ１０のドレインと前記第１のノ
ードとの間に電流経路が形成され，
前記ｎチャネル電界効果トランジスタ１１のドレインと前記第２のノ
ードとの間に電流経路が形成され，
第１のノードの電圧が前記ｐチャネル電界効果トランジスタ７Ｂのゲ
ートに印加され，
第２のノードの電圧が前記ｐチャネル電界効果トランジスタ７Ａのゲ
ートに印加され，
前記ｎチャネル電界効果トランジスタ１０および前記ｎチャネル電界
効果トランジスタ１１のゲートは，前記複数のアドレス信号（ＡｉＲ，Ａ
ｊＲ）に応答し，前記第１のノードは選択的にプルアップまたはプルダウ
ンされ，
前記レベルシフタは，前記複数のアドレス信号（ＡｉＲ，ＡｊＲ）に応
答することにより，前記第１のノードから前記ｐチャネル電界効果トラン
ジスタ１４Ａのゲートへと前記昇圧電圧を選択的に供給するように動作
する，ことを特徴とするＤＲＡＭ。」
(3)引用発明２の意義
アまた，引用例２（甲２）には，次の記載がある。
・「〔従来の技術〕
情報記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴにより構成
される１ＭＯＳＦＥＴ型メモリセルを用いたダイナミック型ＲＡＭ等
の半導体集積回路装置においては，上記アドレス選択用ＭＯＳＦＥＴの
ゲートに結合される，ワード線の選択レベルを電源電圧以上の電圧に昇
圧する昇圧回路（ブートストラップ回路）が設けられる。この理由は，
上記メモリセルにおけるアドレス選択用ＭＯＳＦＥＴのゲート（ワード
線）レベルを電源電圧以上に高くして，記憶用キャパシタへの書込みあ
るいは再書込みハイレベルが上記ＭＯＳＦＥＴのしきい値電圧により
低下してしまうのを防止するとともに，メモリセルからの情報読み出し
時に，高速にしかも効率よく信号をデータ線に伝達するためである。」
（２頁左上欄１３行～右上欄８行）
・「〔実施例〕
第２図には，この発明に係る昇圧回路を含むダイナミック型ＲＡＭの
一実施例のブロック図が示されている。」（２頁右下欄７行～１０行）
・「第１図には，上記タイミング制御回路ＴＣのワード線選択タイミング
信号発生回路に含まれる昇圧回路の一実施例の回路図が示されている。
この昇圧回路は，ロウアドレスストローブ信号／ＲＡＳに基づいて形
成されたこれと同相の内部タイミング信号ｒａｓＡを受け，電源電圧Ｖ
ｃｃより高い出力電圧とされたワード線選択タイミング信号φｘを形
成する。」（５頁右上欄６行～１３行）
・「タイミング信号φｘは，第２図に示すように，ロウアドレスデコーダ
Ｒ－ＤＣＲに供給される。
第３図には，上記ロウアドレスデコーダＲ－ＤＣＲの一実施例の回路
図が示されている。ロウアドレスデコーダＲ－ＤＣＲは，特に制限され
ないが，ロウデコーダＲ－ＤＣＲ１とＲ－ＤＣＲ２との組み合わせによ
って構成される。第３図には，第１及び第２のデコーダＲ－ＤＣＲ１及
びＲ－ＤＣＲ２の１単位回路が代表として示されている。第３図に示す
回路は，ワード線４本（Ｗ０～Ｗ３）に対応する回路である。」（６頁
右下欄３行～１３行）
・「第１デコーダＲ－ＤＣＲ１は，２ビットの内部相補アドレス信号ａｘ
０，ａｘｌに基づいて４通りのワード線選択タイミング信号φｘ００，
φｘ０１，φｘ１０及びφｘｌｌを形成する。特に制限されないが，タ
イミング信号φｘ００は，アドレス信号ａｘ０及びａｘ１がロウレベル
（／ａｘ０と／ａｘｌがハイレベル）にされているとき，タイミング信
号φｘに同期してハイレベルにされる。」（６頁右下欄１８行～７頁左
上欄５行）
・「信号／ＲＡＳのロウレベルへの立下がりに同期して，ロウアドレス信
号ＡＸ０～ＡＸｉが取り込まれ，内部アドレス信号ａｘ０～ａｘｉが形
成される。
内部アドレス信号ａｘ０とａｘ１がハイレベルである場合，ワード線
選択タイミング信号φｘのハイレベルに同期して１つのワード線選択
タイミング信号φｘ００がハイレベルに立ち上がる。この時上記ＭＯＳ
ＦＥＴＱ３２のチャネルが信号φｘ００のハイレベルにされることに
よって，すでにハイレベルにプリチャージされていたゲート電圧はセル
フブートストラップ作用によって高レベルに持ち上げられる。これによ
って，信号φｘ００は，レベル損失なく（信号φｘと同一レベルに昇圧
され）ＭＯＳＦＥＴＱ３５に伝えられる。」（８頁右下欄１４行～９頁
左上欄７行）
・「本発明によれば，次の効果が得られる。
（１）昇圧回路の出力信号が電源電圧以上であって，かつ所定の値以下
の電圧とされる。これにより，昇圧回路の出力信号を受ける回路素子の
破壊を防止することができる。」（９頁右下欄２０行～１０頁左上欄４
行）
・「たとえば，第５図の回路によって，電源電圧Ｖｃｃ以上であって所定
の電圧以下にされたワード線選択タイミング信号φｘを形成してもよ
い。第５図の昇圧回路では，ブースト容量Ｃｐｌの入力側電極に供給さ
れるブースト信号φｄｒがローレベルの時，すなわち，ダイナミックＲ
ＡＭの非選択状態において，ブースト容量Ｃｐ１の出力側電極がプリチ
ャージＭＯＳＦＥＴＱ１を介して電圧Ｖｃｃ－Ｖｔｈにプリチャージ
される。すなわち，プリチャージ信号ｐｃのハイレベルによりＭＯＳＦ
ＥＴＱ１がオン状態となり，ブースト容量Ｃｐ１を電圧Ｖｃｃ－Ｖｔｈ
にプリチャージさせる。ダイナミックＲＡＭが選択状態となり，ブース
ト信号φｄｒがハイレベルになると，ブースト容量Ｃｐ１の出力側電極
の電位は，ほぼ電源電圧Ｖｃｃの２倍の電圧（２Ｖｃｃ－Ｖｔｈ）に押
し上げられ，電源電圧よりも高い電圧の信号φｘが得られる。信号φｘ
のハイレベルを制限するために，この例では，電圧制限手段が昇圧回路
の出力側に設けられる。すなわち，第５図に示すように，ダイオード形
態とされたＭＯＳＦＥＴＱ５９およびＱ６０による出力電圧のレベル
制限回路が設けられる。これにより，信号φｘのハイレベルはＶｃｃ＋
２Ｖｔｈ（ＶｔｈはＭＯＳＦＥＴＱ５９とＱ６０のしきい値電圧）に制
限される。」（１０頁右上欄３行～左下欄９行）
イ上記記載によれば，引用発明２には，ＤＲＡＭのメモリセルにおけるア
ドレス選択用ＭＯＳＦＥＴのゲート（ワード線）レベルを電源電圧以上に
高くして，記憶用キャパシタへの書込みあるいは再書込みハイレベルが上
記ＭＯＳＦＥＴのしきい値電圧により低下してしまうのを防止するため
にＤＲＡＭにおけるワード線の電圧を電源電圧よりも高くするという技
術課題について，「ロウデコーダＲ－ＤＣＲ１」の出力する「信号φｘ０
０」を昇圧された高レベルとする技術が記載されているものと認められ
る。
(4)甲２７文献の意義
ア甲２７文献（IEEEJOURNALOFSOLID-STATECIRCUITS,VOL.24,NO.5,
OCTOBER1989，甲２７）には，次の記載がある。
・「B.DecodedWord-lineBootstrapDriver」（デコードされたワード
線ブートストラップ回路ドライバ）〔１１７２頁右欄下１１行のタイト
ル〕
・「Fastword-linebootstrappingisoneofthekeyissuesinherent
toDRAMdesignsinceword-lineselection,exceptforbit-line
sensing,istheslowestoperationintheDRAMcriticalpath.」
（ビット線検出を除き，ワード線選択はＤＲＡＭクリティカルパス中の
最低速度動作であるため，高速ワード線ブートストラッピングはＤＲＡ
Ｍ設計に伴う主要な問題の１つである。）〔１１７２頁右欄下１０行～
下７行〕
・「WDRVkisselectivelyraisedaccordingtoanaddressinput」（Ｗ
ＤＲＶｋは，アドレス入力に従って選択的に上昇される。）〔１１７２
頁下３行～下２行〕
・Fig８（第８図）（(a)Circuitschematicsofword-linedriverand(b)
pulsetiming）（(a)ワード線ドライバの回路図，(b)波形のタイミング）
イ上記記載によれば，甲２７文献に記載された第８図（ａ）のメモリ駆動
回路は引用例１の図１の回路とほぼ同一のものと認められ，高速ワード線
ブートストラッピングはＤＲＡＭ設計に伴う主要な問題の１つであり，出
力ＷＤＲＶｋは，アドレス入力に従って選択的に上昇していることが認め
られる。
(5)原告主張の取消事由に対する判断
ア取消事由１（手続違背）について
(ｱ)本願の出願経過
ａ被告は，平成１７年１２月２２日付拒絶理由通知（甲８）において，
引用例１に引用例２及び実願昭６０－１６５０９９号（実開昭６２－
７３６３８号）のマイクロフィルムの構成を適用することにより，本
願発明の進歩性を否定した。
ｂこれに対し，原告は，平成１８年７月１０日付手続補正書（甲１０）
において，本願の請求項を補正し，補正後の請求項１において「・・
・前記高レベル電圧は，全メモリ動作を通して，実質的に一定であり，
かつ，前記高論理レベル電圧＋ＦＥＴの閾値電圧に等しいかまたはそ
れよりも高く，前記高論理レベル電圧＋ＦＥＴの閾値電圧の２倍より
も低い電圧であり；・・・」との電圧に関する構成を付加したが，同
補正は平成１８年９月７日付けで却下された（甲１１）。しかし，原
告は平成５年法律第２６号による削除前の特許法１２２条に基づき
上記補正却下に対し不服の審判請求（甲１２）をしたところ，同補正
却下処分は平成１９年６月２５日付けの審判により取り消された（甲
１４）。
ｃその後，被告は，上記補正後の発明について，平成２０年６月６日
付け拒絶理由通知（甲１５）により，引用発明１に引用例２等に記載
の構成を適用することにより本願発明の進歩性を否定する旨の通知
をした。
ｄこれに対し原告は，平成２０年１２月１０日付け手続補正書（甲１
７）において請求項１を補正し，電圧に関する上記構成を，「・・・
前記高レベル電圧は，当該ＤＲＡＭが機能している間，実質的に一定
であり，かつ，前記高論理レベル電圧＋ＦＥＴの閾値電圧に等しいか
またはそれよりも高く，ＤＲＡＭの信頼性を損なうような電圧よりも
低い電圧であり；・・・」と補正（下線部分）するとともに，同日付
け意見書（甲１６）において，「引用文献１はＦＥＴの破壊防止の観
点を有しないことから，引用文献４（判決注：引用例２）の技術を引
用文献１に適用することの契機がない。」と主張した。
ｅしかし，被告は，「この出願については，平成２０年６月６日付け
拒絶理由通知書に記載した理由によって，拒絶をすべきものです。」
として，平成２１年１月７日付けで拒絶査定（甲１８）をした。
ｆこれに対し，原告は，平成２１年４月１３日付けで拒絶査定不服の
審判請求（甲１９）をし，その後，平成２１年５月１３日付け手続補
正書（甲２０）によって特許請求の範囲を減縮補正し，電圧に関する
上記構成を請求項１において「・・・２次デコーダ出力レベルを与え
る前記高レベル電圧は，当該ＤＲＡＭが機能している間，前記高論理
レベル電圧＋ＦＥＴの閾値電圧とＤＲＡＭの信頼性を損なうような
前記高論理レベル電圧＋２ｘＦＥＴの閾値電圧との間の実質的に一
定である電圧に調整され；・・・」と補正（下線が補正部分）をし，
さらに，平成２１年８月１４日の手続補正書（甲２１）において，
「（４）その他の相違点について
本発明はさらに，
「Ｐ－チャンネルパスＦＥＴ」；
「２次デコーダ出力レベルを与える高レベル電圧」；及び
「高レベル電圧は，高論理レベル電圧＋２ｘＦＥＴの閾値電圧との間
の実質的に一定である電圧に調整され」るという技術的特徴を備えて
おり，これらの特徴はいずれの引用文献にも記載されていない。」
と主張した。
ｇ前記不服審判請求事件は不服２００９－８０１０として審査前置
に付されたが，平成２１年１１月１３日付けで審査前置が解除される
（甲２４）とともに，平成２２年４月２８日付けで審理が終結され（甲
２６），平成２２年５月２２日付けで本件審決がなされたものである。
(ｲ)ところで，平成５年法律第２６号による改正前の特許法１５９条２項，
５０条は，拒絶査定不服審判において査定の理由と異なる拒絶の理由を
発見した場合には，拒絶の理由を通知し，相当の期間を指定して，意見
書を提出する機会を与えなければならない旨を規定している。その趣旨
は，審判官が新たな事由により出願を拒絶すべき旨の判断をしようとす
るときは，出願人に対してその理由を通知することによって，意見書の
提出及び補正の機会を与えることにあるから，拒絶査定不服審判手続に
おいて拒絶理由を通知しないことが手続上違法となるか否かは，手続の
過程，拒絶の理由の内容等に照らして，拒絶理由の通知をしなかったこ
とが出願人の上記の機会を奪う結果となるか否かの観点から判断すべ
きものである。
(ｳ)これを本件について検討すると，前記(ｱ)の出願経過からみて，審査
段階の拒絶理由通知（甲１５）では，本願の高レベル電圧に関する構成
が，引用発明１と引用例２に記載された技術とから容易推考であると認
定しているところ，審決は，全体の結論として，本願発明が，引用発明
１と引用発明２に基づいて容易推考であるとしているものの，相違点２
（ｂ）の検討において，引用発明１に周知技術を適用して，当該相違点
が容易推考と認定していることが認められる。
しかし，上記のとおり，審決においても，引用例１を主たる引用例と
して引用発明を認定し，本願発明と引用発明１との相違点を認定した
後，当該相違点は当業者が容易に想到することができたものであるとい
う，拒絶理由通知と同様の進歩性判断が基本的に維持されており，その
容易性の判断の具体的な検討においても，例えば，相違点２（ａ）につ
いて，「引用発明に対して，上記引用例２（甲２）に記載されている技
術を適用し」，当業者が容易になし得たことであると認定判断している
から，判断の枠組みは何ら変更されていないものと認められる。
確かに，審決は，相違点２（ｂ）については当業者における周知技術
に基づいて容易想到と判断したものではあるが，相違点２（ｂ）は，本
件補正により請求項１に加えられた構成の一部にすぎない上，容易性判
断の際に勘案した周知技術は，「一般に，メモリに用いられている電界
効果トランジスタが，ゲート電圧に一定以上の高電圧が印加されると容
易に破壊されることは，当業者における技術常識であり，当該技術常識
に基づき，メモリにおける昇圧回路において，電界効果トランジスタが
破壊することのないよう，電圧を一定値以下に制限することは，例えば，
上記引用例２の摘記事項（ｈ）（判決注：「摘記事項（ｇ）」の誤記。）
に『昇圧回路の出力信号が電源電圧以上であって，かつ所定の値以下の
電圧とされる。これにより，昇圧回路の出力信号を受ける回路素子の破
壊を防止することができる。』と記載されているように，当業者におけ
る周知技術である。」（審決１７頁２～１０行）と認定しているように，
自明ともいえる技術常識や，審査段階の当初より原告に提示された引用
例２の記載を，当業者の技術水準を示すための周知例として参照しつつ
認定されたものであって，審決の段階において，新たな文献から導びか
れた技術的事項に基づいて容易推考（想到）の認定をしたものではない。
以上のとおり，上記周知技術は，引用例２を参照した当業者において
は当然に認識し得る技術的事項にすぎないから，審決が，相違点２（ｂ）
について，技術常識と引用例２の記載を参照して認定された周知技術に
基づいて進歩性の判断を行うに際して改めて拒絶理由を通知しなかっ
たとしても，原告にとって意見書の提出や補正の機会が奪われたという
ことはできない。したがって，手続違背に関する原告の上記主張は採用
することができない。
(ｴ)なお，この点に関し，原告は，前記第３，１(4)ア(ｱ)において，周
知性を示すために引用例２（甲２）が用いられ，相違点２（ｂ）に係る
構成が引用例２に記載されていると誤って認定した旨主張する。
しかし，そもそも，審決が引用例２（甲２）の記載に基づいて認定判
断した技術的事項の適否は，審判における，平成５年法律第２６号によ
る改正前の特許法１５９条２項が準用する同法５０条に違反する手続
の違法性と直接の関係はないというべきであるし，審決は，「相違点２
（ｂ）に係る構成が引用例２に記載されている」と認定したものではな
く，また，相違点２（ｂ）に係る構成全体が周知技術であると認定した
ものでもないことは審決の記載から明らかであるから，原告の上記主張
は採用することができない。
イ取消事由２（相違点２（ｂ）についての判断の誤り）について
(ｱ)相違点２（ｂ）は，審決書１５頁５行から９行記載のとおり，「本願
発明は，『前記高レベル電圧』が，『当該ＤＲＡＭが機能している間，
前記高論理レベル電圧＋ＦＥＴの閾値電圧とＤＲＡＭの信頼性を損な
うような前記高論理レベル電圧＋２ｘＦＥＴの閾値電圧との間の電圧』
であるのに対して，引用発明１は，『昇圧電圧』についてそのような特
定がなされていない点」であるので，まず，この点の容易想到性につい
て検討する。
ａ下限値（高論理レベル電圧＋ＦＥＴの閾値電圧）につき
引用例２の従来技術の欄（前記(3)ア(ｱ)）に記載されているとおり，
一般に，ＤＲＡＭにおいて，昇圧回路で発生させた高電圧を用いてワ
ード線を駆動する理由は，メモリセルの電荷蓄積コンデンサからデー
タを読み出したり当該コンデンサにデータを書き込む際に，アクセス
トランジスタとして機能しているｎチャネル電界効果トランジスタ
のしきい（閾）値電圧によって，読み出し電圧又は書き込み電圧が低
下することを防止するためであることは，当業者における技術常識と
認められる。
そうすると，引用発明１における「昇圧電圧」においても，それが
高論理レベル電圧ｎチャネル電界効果トランジスタのしきい値を加
えた電圧よりも低ければ十分な効果を奏し得ないことは，上記技術常
識に照らし，当業者が直ちに察知し得たものと認められる。
したがって，引用発明１において，「昇圧電圧」の下限を，本願発
明のように「当該ＤＲＡＭが機能している間，前記高論理レベル電圧
＋ＦＥＴの閾値電圧」とすることは，当業者が当然に想到し得たこと
と認められる。
ｂ上限値（ＤＲＡＭの信頼性を損なうような前記高論理レベル電圧＋
２ｘＦＥＴの閾値電圧）につき
引用例２の従来技術の欄（前記(3)ア(ｱ)）の「情報記憶用キャパシ
タとアドレス選択用のＭＯＳＦＥＴにより構成される１ＭＯＳＦＥ
Ｔ型メモリセルを用いたダイナミック型ＲＡＭ等の半導体集積回路
装置においては，・・・」との記載から明らかなように，メモリに用
いられている電界効果トランジスタとしてＭＯＳＦＥＴが用いられ
ることはよく知られたことであって，本願の優先権主張日（平成２年
〔１９９０年〕４月６日）前に公開された乙４文献（特開昭６０－５
７６５９号公報，公開日昭和６０年４月３日）に［背景技術］とし
て，「ＭＯＳ集積回路装置では，入力端子に静電気などの過電圧が印
加されることにより内部回路特に入力回路を構成するＭＯＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）のゲートが破壊され易い。」
（１頁右欄２～５行）との記載があり，また，同じく乙５文献（特開
昭６１－１４４８５７号公報，公開日昭和６１年７月２日）の［従
来の技術］として「ＭＯＳ型トランジスタのゲート絶縁膜はきわめて
薄い為，ゲート電極に印加される電圧が過大になると破壊され易い欠
点を有している。」（１頁右欄２～４行）と記載されていることから
も明らかなとおり，メモリに用いられているＭＯＳ型電界効果トラン
ジスタが，ゲート電圧に一定以上の高電圧が印加されると容易に破壊
されることは当業者における技術常識であった。そして，引用例２の
前記(3)アに「昇圧回路の出力信号が電源電圧以上であって，かつ所
定の値以下の電圧とされる。これにより，昇圧回路の出力信号を受け
る回路素子の破壊を防止することができる。」（９頁右下欄２０行か
ら１０頁左上欄４行）と記載されているように，上記技術常識に基づ
き，メモリにおける昇圧回路において電界効果トランジスタを破壊す
ることのないように電圧を一定値以下に制限することも周知技術で
あったと認められる。
したがって，引用発明１において，上記周知技術を適用し，「ＤＲ
ＡＭが機能している間」，「昇圧電圧」を「ＤＲＡＭの信頼性を損な
うような」電圧とならないように低く抑えることは，当業者が容易に
想到し得たことである。
そして，引用例２の前記(3)アの「信号φｘのハイレベルを制限す
るために，この例では，電圧制限手段が昇圧回路の出力側に設けられ
る。すなわち，・・・ダイオード形態とされたＭＯＳＦＥＴＱ５９お
よびＱ６０による出力電圧のレベル制限回路が設けられる。これによ
り，信号φｘのハイレベルはＶｃｃ＋２Ｖｔｈ（ＶｔｈはＭＯＳＦＥ
ＴＱ５９とＱ６０のしきい値電圧）に制限される。」（１０頁右上欄
下２行～左下欄７行）という記載から明らかなように，「昇圧電圧」
の上限値として，「前記高論理レベル電圧＋２ｘＦＥＴの閾値電圧」
を選択することは，当業者であれば容易に想到しうることである。
したがって，引用発明１において上記周知技術を適用し，ＤＲＡＭ
が機能している間，「昇圧電圧」を「ＤＲＡＭの信頼性を損なうよう
な」電圧とならないよう低く抑えるに当たり，「昇圧電圧」の上限値
を本願発明のように，「ＤＲＡＭの信頼性を損なうような前記高論理
レベル電圧＋２ｘＦＥＴの閾値電圧」とすることは，当業者が容易に
なし得たことである。
ｃ以上によれば，引用発明１において，本願発明のように「前記高レ
ベル電圧」を「当該ＤＲＡＭが機能している間，前記高論理レベル電
圧＋ＦＥＴの閾値電圧とＤＲＡＭの信頼性を損なうような前記高論
理レベル電圧＋２ｘＦＥＴの閾値電圧との間の電圧」とすることは，
当業者が容易に想到し得たと認められる。
(ｲ)原告の主張に対する補足的説明
ａ原告は，前記第３，１(4)イ(ｱ)において，メモリにおける昇圧回
路において電界効果トランジスタが破壊することのないように電圧
を一定値以下に制限することは技術常識や周知技術とはいえず，引用
例２はセルアクセストランジスタの破壊防止を開示しているのでは
なく，メモリアレイの外側にあるトランジスタの破壊防止を開示して
いるにすぎないと主張する。
しかし，審決は，メモリに用いられている電界効果トランジスタが，
高電圧が印加されると容易に破壊されるとの技術常識に基づいて，メ
モリの昇圧回路の出力を受ける電界効果トランジスタが破壊するこ
とのないよう，当該昇圧回路の出力電圧をトランジスタの破壊電圧よ
り低くすること，つまり一定値以下に制限することが必要であること
を指摘したものであり，前記のとおり，上記事項が周知技術あるいは
技術常識というべきものであることは明らかである。
そして，過電圧に弱いという性質はすべての電界効果トランジスタ
についてあまねくいえることであるし，上記認定は，特定の電界効果
トランジスタを対象としたものではなく，昇圧回路の出力を受ける電
界効果トランジスタにおいて共通のものであることは，審決の上記認
定の過程からも明らかである。
また，引用例２の「昇圧回路の出力信号が電源電圧以上であって，
かつ所定の値以下の電圧とされる。これにより，昇圧回路の出力信号
を受ける回路素子の破壊を防止することができる。」との記載は，甲
２の「回路素子」がどのような素子を意味するものであっても，審決
の上記認定と矛盾するものではないから，上記周知技術の認定に当た
って，周知例として引用例２の上記記載を参照したことは誤りという
ことはできない。
ｂ次に，原告は，前記第３，１(4)イ(ｲ)において，下限値に関し，
引用発明１の昇圧電圧Ｖｂｓの下限値は約３．３Ｖであって，本願発
明の下限値よりずっと低いと主張する。
しかし，後記ウ(ｱ)のとおり，引用発明１において「昇圧電圧」は，
「ＤＲＡＭが機能している間」ほぼ一定の値に調整されていると認め
られ，また，その際に「昇圧電圧」の下限を，本願発明のように「高
論理レベル電圧＋ＦＥＴの閾値電圧」とすることは，上記技術常識を
勘案のうえ当業者が当然になし得たものと認められるから，引用発明
１の昇圧電圧の実際の下限値は，本願発明の下限値よりもずっと低い
という原告の上記主張は採用できない。
ｃまた，原告は，前記第３，１(4)イ(ｳ)において，上限値に関し，
「電圧Ｖｄｄ＋２Ｖｔｎという上限値に格別の技術的意味があると
は認められない」として，審決の判断及び被告の主張は誤りであると
主張する。
しかし，本願発明において，「前記高レベル電圧」の上限を「前記
高論理レベル電圧＋２ｘＦＥＴの閾値電圧」としたことの理由は，本
願明細書の段落【０００５】～【０００７】の記載からすると，従来
はブートストラップ回路によって供給される高電圧が電圧Ｖｄｄ＋
２Ｖｔｎを超えるように設計されていたため，メモリの信頼性を損ね
ることがあったというものであり，本願明細書にはそれ以上の理由は
記載されていない。そして，前記認定のとおり，メモリにおける昇圧
回路において，電界効果トランジスタを破壊することのないように電
圧を一定値以下に制限することも周知技術と認められ，また，引用例
２から「高論理レベル電圧＋２ｘＦＥＴの閾値電圧」とすることは当
業者であれば容易に選択可能な数値であるから，「電圧Ｖｄｄ＋２Ｖ
ｔｎ」という上限値に格別の技術的意味があるということはできず，
原告の上記主張は採用することができない。
ウ取消事由３（相違点２（ｃ）についての判断の誤り）について
(ｱ)相違点２（ｃ）は，審決書１５頁１０行～１２行記載のとおり，「本
願発明は，『前記高レベル電圧』が，『当該ＤＲＡＭが機能している間』，
『実質的に一定である電圧に調整され』ているのに対して，引用発明１
は，『昇圧電圧』についてそのような特定がなされていない点」である
ので，まず，この点の容易想到性について検討する。
ａ上記のとおり，本願発明においては「高レベル電圧」が「実質的に
一定である電圧」という限定がされているが，本願明細書等には，高
レベル電圧がどの程度正確に制御され「実質的に一定である」かにつ
いての説明も，「高レベル電圧」を一定にするための具体的回路等も，
さらには「高レベル電圧」を「実質的に一定である電圧」とすること
による作用効果についても明示の記載はない。
そこで，本願発明における「実質的に一定である電圧」の意義を検
討するに，本願明細書の段落【０００８】の記載のとおり，本願発明
は「正確に，ワード線駆動電圧を，制御する回路を提供することを目
的とする」ものであることからすれば，本願発明は，専ら「ワード線
駆動機能」に関し正確な駆動電圧を得ることに特徴を有するものとい
えるから，本願発明の「高レベル電圧」が「ＤＲＡＭが機能している
間，実質的に一定である」とは，ワード線が駆動されている間にメモ
リの動作に支障がない程度に一定であることを意味するものと認め
られる。
ｂ一方，メモリにおいて，電源電圧やそれを昇圧することによって生
成された昇圧電圧が大きく変動すればメモリの動作に支障を来すこ
とは当業者にとって自明な事項というべきであるから，引用発明１に
おける「昇圧電圧」もメモリの動作に支障を来すことがない程度に一
定となっているものと認められ，実際，引用例１の第７図（FIGURE７）
によれば，引用発明１におけるワード線「ＷＤＲＶｋ」が速やかにほ
ぼ一定の値となっていることが認められる。
ｃしたがって，相違点２（ｃ）は実質的な相違点ということはできず，
そうでないとしても，「前記高レベル電圧」が「当該ＤＲＡＭが機能
している間」，「実質的に一定である電圧」に調整することは，引用
発明１から当業者が容易に想到し得たというべきである。
(ｲ)原告の主張に対する補足的説明
ａ原告は，前記第３，１(4)ウ(ｱ)において，本願発明はブートスト
ラッピングを行う回路を一切廃したものであるのに対し，引用発明１
はブートストラップ回路を用いたものであるから，引用発明１からブ
ートストラッピングを行う回路を除去して本願発明の構成に至るこ
とは当業者には容易想到ではないと主張する。
しかし，本願明細書を参照しても，上記「高レベル電圧（Ｖｐｐ）」
を，「当該ＤＲＡＭが機能している間，前記高論理レベル電圧＋ＦＥ
Ｔの閾値電圧とＤＲＡＭの信頼性を損なうような前記高論理レベル
電圧＋２ｘＦＥＴの閾値電圧との間の実質的に一定である電圧に調
整」することが，ブートストラップ回路の使用を排除することを特定
していると合理的に認定することができる根拠は存在しない。
また，本願明細書の図１（甲４）には，ＤＲＡＭのワード線に「高
レベル電圧（Ｖｐｐ）」を与える回路構成と，「高レベル電圧（Ｖｐ
ｐ）」がレベルシフタの第１及び第２のプルアップＦＥＴのソースに
直接印加される回路構成は記載されているが，「高レベル電圧（Ｖｐ
ｐ）」を生成する回路及び「高レベル電圧（Ｖｐｐ）」を一定に制御
する回路は開示されておらず，「本発明は，ダブルブートストラッピ
ング回路の必要性を無くし」たものであるとしても，そのための具体
的な回路が開示されているとはいえない。
そうすると，本願の請求項１の「・・・２次デコーダ出力レベルを
与える前記高レベル電圧は，当該ＤＲＡＭが機能している間，前記高
論理レベル電圧＋ＦＥＴの閾値電圧とＤＲＡＭの信頼性を損なうよ
うな前記高論理レベル電圧＋２ｘＦＥＴの閾値電圧との間の実質的
に一定である電圧に調整され，・・・」という記載では，「高レベル
電圧（Ｖｐｐ）」の生成及び制御にブートストラップ回路を用いるこ
とが排除されているとは解されない。
以上によれば，本願明細書には，本願発明の目的として「ダブルブ
ートストラッピング回路の必要性を無く」すことが記載されてはいる
ものの，本願発明において，「高レベル電圧（Ｖｐｐ）」の生成及び
制御にブートストラップ回路を用いることが完全に排除されている
と認めることはできないから，原告の上記主張は採用することができ
ない。
ｂ次に，原告は，前記第３，１(4)ウ(ｲ)において，引用発明１は，
当該メモリが機能している間，昇圧電圧が約３．３Ｖと約５．７Ｖと
の間で上昇・下降を繰り返しているから実質的に一定となっていると
はいえないのに対し，本願発明は，高レベル電圧はアドレス信号入力
時に既に実質的に一定の高い電圧値であり，ワード線が駆動していな
い間も高レベル電圧は一定であってその都度高い電圧に上昇させる
必要はなく，メモリ動作速度が速いという効果が得られると主張す
る。
しかし，前記(ｱ)ｂで検討したとおり，引用発明１における「昇圧
電圧」は，「ＤＲＡＭが機能している間」，ほぼ一定の値に調整され
ており，前記イ(ｱ)ａで検討したとおり，その際に，「昇圧電圧」の
下限を，本願発明のように，「高論理レベル電圧＋ＦＥＴの閾値電圧」
とすることは当該技術分野における技術常識を勘案のうえ当業者が
当然になし得たものであるから，「昇圧電圧」は，当該メモリの機能
している間約３．３Ｖと約５．７Ｖとの間で上昇・下降を繰り返して
いるから実質的に一定でないとの原告の上記主張は採用することが
できない。
また，後記ｃで検討するとおり，本願発明においてもワード線が駆
動していない間も高レベル電圧は一定であってその都度高い電圧に
上昇させる必要はないとはいえず，前記ａで検討したとおり，本願発
明においても，ブートストラップ回路を用いることは排除されていな
いこと，原告が「メモリ動作速度が速いという効果」の根拠とする甲
２７文献の記載に関しても，そもそも同文献の発行された時期（１９
８９年１０月）及び内容をみると，同文献が引用例１と同一の回路を
説明したものかどうかは必ずしも明らかではないから引用発明１の
回路の動作を説明するために甲２７文献を引用するのは適切ではな
いというべきであるが，仮にそうでないとしても，甲２７文献第８図
（Fig.８）（ｂ）は，甲２７文献第８図（ａ）の回路の動作の一例で
あって，甲２７文献第８図（ａ）の回路の動作は，甲２７文献第８図
（ｂ）に示されたものに限られず，引用発明１において，アドレス信
号入力から「ワード線ＷＤＲＶｋ」の電圧が立ち上がるまでの時間は，
アドレス信号と「ＸＶＡＬＩＤ」信号それぞれの入力のタイミングを
調整することで短くできることは当業者には自明であること，また，
甲２７文献第８図（ｂ）には横軸に時間の単位と目盛が付されていな
いため，甲２７文献第８図（ｂ）からは，アドレス信号入力から「ワ
ード線ＷＤＲＶｋ」の電圧が立ち上がるまでに要する時間は不明であ
ることからすれば，本願発明が引用発明１と比べて，「メモリの読み
取り書き込み速度」について，原告が主張するような格別の効果を奏
するとはいえない。
よって，「本願発明においては，・・・その都度高い電圧に上昇さ
せる必要はなく，メモリ動作速度が速いという効果が得られる。」と
の原告の主張は採用することができない。
ｃさらに，原告は，前記第３，１(4)ウ(ｳ)において，本願発明におけ
る「ＤＲＡＭが機能している間」とは，ＤＲＡＭが何らかの機能を発
揮している間の意味であり，ワード線が駆動されている間だけに限ら
れるものではないと主張する。
しかし，本願明細書の段落【００１８】及び【００２０】によれば，
本願発明においてワード線が選択されている場合，２次デコーダ出力
レベルを与える「高レベル電圧（Ｖｐｐ）」は「Ｖｄｄ＋Ｖｔｎ」で，
「ＤＲＡＭの信頼性を損なう過剰電圧より低い値になるように選択
される」と記載され，また，本願明細書の段落【００１９】によれば，
本願発明においてワード線が選択されていない場合，「Ｖｐｐレベル
にある第一制御ノード８Ａはパストランジスタ１４Ａをディスエー
ブルする一方，プルダウントランジスタ１３Ａをイネーブルして，ワ
ード線１をアースに保持する」から，本願発明の「第１及び第２のプ
ルアップＦＥＴ（７Ａ，７Ｂ）」のソースに直接印加される「高レベ
ル電圧（Ｖｐｐ）」は，「パストランジスタ１４Ａをディスエーブル
する一方，プルダウントランジスタ１３Ａをイネーブル」することが
できる電圧であればよいと認められる。
そうすると，本願発明においてワード線が選択されている場合，本
願発明の目的を達成するためには，２次デコーダ出力レベルを与える
「高レベル電圧（Ｖｐｐ）」を，「前記高論理レベル電圧＋ＦＥＴの
閾値電圧とＤＲＡＭの信頼性を損なうような前記高論理レベル電圧
＋２ｘＦＥＴの閾値電圧との間の実質的に一定である電圧に調整」す
る必要があること，これに対し，本願発明においてワード線が選択さ
れていない場合には，「ワード線」の電位はアースに保持されるから，
２次デコーダ出力レベルを与える「高レベル電圧（Ｖｐｐ）」を「前
記高論理レベル電圧＋ＦＥＴの閾値電圧とＤＲＡＭの信頼性を損な
うような前記高論理レベル電圧＋２ｘＦＥＴの閾値電圧との間の実
質的に一定である電圧に調整」する必要はなく，「高レベル電圧（Ｖ
ｐｐ）」は，「パストランジスタ１４Ａをディスエーブルする一方，
プルダウントランジスタ１３Ａをイネーブル」することができる電圧
であればよいことが明らかである。
そして，前記ａで検討したとおり，本願発明において，「高レベル
電圧（Ｖｐｐ）」の生成及び制御にブートストラップ回路を用いるこ
とは排除されていないから，本願発明には，上記のように，ワード線
が選択されている場合とそうでない場合とで，「高レベル電圧（Ｖｐ
ｐ）」の値が異なるものも含まれることは明らかである。
以上によれば，本願発明の「２次デコーダ出力レベルを与える前記
高レベル電圧は，当該ＤＲＡＭが機能している間，前記高論理レベル
電圧＋ＦＥＴの閾値電圧とＤＲＡＭの信頼性を損なうような前記高
論理レベル電圧＋２ｘＦＥＴの閾値電圧との間の実質的に一定であ
る電圧に調整され」における，「ＤＲＡＭが機能している間」とは，
「ワード線が選択されている場合」，すなわち，「ワード線ドライバ」
が「ワード線駆動動作」を行い，「高レベル電圧（Ｖｐｐ）」を「選
択的に前記ワード線に印加」している間と解するのが合理的であると
認められるから，原告の上記主張は採用することができない。
ｄさらに，原告は，前記第３，１(4)ウ(ｴ)において，２次デコーダも
動作するために電源電圧を必要としており，そのための電源電圧が高
レベル電圧Ｖｐｐなのであり，請求項１の「２次デコーダ出力レベル
を与える」とは，高レベル電圧Ｖｐｐが２次デコーダに電源電圧を与
えるという意味であり，「前記高レベル電圧」が「２次デコーダ」の
出力電圧であることを意味するものであるとの被告の主張は誤りで
あると主張する。
しかし，本願明細書には，「２次デコーダ」について，「第一制御
ノード８Ａ（又は，第一制御ノード８Ａのバッファーされたバージョ
ン）は，パストランジスタ１４Ａのゲートと，プルダウントランジス
タ１３Ａのゲートとに，印加されている。パストランジスタ１４Ａの
ソースはＶｐｐ線，すなわち，Ｖｓｓ又はＶｐｐレベルを供給する２
次デコーダの出力に接続されている一方，そのドレインはワード線１
に接続されている。プルダウントランジスタ１３Ａは，そのソースが
アースに接続されている一方，そのドレインがワード線１に接続され
ている。」（段落【００１８】）との記載があるのみであって，そこ
には「２次デコーダの出力」が「Ｖｓｓ又はＶｐｐレベルを供給する」
ことが記載されているにすぎない。そして，「２次デコーダ」を動作
するための電源電圧が「高レベル電圧（Ｖｐｐ）」であることは，本
願明細書には記載されておらず，また，本願明細書の記載から自明で
あるともいえない。
そうすると，原告の上記主張は，本願明細書の記載に基づかないも
のであり，採用することができない。
３結論
以上のとおりであるから，本願発明は引用発明１及び引用発明２に基づいて
当業者が容易に想到できるとした審決の結論に誤りはない。
よって，原告の請求を棄却することとして，主文のとおり判決する。
知的財産高等裁判所第１部
裁判長裁判官中野哲弘
裁判官東海林保
裁判官矢口俊哉

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