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平成２０年８月２８日判決言渡
平成１９年（行ケ）第１０３４８号審決取消請求事件
口頭弁論終結日平成２０年７月１５日
判決
原告エルジー・エレクトロニクス・
インコーポレーテッド
訴訟代理人弁護士鈴木修
同花井美雪
同木村剛大
訴訟代理人弁理士大塚住江
被告特許庁長官鈴木隆史
指定代理人大野克人
同山本章裕
同小林和男
同角田慎治
主文
１原告の請求を棄却する。
２訴訟費用は原告の負担とする。
３この判決に対する上告及び上告受理申立てのための付加期間を３
０日と定める。
事実及び理由
第１請求
特許庁が不服２００３−２１２７５号事件について平成１９年６月６日に
した審決を取り消す。
第２争いのない事実
１手続の経緯
(1)訴外ウォング・ラボラトリーズ・インコーポレーテッド（以下「ウォン
グ・ラボラトリーズ社」という。）は，昭和６３年９月１７日（優先権主
張：１９８７年９月１７日，米国）に特願昭６３−２３３３６７号（以
下「原出願」という。）を出願した。
訴外エルジー・セミコン・カンパニー・リミテッド（以下「エルジー・
セミコン社」という。）は，ウォング・ラボラトリーズ社から原出願に関
して特許を受ける権利の譲渡を受け，平成１０年４月１４日付け特許出願
人名義変更届及び移転登録申請書を特許庁長官に提出して出願人の地位を
承継した。その後，エルジー・セミコン社は，平成１３年９月６日，原出
願の一部を分割して，発明の名称を「メモリ制御装置」とする新たな特許
出願（特願２００１−２７００１４号。以下「本願」という。）をした。
原告は，本願に関し，エルジー・セミコン社から特許を受ける権利の譲
渡を受け，平成１５年２月２０日付け出願人名義変更届を特許庁長官に提
出して出願人の地位を承継し，同年４月１１日付けで手続補正をしたが，
同年８月５日付けで拒絶査定を受けたので，同年１１月４日，これを不服
として審判（不服２００３−２１２７５号事件。以下「本件審判」とい
う。）を請求し，同年１２月４日付けで手続補正（以下，この補正後の本
願に係る明細書及び図面を「本願明細書」という。）をした。
その後，特許庁は，平成１７年４月２５日，「本件審判の請求は成り立
たない。」との審決（附加期間９０日。以下「前審決」という。）をし
た。
(2)原告が，前審決を不服として，知的財産高等裁判所に審決取消訴訟（平
成１７年（行ケ）第１０６７７号事件）を提起したところ，同裁判所は，
平成１８年８月３１日，前審決を取り消す旨の判決をした。
(3)原告は，上記判決の確定を受けて本件審判の審理が再開された後，本願
に関し，平成１８年１０月１９日付けで拒絶理由の通知を受けたが，指定
期間に意見書を提出するなどの応答をすることはなかった。
その後，特許庁は，平成１９年６月６日，「本件審判の請求は，成り立
たない。」との審決（附加期間９０日。以下「本件審決」という。）を
し，同月１８日，その謄本を原告に送達した。
２特許請求の範囲
本願明細書の特許請求の範囲の請求項１ないし６の各記載は，次のとおり
である（以下，これらの請求項に係る発明を項番号に対応して，「本願発明
１」などといい，これらをまとめて「本願発明」という。）。
「【請求項１】システムバス（１０）により電気的に結合された少なくと
もリクエスト側エージェント（１２）と応答側エージェント（１６）とを有
し，前記リクエスト側エージェントは，前記応答側エージェントのメモリ（
２０，６０）に前記システムバスを介してデータを記憶するため及び検索す
るために前記メモリに対するアクセスを要求し，前記メモリはメモリバス（
ＲＡＳ，ＣＡＳ）によって前記応答側エージェントに結合されており，前記
メモリバスは前記システムバスから分離しているデータ処理システムにおい
て使用されるメモリ制御装置であって，
前記システムバスに結合され，前記応答側エージェントの前記メモリに対
するアクセスサイクルを開始する要求を検出するリクエスト検出手段（６
６）であって，前記要求は前記システムバスを通じて前記リクエスト側エー
ジェントによって生成される，リクエスト検出手段と，
前記メモリバスに結合され，前記リクエスト検出手段に応答し，複数の読
み出しアクセス又は書き込みアクセスを行い，読み出しアクセスに対して前
記システムバスへデータを出力し，書き込みアクセスに対して前記システム
バスからデータを入力するために前記応答側エージェントの前記メモリへア
クセスするために，前記メモリバスを通じて複数のメモリアドレス制御信号
をアサートする送出手段（６６）であって，前記制御信号が少なくともロー
アドレスに関連するローアドレスストローブ信号と，コラムアドレスに関連
するコラムアドレスストローブ信号とを含む，送出手段と，
前記メモリに対するアクセスの完了を検出する手段であって，前記リクエ
スト側エージェントにより生成される，前記メモリに対してのアクセスの終
りを示す制御信号に応答するものであり，前記送出手段に結合され，前記ア
クセスの終りを示す制御信号を検出した後に前記送出手段の動作を停止させ
る手段と
を備え，
前記システムバス上の前記リクエスト側エージェントのために，前記メモ
リバスを通じてページモード形式のメモリアクセスを行うために，前記送出
手段がメモリアドレス制御信号をアサートするものであり，前記メモリ内の
データのページを示すローアドレスとともにローアドレスストローブ信号を
アサートし，その後，複数のコラムアドレスとともにコラムアドレスストロ
ーブ信号をアサート及びアサート解除するものであり，
前記ページモード形式のメモリアクセスが非順次のコラムアドレスを含む
転送を可能とするように構成される，
ことを特徴とするメモリ制御装置。
【請求項２】請求項１に記載のメモリ制御装置において，
前記送出手段により前記メモリバスを通じてアサートされる前記メモリア
ドレス制御信号は，複数の連続的な読み出しアクセス又は書き込みアクセス
を行うために，前記応答側エージェントの前記メモリへ順次アクセスするた
めに用いられる，
メモリ制御装置。
【請求項３】請求項１に記載のメモリ制御装置において，
前記ページモード形式は非順次のページモードであり，
前記送出手段により前記メモリバスを通じてアサートされる前記メモリア
ドレス制御信号は，複数の非連続的な読み出しアクセス又は書き込みアクセ
スを行うために，前記応答側エージェントの前記メモリへ非順次にアクセス
するために用いられる，
メモリ制御装置。
【請求項４】システムバス（１０）により電気的に結合された少なくとも
リクエスト側エージェント（１２）と応答側エージェント（１６）とを有
し，前記応答側エージェントが更にメモリバス（ＲＡＳ，ＣＡＳ）を通じて
メモリ（２０，６０）に結合されるものであり，前記システムバスから分離
したアクセス用のバス（６８，７４）を通じて前記メモリに電気的に結合さ
れたプロセッサ（８６）を有するものであるデータ処理システムにおいて使
用されるメモリ制御装置であって，
前記システムバスに結合され，前記システムバスを通じて行われるリクエ
スト側エージェントの要求又は前記アクセス用のバスを通じて行われる前記
プロセッサの要求に応答し，前記応答側エージェントの前記メモリに対する
アクセスサイクルを開始するリクエスト検出手段（６６）と，
前記メモリバスに結合され，前記リクエスト検出手段に応答し，複数の読
み出しアクセス又は書き込みアクセスを行い，読み出しアクセスに対して前
記システムバス又は前記アクセス用のバスへデータを出力し，書き込みアク
セスに対して前記システムバス又は前記アクセス用のバスからデータを入力
するために前記応答側エージェントの前記メモリへアクセスするために，前
記メモリバスを通じて複数のメモリアドレス制御信号をアサートする送出手
段（６６）であって，前記制御信号が少なくともローアドレスに関連するロ
ーアドレスストローブ信号と，コラムアドレスに関連するコラムアドレスス
トローブ信号とを含む，送出手段と，
前記メモリに対するアクセスの完了を検出する手段であって，前記リクエ
スト側エージェントにより生成される，前記メモリに対してのアクセスの終
りを示す制御信号に応答するものであり，前記送出手段に結合され，前記ア
クセスの終りを示す制御信号を検出した後に前記送出手段の動作を停止させ
る手段と
を備え，
前記システムバス上の前記リクエスト側エージェントのため及び前記アク
セス用のバスに結合された前記プロセッサのために，前記メモリバスを通じ
てページモード形式のメモリアクセスを行うために，前記送出手段がメモリ
アドレス制御信号をアサートするものであり，前記メモリ内のデータのペー
ジを示すローアドレスとともにローアドレスストローブ信号をアサートし，
その後，複数のコラムアドレスとともにコラムアドレスストローブ信号をア
サート及びアサート解除するものであり，
前記ページモード形式のメモリアクセスが非順次のコラムアドレスを含む
転送を可能とするように構成される，
ことを特徴とするメモリ制御装置。
【請求項５】請求項４に記載のメモリ制御装置において，
前記送出手段により前記メモリバスを通じてアサートされる前記メモリア
ドレス制御信号は，複数の連続的な読み出しアクセス又は書き込みアクセス
を行うために，前記応答側エージェントの前記メモリへ順次アクセスするた
めに用いられる，
メモリ制御装置。
【請求項６】請求項４に記載のメモリ制御装置において，
前記ページモード形式は非順次のページモードであり，
前記送出手段により前記メモリバスを通じてアサートされる前記メモリア
ドレス制御信号は，複数の非連続的な読み出しアクセス又は書き込みアクセ
スを行うために，前記応答側エージェントの前記メモリへ非順次にアクセス
するために用いられる，
メモリ制御装置。」
３本件審決の理由
別紙審決書写しのとおりである。要するに，本願は，審判官が平成１８年
１０月１９日付けで原告に通知した下記(1)ないし(3)の拒絶理由（拒絶理由
１ないし３）によって拒絶すべきである，というものである。
(1)拒絶理由１
本願発明１ないし６は，以下の各刊行物に記載された発明に基づいて，
当業者が容易に発明をすることができたものであるから，特許法２９条２
項の規定により特許を受けることができない。
・特開昭６１−１２２９９６号公報（甲１。以下「刊行物１」といい，
その発明を「刊行物１記載発明」という。）
・松岡哲弘，３２ビツト・バス＝マルチバスIIの概要，インターフェー
ス，ＣＱ出版社，１９８５年５月１日，１１巻５号３０６頁∼３２１
頁（甲２。以下「刊行物２」という。）
・特開昭６２−３４８８号公報（甲３）
・特開昭６１−７７１９５号公報（甲４）
・特開昭５９−１６７７６６号公報（甲５。以下「刊行物５」といい，
その発明を「刊行物５記載発明」という。）
ア審決の認定した刊行物１記載発明
「マイクロプロセツサ３０へメモリコントローラ３１及びアドレスバ
ス３２を通じて結合されたアドレス端子１８，マイクロプロセツサ３０
へメモリコントローラ３１及びコントロールバス３５を通じて結合され
たコントロール信号／ＲＡＳ，／ＣＡＳのラインが接続される端子２
０，在来のデータラツチ３３（メモリコントローラの１部）と８ビツト
双方向データバス３４によってマイクロプロセツサ３０へ結合された分
離したデータイン及びデータアウト端子２２及び２３を有し，８つのメ
モリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリ
を使用したマイクロプロセツサシステムにおいて，アドレスを多重化
し，／ＲＡＳ及び／ＣＡＳを生み出し，又リフレツシユアドレスを生み
出す為に働くメモリコントローラ３１であって，
アドレス端子１８，端子２０，データイン及びデータアウト端子２２
及び２３がバスによってメモリコントローラ３１に結合されており，前
記コントロール信号／ＲＡＳ，／ＣＡＳのラインがアドレスバス３２と
８ビツト双方向データバス３４とコントロールバス３５から分離し，
マイクロプロセツサ３０からのコントロール信号出力３５は，通常デ
ータバスイネーブル／ＤＥＮ，メモリイネーブル／ＭＥＮ，アドレスラ
ツチ／ＡＬＡＴＣＨ，アドレスラツチイネーブル／ＡＬＥ，読取りＲ
Ｄ，書込みＷＲ，読取り／書込みＲ／Ｗ又はＷ，有効メモリアドレスＷ
ＭＡ，アドレスストローブＡＳ，データストローブＤＳ，等と呼ばれ，
メモリチツプ１０のコントロール信号／ＲＡＳ，／ＣＡＳ，／Ｗを生み
出す為に用いられ，コントローラ３１の中のデータラツチ３３の為のコ
ントロールを行ない，
／ＲＡＳ及び／ＣＡＳ信号は端子２０によって読取り／書込みコント
ロール／Ｗと共に８つのメモリチツプ１０に加えられ，行アドレスは／
ＲＡＳがゼロへ降下するとゲートを通ってバツファ１３の中へ入り，又
列アドレスは／ＣＡＳがゼロへ降下するとゲートを通ってバツファ１５
の中へ入り，
読取り動作の場合，／Ｗ信号は高に留まっているインターバルの間は
アドレスが端子１８の上で有効であり，又／ＲＡＳ及び／ＣＡＳが降下
した後の期間の間はデータが出力端子２３の上で有効であり，別の時に
は，出力バツフア２４が出力端子２３を高インピ−ダンス状態に保持
し，
書込み動作は／Ｗが低下する事によって知らされるが，この場合には
入力端子２２の上のデータは指示された期間の間有効で，データ出力端
子２３は高インピーダンス状態に留まり，
読取り動作の場合，アドレスバス３２と８ビツト双方向データバス３
４とコントロールバス３５上のマイクロプロセツサ３０のために，コン
トロール信号／ＲＡＳ，／ＣＡＳのラインを通じてページモード動作を
行うために，コントロール信号／ＲＡＳ，／ＣＡＳをゼロへ降下して読
取りを開始し，８つのメモリチツプ１０内のデータの行を示す行アドレ
スとともに／ＲＡＳをゼロへ降下し，その後，複数の列アドレスととも
に／ＣＡＳをゼロへ降下及び高に留まって読取りを完了して，コントロ
ール信号／ＲＡＳ，／ＣＡＳが高に留まり，また，書込み動作の場合に
もページモード動作になり得るメモリコントローラ３１。」（審決書９
頁１行∼１０頁３行）（以下，刊行物１における「ＲＡＳ」，「ＣＡ
Ｓ」，「Ｗ」，「ＤＥＮ」，「ＭＥＮ」，「ＡＬＡＴＣＨ」，「ＡＬ
Ｅ」の各記載は，審決書の摘記に従い，「／ＲＡＳ」，「／ＣＡ
Ｓ」，「／Ｗ」，「／ＤＥＮ」，「／ＭＥＮ」，「／ＡＬＡＴＣ
Ｈ」，「／ＡＬＥ」と表記する。）
イ審決の認定した刊行物５記載発明
「第１の種類のデータ処理装置１から記憶装置２へのアクセスはバス３
を介さずに直接バス１０から行い，第２の種類のデータ処理装置４，５
からはバス３を介して行うことができるメモリアクセス方式において使
用される第１の種類のデータ処理装置１であって，
バス３から分離した信号線３０∼３２，バス１０を通じて記憶装置２
に電気的に結合され，データ制御機能と演算機能とを実行するためのプ
ロセサ部２０と，プロセサ部２０からの行先情報を受付け，コマンドの
行先が記憶装置２であるか，あるいはバス３を介して他の装置に送出さ
れるものであるかを判断するためのコマンド解読部２１と，バス３を介
して他の装置をアクセスするための能動ポート２４と，他の装置からバ
ス３を介してアクセスされる受動ポート２５と，記憶装置２をアクセス
するためのメモリ・ポート２３と，プロセサ部２０からと受動ポート２
５からとの記憶装置２へのアクセスに対して優先度を与え，メモリポー
ト２３をアクセスするための優先度回路部２２とから構成され，
第１の種類のデータ処理装置１では記憶装置２に対する命令のフェッ
チ，データの読出しや書込みなどの場合に，プロセサ部２０より受けと
る行先情報が記憶装置２のものであることを判別し，コマンド解読部２
１と，優先度回路部２２と，メモリポート２３とを介して記憶装置２を
アクセスし，
また，第２の種類のデータ処理装置４から記憶装置２へのメモリ読出
しアクセスが送出された場合には，バス３を介してメモリデータの返送
表示情報とコマンドとを受動ポート２５へわたし，上記コマンドにより
優先度回路部２２と，メモリポート２３とを介して記憶装置２をアクセ
スする第１の種類データ処理装置１。」（審決書１７頁２３行∼１８頁
９行）
ウ審決の認定した本願発明１と刊行物１記載発明との一致点・相違点
(ア)一致点
「システムバス（１０）により電気的に結合された少なくともリクエ
スト側エージェント（１２）と応答側エージェント（１６）とを有
し，前記リクエスト側エージェントは，前記応答側エージェントのメ
モリ（２０，６０）に前記システムバスを介してデータを記憶するた
め及び検索するために前記メモリに対するアクセスを要求し，前記メ
モリはメモリバス（ＲＡＳ，ＣＡＳ）によって前記応答側エージェン
トに結合されており，前記メモリバスは前記システムバスから分離し
ているデータ処理システムにおいて使用されるメモリ制御装置であっ
て，
前記メモリバスに結合され，複数の読み出しアクセス又は書き込み
アクセスを行い，読み出しアクセスに対して前記システムバスへデー
タを出力し，書き込みアクセスに対して前記システムバスからデータ
を入力するために前記応答側エージェントの前記メモリへアクセスす
るために，前記メモリバスを通じて複数のメモリアドレス制御信号を
アサートする送出手段であって，前記制御信号が少なくともローアド
レスに関連するローアドレスストローブ信号と，コラムアドレスに関
連するコラムアドレスストローブ信号とを含む，送出手段を備え，
前記システムバス上の前記リクエスト側エージェントのために，前
記メモリバスを通じてページモード形式のメモリアクセスを行うため
に，メモリアドレス制御信号をアサートするものであり，前記メモリ
内のデータのページを示すローアドレスとともにローアドレスストロ
ーブ信号をアサートし，その後，複数のコラムアドレスとともにコラ
ムアドレスストローブ信号をアサート及びアサート解除するように構
成されるメモリ制御装置である点。」（審決書１３頁７行∼２８行）
(イ)相違点１
「メモリ制御装置が，本願発明１では，
前記システムバスに結合され，前記応答側エージェントの前記メモ
リに対するアクセスサイクルを開始する要求を検出するリクエスト検
出手段（６６）であって，前記要求は前記システムバスを通じて前記
リクエスト側エージェントによって生成される，リクエスト検出手段
と，
前記メモリに対するアクセスの完了を検出する手段であって，前記
リクエスト側エージェントにより生成される，前記メモリに対しての
アクセスの終りを示す制御信号に応答するものであり，前記送出手段
に結合され，前記アクセスの終りを示す制御信号を検出した後に前記
送出手段の動作を停止させる手段と
を備え，前記送出手段が前記リクエスト検出手段に応答するのに対
し，
刊行物１記載発明では，リクエスト検出手段，メモリに対するアク
セスの完了を検出する手段，送出手段の動作を停止させる手段を備え
ることが明らかでなく，送出手段が，リクエスト検出手段に応答し，
メモリアドレス制御信号をアサートすることや，アクセスの終りを示
す制御信号を検出した後に動作を停止させることも明らかでない
点。」（審決書１３頁３０行∼１４頁８行。なお，審決書１３頁３０
行に「本願発明」とあるのは，「本願発明１」の誤記と認める。）
(ウ)相違点２
「ページモード形式のメモリアクセスが，本願発明１では，非順次の
コラムアドレスを含む転送を可能とするように構成されるのに対し，
刊行物１記載発明では，非順次のコラムアドレスを含む転送が可能
か否か明らかでない点。」（審決書１４頁１０行∼１３行。なお，審
決書１４頁１０行に「本願発明」とあるのは，「本願発明１」の誤記
と認める。）
エ審決の認定した本願発明４と刊行物１記載発明との一致点・相違点
(ア)一致点
本願発明１と刊行物１記載発明との一致点（前記ウ(ア)）と同じ（
審決書１８頁１１行∼１３行）。
(イ)相違点１
「本願発明４では，
データ処理システムが，前記システムバスから分離したアクセス用
のバス（６８，７４）を通じて前記メモリに電気的に結合されたプロ
セッサ（８６）を有し，
メモリ制御装置が，
前記システムバスに結合され，前記システムバスを通じて行われる
リクエスト側エージェントの要求又は前記アクセス用のバスを通じて
行われる前記プロセッサの要求に応答し，前記応答側エージェントの
前記メモリに対するアクセスサイクルを開始するリクエスト検出手
段（６６）と，
前記メモリバスに結合され，前記リクエスト検出手段に応答し，複
数の読み出しアクセス又は書き込みアクセスを行い，読み出しアクセ
スに対して前記システムバス又は前記アクセス用のバスへデータを出
力し，書き込みアクセスに対して前記システムバス又は前記アクセス
用のバスからデータを入力するために前記応答側エージェントの前記
メモリへアクセスするために，前記メモリバスを通じて複数のメモリ
アドレス制御信号をアサートする送出手段（６６）であって，前記制
御信号が少なくともローアドレスに関連するローアドレスストローブ
信号と，コラムアドレスに関連するコラムアドレスストローブ信号と
を含む，送出手段と，
前記メモリに対するアクセスの完了を検出する手段であって，前記
リクエスト側エージェントにより生成される，前記メモリに対しての
アクセスの終りを示す制御信号に応答するものであり，前記送出手段
に結合され，前記アクセスの終りを示す制御信号を検出した後に前記
送出手段の動作を停止させる手段と
を備え，前記送出手段が前記リクエスト検出手段に応答するのに対
し，
刊行物１記載発明では，
データ処理システムには，そのようなプロセッサも，アクセス用の
バスを通じて行われる前記プロセッサの要求もなく，
メモリ制御装置が，
リクエスト検出手段，メモリに対するアクセスの完了を検出する手
段，送出手段の動作を停止させる手段を備えることが明らかでなく，
送出手段が，リクエスト検出手段に応答し，メモリアドレス制御信号
をアサートすることや，アクセスの終りを示す制御信号を検出した後
に動作を停止させることも明らかでない点。」（審決書１８頁１６行
∼１９頁１２行。なお，審決書１８頁１６行に「本願発明」とあるの
は，「本願発明４」の誤記と認める。）
(ウ)相違点２
本願発明１と刊行物１記載発明との相違点２（前記ウ(ウ)）と同
じ（審決書１９頁１４行∼１５行）。
(2)拒絶理由２
本願は，発明の詳細な説明の記載が，下記アないしエの点で，当業者が
請求項１∼６に係る発明を実施することができる程度に明確かつ十分に記
載されていないから，特許法３６条３項（平成２年法律第３０号による改
正前の規定。以下，同じ。）に規定する要件を満たしていない。
ア請求項１，４の「メモリに対するアクセスサイクルを開始する要求を
検出するリクエスト検出手段（６６）」，「メモリに対するアクセスの
完了を検出する手段」，「前記送出手段の動作を停止させる手段」の各
手段が，実施例のどの部分であるのか不明である。
イ請求項１，４の「メモリアクセスが非順次のコラムアドレスを含む転
送を可能とする」，請求項１，４を引用する請求項３，６の「非順次の
ページモード」，「メモリへ非順次にアクセス」について，発明の詳細
な説明には，単に，段落【００３０】に「もちろん，非順次ページモー
ドアドレスも可能であり，ある種の用途には望ましいかもしれない。」
と記載されているだけであり，これらの「非順次」の動作をどのように
実施するのか説明されていない。
ウ請求項４の「前記アクセス用のバス」としては，実施例には，メモリ
アドレスバス（６８），メモリアドレスバス（７４）しかなく，「アク
セス用のバスを通じて行われる前記プロセッサの要求」が実施例におい
て，どのように行われるのか不明である。
エ請求項４の「前記アクセス用のバスを通じて行われる前記プロセッサ
の要求に応答し，前記応答側エージェントの前記メモリに対するアクセ
スサイクルを開始する」動作について，実施例の説明として，段落【０
０４３】に「必要に応じて現在のバス転送を中断する。それ故，ＨＰ信
号によってローカルプロセッサが現在のバス転送をオーバーライドする
ことによってメモリに対してアクセスすることが可能になる。ＨＰ信号
はそれがアサートされている間現在のバス転送をオーバライド（ｏｖｅ
ｒｒｉｄｅ）し，それによってローカルプロセッサ８６が一連の連続的
な高優先順位アクセスをメモリ６０に対して行うことが可能になる。」
とあるが，どのように応答側エージェントのメモリに対するアクセスサ
イクルを開始し終了するのか，また，「必要に応じて」がどのような場
合を意味し，中断された現在のバス転送は，その後どのように処理され
るのか不明である。
(3)拒絶理由３
本願は，特許請求の範囲の記載が，下記ア及びイの点で，特許を受けよ
うとする発明の構成に欠くことができない事項のみを記載したものでない
から，特許法３６条４項２号（平成２年法律第３０号による改正前の規
定。以下，同じ。）に規定する要件を満たしていない。
ア請求項１，４の「前記送出手段の動作の停止」における動作がどの動
作を意味するのか不明であるため，特許を受けようとする発明の構成が
不明である。
イ請求項１，４の「非順次のコラムアドレスを含む転送」，請求項２，
５の「メモリへ順次アクセス」と「複数の連続的な読み出しアクセス又
は書き込みアクセス」，請求項３，６の「非順次のページモード」，「
メモリへ非順次にアクセス」，「複数の非連続的な読み出しアクセス又
は書き込みアクセス」という記載は，「順次」と「連続」という用語の
使い方が不統一であるため，特許を受けようとする発明の構成が不明で
ある。
第３当事者の主張
１原告の主張
本件審決は，以下のとおり，拒絶理由１ないし３に係る各認定判断を誤っ
た違法があるから，取り消されるべきである。以下，拒絶理由２，３，１の
順に，主張する。
(1)取消事由１（拒絶理由２に係る認定判断の誤り）
ア請求項１，４の「メモリに対するアクセスサイクルを開始する要求を
検出するリクエスト手段（６６）」，「メモリに対するアクセスの完了
を検出する手段」，「送出手段を停止させる手段」の各手段について
以下のとおり，上記各手段は，いずれも本願明細書（甲８，１０，１
１）の段落【００３５】に明りょうに記載されている。なお，「メモリ
に対するアクセスサイクルを開始する要求を検出するリクエスト手段（
６６）」は，請求項１記載の構成であり，請求項４には記載されていな
い。
(ア)「メモリに対するアクセスサイクルを開始する要求を検出するリ
クエスト手段（６６）」について
ａ本願明細書の段落【００３５】の記載から，「外部ロジックは，
メモリアクセスのリクエストをメモリコントローラに対して行った
後，Ｒ／Ａ信号線を開放する」という構成（以下「第１処理動作」
という。）と，「外部ロジックがＲ／Ａ信号線を開放した後の，メ
モリリクエスト／肯定応答サイクル中に，メモリコントローラ６６
がＲ／Ａ信号線を使用する」という構成（以下「第２処理動作」と
いう。）を明確に理解できる。
ｂ被告は，第１処理動作と第２処理動作を混同している。
第１処理動作の後に，第２処理動作を行うのであるから，Ｒ／Ａ
信号線上のロー信号により，ページモードメモリアクセスを開始す
る要求を検出できることは明らかである。また，第２処理動作中
は，Ｒ／Ａ信号線はメモリコントローラ６６により使用されている
から，外部ロジックからロー信号をメモリコントローラ６６へ入力
するためにＲ／Ａ信号線が使われることはない。段落【００３５】
に明記されているとおり，Ｒ／Ａ信号線が外部ロジックからメモリ
コントローラ６６への入力となるのは，「コントローラ６６が動作
停止状態にあるとき」だからである。
(イ)「メモリに対するアクセスの完了を検出する手段」について
ａ本願明細書の段落【００３５】の「ＥＯＣがアサートされると，
メモリコントローラ６６には現在のメモリアクセスが順次データ転
送の応答相の最終的メモリアクセスであることが知らされる」とい
う記載から，「ＥＯＣがアサートされたことを，メモリコントロー
ラ６６が検知すると，メモリコントローラ６６は，現在のメモリア
クセスが最終的メモリアクセスであること，すなわち，アクセスの
完了であることを知る」という構成を明確に理解できる。
ｂ被告は，「アクセスの完了」の意味を誤解している。「アクセス
の完了」とは，「アクセスすべきデータが残っていないために，メ
モリへのアクセスを終わる」という意味であり，被告主張のよう
に，１つのコラムについて，ストローブ信号がアサートされるたび
にアクセスが完了するということはない。
(ウ)「送出手段を停止させる手段」について
ａ本願明細書の段落【００３５】の「メモリコントローラ６６は，
ＥＯＣ信号線（バス信号ＳＣ２＊）がサイクル終了の状態を示すべ
く信号がアサートされるまで，繰返しメモリをアクセスする。」と
いう記載から，「メモリコントローラ６６は，ＥＯＣ信号線がアサ
ートされてサイクル終了の状態が示されるまで，メモリへのアクセ
スを継続させる」，すなわち，「ＥＯＣ信号線がアサートされると
サイクル終了の状態が示され，メモリコントローラ６６は，そのＥ
ＯＣ信号線の状態に応答してメモリへのアクセスを停止させる」と
いう構成を明確に理解できる。
ｂ被告は，「ローストローブ信号」と「コラムアドレスストローブ
信号」のアサートの動作の停止は，通常，それぞれローアドレスご
と，コラムアドレスごとに行われるから，これとは異なるＥＯＣ信
号がアサートされて示されるデータ転送のサイクルごとに行われ
る「停止」がどのようなものか不明であると主張する。しかし，後
記(3)ア(イ)ａのとおり，ＥＯＣ信号は，複数の転送サイクルを繰り
返して要求したデータを取得し終えた時に出力されるものであり，
これによってバスを開放するものであることを当業者は容易に理解
できる。したがって，ＥＯＣ信号線のアサートにより示されるアク
セスの終了とは，リクエスト側エージェントが要求したデータの転
送を完了した時に，「アクセスの終わりを示す制御信号」によって
当該データのアクセスを終了することを意味することが明らかであ
り，被告が主張する「通常のローアドレス毎，コラムアドレス毎の
停止」とは異なるものであることを，当業者であれば理解すること
ができる。
イ請求項１，４の「メモリアクセスが非順次のコラムアドレスを含む転
送を可能とする」，請求項３，６の「非順次のページモード」，「メモ
リへ非順次にアクセス」について
「非順次」の動作は，本件審決でも周知であると認定されている程度
の技術であるから，具体的に説明しなくても，当業者は実施することが
できる。
ウ請求項４の「前記アクセス用のバスを通じて行われる前記プロセッサ
の要求」について
本願明細書の段落【００４２】に明りょうに記載されている。「ロー
カルプロセッサのアドレス及びデータのラッチをそれぞれメモリアドレ
ス及びメモリデータバス６８，７４上に対してイネーブルする」こと
が，メモリに対するアクセス要求そのものである。なお，刊行物１の記
載は，本願発明とは関係がない。
エ請求項４の「前記アクセス用のバスを通じて行われる前記プロセッサ
の要求に応答し，前記応答側エージェントの前記メモリに対するアクセ
スサイクルを開始する」について
(ア)本願明細書の段落【００４２】，【００４３】の記載から明らか
である。
(イ)被告は，「メモリに対するアクセス要求」はアドレスバスやデー
タバスでなく，コントロールバスを通じて行われるから，「ローカル
プロセッサのアドレス及びデータのラッチをそれぞれメモリアドレス
及びメモリデータバス６８，７４上に対してイネーブルにする」こと
が「メモリに対するアクセス要求」そのものであることを当業者が理
解することはできない，と主張する。しかし，被告の同主張は，本件
審決が言及していない新たな拒絶理由に当たるから，本件訴訟におい
て同主張をすることは許されない。
また，いったんローカルプロセッサに対して，メモリへのアクセス
権が与えられ，メモリへのアクセスが許可されると，いわゆるスタン
ドアローンの装置として処理動作を行えば足りることになる。すなわ
ち，ローカルプロセッサは，アクセスするデータのアドレスを送出し
てアクセスを繰り返し，アクセスすべきデータがなくなった時にアド
レスの送出を終了すれば足り，必ずしもアクセス終了を示す信号を出
さなくてもよい。被告の主張は，この点からも失当である。
(2)取消事由２（拒絶理由３に係る認定判断の誤り）
ア請求項１，４の「前記送出手段の送出を停止させる手段」について
請求項１，４の「前記送出手段の送出を停止させる手段」は，「前記
メモリに対するアクセスの完了を検出する手段であって，・・・前記ア
クセスの終わりを示す制御信号を検出した後に前記送出手段の動作を停
止させる手段」のことである。このことは，本願明細書の段落【００３
５】の記載に照らし，明らかである。
イ請求項１，４の「非順次のコラムアドレスを含む転送」，請求項２，
５の「メモリへ順次アクセス」と「複数の連続的な読み出しアクセス又
は書き込みアクセス」，請求項３，６の「非順次のページモード」，「
メモリへ非順次にアクセス」，「複数の非連続的な読み出しアクセス又
は書き込みアクセス」における「順次」又は「連続」について
(ア)「順次」という用語は「順序に従って，物事をするさま」，「連
続」という用語は「次々につながって続くこと」を意味するところ（
甲１４），本願明細書がこれらの用語を上記一般に理解される意味で
使用していることは，当業者であれば容易に理解できる。
(イ)被告の主張は，本願の願書に最初に添付した明細書の段落【００
２８】の記載に基づくものであるが，同段落は補正されている（甲１
０）から，被告の主張は失当である。
(ウ)請求項３，６でいうところの「複数の非連続的な読み出しアクセ
ス又は書き込みアクセス」は，複数の連続していない読み出しアクセ
ス又は書き込みアクセス，すなわち，複数の連続していないアドレス
に対するアクセスを意味する。
順次にメモリをアクセスする場合，すなわち，順序どおりに連続し
たアドレスへアクセスする場合には，連続したアドレスへの連続的な
読み出しアクセス又は書き込みアクセスを行うが，これと異なり，請
求項３，６に記載の構成のように「メモリへ非順次にアクセスする」
場合，すなわち，順序どおりに連続していないアドレスへアクセスす
る場合には，連続していないアドレスへの非連続的な読み出しアクセ
ス又は書き込みアクセスを行う。これは，連続して（順次に）並んで
いるアドレス中におけるアクセスの対象となるアドレスが連続してい
ない（順次ではない）ので，アクセスが非連続的であることを意味す
る。
請求項３，６に「ページモード形式は非順次のページモードであ
り」と記載されているように，アクセス方式はページモード形式であ
るから，請求項３，６にいう「複数の非連続的な読み出しアクセス又
は書き込みアクセス」が，複数回の単発的なアクセスを行う処理を意
味するものではなく，複数の非連続的なアドレスへ連続してアクセス
する処理を意味することは，当業者であれば容易に理解することがで
きる。
(3)取消事由３（拒絶理由１に係る認定判断の誤り）
ア本願発明１の進歩性判断の誤り
本件審決は，以下のとおり，本願発明１と刊行物１記載発明との相違
点を看過し，また，相違点１についての容易想到性の判断を誤った。な
お，本件審決の摘示に係る両発明の一致点，相違点１及び２の各認定(前
記第２，３(1)ウ(ア)ないし(ウ))は認め，相違点２の判断は争わない。
(ア)本願発明１と刊行物１記載発明との相違点の看過
本件審決は，以下のとおり，刊行物１記載発明の認定を誤った結
果，本願発明１と刊行物１記載発明との相違点を看過した。
ａ刊行物１記載発明の認定の誤り
本件審決は，刊行物１のＦｉｇ．１及びＦｉｇ．４に言及した上
で（審決書８頁１８行∼２５行），刊行物１記載発明について，「
アドレス端子１８，端子２０，データイン及びデータアウト端子２
２及び２３がバスによってメモリコントローラ３１に結合されてお
り，前記コントロール信号／ＲＡＳ，／ＣＡＳのラインがアドレス
バス３２と８ビツト双方向データバス３４とコントロールバス３５
から分離し」（審決書９頁１１行∼１４行）ていると認定した。
しかし，以下のとおり，審決の上記認定は誤りである。
(ａ)刊行物１のＦｉｇ．１には，１ビットデータ入力端子２２，
１ビットデータ出力端子２３は図示されているが，メモリコント
ローラ３１は示されていない。また，Ｆｉｇ．４では，２２，２
３は，データラッチ３３とシリコンチップ１０との間にある線を
示しているのに対して，メモリコントローラ３１は，コントロー
ルバスから下方向に延び，シリコンチップの外部端子２０に接続
される四角い箱につながる線であることが示されている。このよ
うに，刊行物１には，データイン及びデータアウト端子２２及び
２３にメモリコントローラ３１を接続する信号線を示すライン
は，記載されていない。
(ｂ)刊行物１の記載は不明りょうであり，文章による説明と図面
の記載が一致しない。このような矛盾あるいは不備を含む刊行物
１の記載から，「コントロール信号／ＲＡＳ，／ＣＡＳのライン
がアドレスバス３２と８ビツト双方向データバス３４とコントロ
ールバス３５から分離し」ていることは，認定できない。
ｂ本件審決が看過した本願発明１と刊行物１記載発明との相違点
前記ａのとおり，刊行物１には，本願発明のバスに相当するもの
が開示されておらず，また，原告が主張する「マイクロプロセッサ
３０へメモリコントローラ３１及びコントロールバス３５を通じて
結合されたコントロール信号／ＲＡＳ，／ＣＡＳのライン」自体が
示されていない。
本願発明１は，システムバスへ出力されるデータの転送速度をシ
ステムバスのデータ転送速度との関係において調整してＦＩＦＯバ
ッファを使用しないシステムを可能にしたものである。これに対
し，刊行物１には，「マイクロプロセッサ３０へメモリコントロー
ラ３１及びコントロールバス３５を通じて結合されたコントロール
信号／ＲＡＳ，／ＣＡＳのライン」自体が示されていないのである
から，刊行物１記載発明は，「ＦＩＦＯバッファを使用しない」と
いう本願発明の目的を達成するために必要な構成を欠いている。
本件審決は，本願発明１と刊行物１記載発明との上記相違点を看
過した。
(イ)本願発明１と刊行物１記載発明との相違点１の容易想到性判断の
誤り
本件審決は，本願発明１と刊行物１記載発明との相違点１につい
て，「マルチバスIIが，ＣＰＵとメモリ間のデータ転送のバスであっ
て，システム制御信号ＳＣ０＊−ＳＣ９＊により転送サイクルを開始
する要求や転送サイクルの終わりを示すことは，刊行物２等により周
知であるから，刊行物１記載発明の『マイクロプロセツサ３０』と『
８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書
込みメモリ』との間のデータ転送のバスとして，上記周知のマルチバ
スIIを用い，『転送サイクルを開始する要求』を検出した後にコント
ロール信号／ＲＡＳ，／ＣＡＳをアサートし，『転送サイクルの終わ
りを示す制御信号』を検出した後にコントロール信号／ＲＡＳ，／Ｃ
ＡＳのアサート（本願発明の『送出手段の動作』に相当）を停止させ
ることは，当業者が適宜なし得る設計事項にすぎない。」（審決書１
４頁３３行∼１５頁７行）と判断した。
しかし，以下のとおり，本件審決の上記判断は誤りである。
ａＥＯＣ信号について
本願発明１の「メモリのアクセスの終わりを示す制御信号を検出
した後に前記送出手段の動作を停止させる手段」は，複数の転送サ
イクルを繰り返して要求してデータを取得し終えた時に出力される
ものであるのに対し，刊行物２に記載された「ＥＯＣ信号」は，各
転送サイクルの終わりに出力されるものであるから，本願発明１
の「アクセスの終わりを示す制御信号」は，刊行物２記載の「ＥＯ
Ｃ信号」とは異なるものである。
すなわち，刊行物２において，「１転送サイクル」とは，当該転
送サイクルにおいてアクセスするデータのアドレス情報の送出と，
当該アドレス情報により指定されたデータの転送とからなるもので
あり，刊行物２においては，各転送サイクルの終わりに必ず「ＥＯ
Ｃ信号」が送出されているのに対し，本願発明１は，各転送サイク
ルの終わりに「ＥＯＣ信号」を送出することはせず，複数の転送サ
イクルを繰り返した後に「ＥＯＣ信号」を送出してアクセスを終了
するものである。
このように，「ＥＯＣ信号」は，転送サイクルで独占されていた
システムバスを開放する処理において用いられるものであり，シス
テムバスの開放とメモリに対するアクセス終了とは必然的な結びつ
きはない。
したがって，「メモリのアクセスの終わりを示す制御信号を検出
した後に前記送出手段の動作を停止させる手段」を設けることが，
単なる設計事項であるということはできない。
ｂ組合せの困難性
刊行物２には，メモリに対するアクセスの終わりを示す制御信号
を検出して送出手段の動作を停止させる手段は記載されておらず，
これは，当業者が適宜になし得る設計事項ではない。
刊行物１のＦｉｇ．４は，マイクロプロッセッサ３０を１つ記載
するのみで，他のリクエストエージェントは示されておらず，これ
がマルチバスを介して複数のリクエストエージェントと結合できる
ものであることは何ら示されていないから，このようなメモリに刊
行物２記載のマルチバスIIを用いることが可能か否かは，明らかで
ない。そして，刊行物１記載発明は，メモリ自体に関する発明であ
って，電力の節約を目的とするものであるのに対し，刊行物２記載
のマルチバスIIは，バスに関する技術であって，課題を異にしてい
る上，そもそも組み合わせることが可能であるか否かが明らかでな
いのであるから，刊行物１記載発明にマルチバスIIを組み合わせる
ことは，当業者といえども，困難である。
イ本願発明２及び３の進歩性判断の誤り
請求項２及び３は請求項１を引用しているから，本願発明１に係る本
件審決の認定判断が誤りである以上，本願発明２及び３に係る本件審決
の認定判断も誤りである。
ウ本願発明４の進歩性判断の誤り
以下のとおり，本件審決は，本願発明４と刊行物１記載発明との相違
点１の容易想到性の判断を誤った。
(ア)刊行物５を組み合わせることについて
以下のとおり，刊行物１記載発明と刊行物５記載発明とは目的が異
なり，両者を組み合わせる動機付けがない。
ａ刊行物１記載発明は，ダミーセルによる不必要な放電を防止し，
かつアクティブプルアップ回路の中に用いられているブーストクロ
ックドライバの回路も半分しか駆動させないことにより，電力を節
約することを目的とした「半導体ダイナミックメモリデバイス」に
関する発明である。
これに対し，刊行物５記載発明の目的は，従来技術が「アクセス
バス１１から記憶装置２へのアクセスを行うという第１のデータ処
理装置１の試験が第２および第３のデータ処理装置４，５を使用し
なければならないという欠点を有していた」ことを前提として，「
第１の種類のデータ処理装置からのアクセスバスと，バスと，第１
の種類のデータ処理装置へのアクセスバスとを使用して記憶装置を
アクセスする手段を有し，第２の種類のデータ処理を使用しなくて
も第２の種類のデータ処理装置から記憶装置へ通ずるアクセスバス
を単独に試験できるようにして上記欠点を除去し，試験法を簡略し
たメモリアクセス方式を提供すること」である。
このように，刊行物１記載発明と刊行物５記載発明とは，課題が
異なる。
また，刊行物１には，刊行物１記載発明と刊行物５記載発明とを
組み合わせることを示唆する記載はない。
ｂ本願発明は，マルチバスを介して繋がる複数のエージェントの存
在を前提とし，当該マルチバスを介したメモリアクセスの高速化を
図ったものであり，刊行物５にいうデータ処理装置１と記憶装置２
とが直結することによるアクセスの高速化とは全く異なったもので
あることは明白である。したがって，刊行物５におけるメモリアク
セスの高速化と本願発明における複数エージェント間におけるマル
チバスを介したメモリアクセスの高速化とを同一視する被告の主張
は誤りである。
(イ)刊行物１，２及び５を組み合わせることについて
上記(ア)に加え，前記アで主張したところによれば，刊行物１，２
及び５を組み合わせる動機付けはないといえる。
エ本願発明５及び６の進歩性判断の誤り
請求項５及び６は請求項４を引用しているから，本願発明４に係る本
件審決の認定判断が誤りである以上，本願発明５及び６に係る本件審決
の認定判断も誤りである。
２被告の反論
本件審決の認定判断に誤りはなく，原告主張の取消事由はいずれも理由が
ない。
(1)取消事由１（拒絶理由２に係る認定判断の誤り）に対し
ア請求項１，４の「メモリに対するアクセスサイクルを開始する要求を
検出するリクエスト手段（６６）」，「メモリに対するアクセスの完了
を検出する手段」，「送出手段を停止させる手段」の各手段について
(ア)「メモリに対するアクセスサイクルを開始する要求を検出するリ
クエスト手段（６６）」について
ａＲ／Ａ信号線上のロー信号は，ページモードメモリアクセスサイ
クル中にコラムアドレスごとに繰り返し受信され，ページモードメ
モリアクセスサイクル中に繰り返しページモードメモリアクセスサ
イクルを開始する要求を検出してしまうため，単にＲ／Ａ信号線上
のロー信号を受信してもページモードメモリアクセスサイクルを開
始する要求を検出できないから，請求項１の「メモリに対するアク
セスサイクル」を開始する要求をどのように検出するのか不明であ
る。
ｂ原告が主張するように，Ｒ／Ａ信号線が外部ロジックからメモリ
コントローラ６６への入力となるのは，「コントローラ６６が動作
停止状態にあるとき」であって，メモリアクセスに対するリクエス
トの検出が第１処理動作で行われるためには，「コントローラ６６
が動作停止状態にあるとき」に，Ｒ／Ａ信号線が外部ロジックによ
りローパルス状態となる必要があるが，「コントローラ６６が動作
停止状態にあるとき」を外部ロジックはどのように知るのか，本願
明細書の発明の詳細な説明には記載されていない。
(イ)「メモリに対するアクセスの完了を検出する手段」について
「メモリに対するアクセスの完了」については，本願明細書の段落
【００３８】では，「ページクロス（ページ横切り）」，段落【００
３５】では，「ＥＯＣ信号線（バス信号線ＳＣ２＊）がサイクルの終
了の状態を示すべく信号がアサートされること」，図６や段落【００
３６】では，「コラムアドレス毎のアクセス」によって検出される「
アクセスの完了」が，それぞれ説明されているだけであって，原告が
主張するような，「アクセスすべきデータが残っていないために，メ
モリへのアクセスを終わる」という意味や，各メモリへのアクセスの
サイクルとは別に検出されるものとしての「メモリに対するアクセス
の完了」については，本願明細書には具体的にどのように行われるか
が説明されていない。
(ウ)「送出手段を停止させる手段」について
「ローアドレスストローブ信号」と「コラムアドレスストローブ信
号」のアサートの動作の停止は，通常，それぞれローアドレスごと，
コラムアドレスごとに行われるものである。
そうすると，本願明細書に記載された実施例において，通常のロー
アドレスごと，コラムアドレスごととは異なる，ＥＯＣ信号線がアサ
ートされて示されるデータ転送のサイクルごとに行われる「停止」が
どのようなものか不明である。
イ請求項１，４の「メモリアクセスが非順次のコラムアドレスを含む転
送と可能とする」，請求項３，６の「非順次のページモード」，「メモ
リへ非順次にアクセス」について
ページモード形式が順次か非順次かにかかわらず，「リクエスト検出
手段（６６）」，「メモリに対するアクセスの完了を検出する手
段」，「送出手段の動作を停止させる手段」の各手段が，本願明細書に
記載された実施例のどの部分であり，各手段の動作がどのように行われ
るのか不明であるから，メモリアクセスが非順次のコラムアドレスを含
む転送が周知であっても，本願明細書の発明の詳細な説明は，本願発明
１ないし６を当業者が容易に実施することができる程度に記載されてい
ない。
ウ請求項４の「前記アクセス用のバスを通じて行われる前記プロセッサ
の要求」について
刊行物１に記載されているように，通常，「メモリに対するアクセス
要求」，つまり請求項４の「前記アクセス用のバスを通じて行われる前
記プロセッサの要求」は，アドレスバスやデータバスでなく，コントロ
ールバスを通じて行われるから，本願明細書の図５や段落【００４２】
などをみても，「ローカルプロセッサのアドレス及びデータのラッチを
それぞれメモリアドレス及びメモリデータバス６８，７４上に対してイ
ネーブルにする」ことが「メモリに対するアクセス要求」そのものであ
ることを当業者が理解することはできない。
エ請求項４の「前記アクセス用のバスを通じて行われる前記プロセッサ
の要求に応答し，前記応答側エージェントの前記メモリに対するアクセ
スサイクルを開始する」について
通常は，「メモリに対するアクセス要求」はアドレスバスやデータバ
スでなく，コントロールバスを通じて行われるから，「ローカルプロセ
ッサのアドレス及びデータのラッチをそれぞれメモリアドレス及びメモ
リデータバス６８，７４上に対してイネーブルにする」ことが「メモリ
に対するアクセス要求」そのものであることを当業者が理解することは
できない。
また，本願明細書に記載された実施例において，ローカルプロセッサ
がメモリに対するアクセスを終了する際にアクセス終了を示す信号を生
成する手段，メモリ（又は，メモリ・コントローラ）がアクセス終了を
示す信号に応答してメモリのアクセスサイクルを終了させる手段につい
て，具体的な記載が本願明細書の発明の詳細な説明にはないから，当業
者がこれらの手段を実施できることは明らかではない。
(2)取消事由２（拒絶理由３に係る認定判断の誤り）に対し
ア請求項１，４の「前記送出手段の送出を停止させる手段」について
「ローアドレスストローブ信号」と「コラムアドレスストローブ信
号」をアサートする動作の停止は，通常，それぞれローアドレスごと，
コラムアドレスごとに行われるものである。
したがって，請求項１，４の「送出手段」において，「ローアドレス
ストローブ信号」と「コラムアドレスストローブ信号」をアサートする
動作のローアドレスごととコラムアドレスごとの通常の停止と異なるど
のような動作の停止が，ＥＯＣ信号線がアサートされて示されるデータ
転送のサイクルごとに行われるのか不明であり，請求項１，４の「前記
送出手段の動作を停止」という記載の技術内容を理解することができな
い。
イ請求項１，４の「非順次のコラムアドレスを含む転送」，請求項２，
５の「メモリへ順次アクセス」と「複数の連続的な読み出しアクセス又
は書き込みアクセス」，請求項３，６の「非順次のページモード」，「
メモリへ非順次にアクセス」，「複数の非連続的な読み出しアクセス又
は書き込みアクセス」における「順次」又は「連続」について
本願明細書の段落【００３６】の「連続的メモリアクセス」，段落【
００４３】の「一連の連続的な高優先順位アクセス」，段落【００２８
】の「ページモードアクセスは，データが順次アクセスされる場合，す
なわちコラムアドレスが各アクセスにつき１つだけ増分もしくは減分さ
れる場合」，「非順次ページモードアドレス」のように，本願明細書に
記載された実施例において，「連続的なアクセス」，「順次ページモー
ドアクセス」，「非順次ページモードアクセス」は行われているが，請
求項３，６の「複数の非連続的な読み出しアクセス」は行われていな
い。
また，「連続」という用語を一般に理解されるとおりの意味に解釈し
ても，通常，ページモード形式のメモリアクセスとは，コラムアドレス
が順序どおりか否かにかかわらず，複数のメモリアクセスを続けて行う
ものであり，そのような「連続的な」ページモード形式のメモリアクセ
スを行う請求項１，４をそれぞれ引用する請求項３，６に係る発明にお
いて，「連続的な」ページモード形式のメモリアクセスと「複数の非連
続的な読み出しアクセス」という異なる形式のアクセスが混在してお
り，当業者はその技術内容を理解することができない。
(3)取消事由３（拒絶理由１に係る認定判断の誤り）に対し
ア本願発明１の進歩性判断の誤りに対し
(ア)本願発明１と刊行物１記載発明との相違点の看過に対し
ａ刊行物１記載発明の認定の誤りに対し
(ａ)本願発明においても，「ＲＡＳ０＊とＲＡＳ１＊の信号線や
ＣＡＳ０＊−ＣＡＳ３＊の信号線」を，「メモリバス（ＲＡＳ，
ＣＡＳ）」と呼んでいるように，ＤＲＡＭにおける各種の信号線
は，複数のバンク，アレイ，チツプ等に共通に用いられるため，
当業者に「バス」と呼ばれている。
一方，刊行物１のＦｉｇ．１やＦｉｇ４には，アドレス端子１
８，端子２０と同様，メモリ１０の１ビットデータイン及びデー
タアウト端子２２及び２３にメモリコントローラ３１を接続する
信号線を示すラインが記載されている。そして，このメモリ１０
の１ビットデータイン及びデータアウト端子２２及び２３にメモ
リコントローラ３１を接続する信号線も，複数のアレイ１１ａ∼
１１ｈや複数のチツプ１０に共通に用いられる。
したがって，本件審決が，刊行物１記載発明について，「デー
タイン及びデータアウト端子２２及び２３がバスによってメモリ
コントローラ３１に結合されており」（審決書９頁１１行∼１２
行）と認定したことに，誤りはない。
(ｂ)刊行物１には，「／ＲＡＳ及び／ＣＡＳ信号は端子２０によ
って読取り／書込みコントロール／Ｗと共にチツプへ加えら
れ」（５頁右下欄３行∼５行），「チップ１０の分離したデータ
イン及びデータアウト端子２２及び２３は在来のデータラッチ３
３（メモリコントローラの１部）と８ビット双方向データバス３
４によってマイクロプロセッサ３０へ結合されている。」（６頁
左下欄１１行∼１５行），「マイクロプロセツサ３０からのコン
トロール信号出力３５は・・・デバイス１０のコントロール端
子（／ＲＡＳ，／ＣＡＳ，／Ｗ）と同じではない。マイクロプロ
セツサ又は３８のコントロール出力３４（「マイクロプロセツサ
３０のコントロール出力３５」の明らかな誤記である。）はメモ
リチツプ１０のコントロール信号／ＲＡＳ，／ＣＡＳ，及び／Ｗ
を生み出す為に用いられ，コントローラ３１の中のデータラツチ
３３の為のコントロールを行なう。」（６頁左下欄１５行∼右下
欄９行）と記載されている。
上記記載から，刊行物１記載発明のメモリコントローラ３１の
構成は明らかであり，マイクロプロセツサ３０からのコントロー
ル信号出力３５を用いて／ＲＡＳ及び／ＣＡＳを生み出している
ということができる。
したがって，本件審決が，刊行物１記載発明について，「コン
トロール信号／ＲＡＳ，／ＣＡＳのラインがアドレスバス３２と
８ビツト双方向データバス３４とコントロールバス３５から分離
し」（審決書９頁１２行∼１４行）と認定したことに，誤りはな
い。
ｂ本件審決が看過した本願発明１と刊行物１記載発明との相違点に
ついて
刊行物１に「マイクロプロセツサ３０へメモリコントローラ３１
及びコントロールバス３５を通じて結合されたコントロール信号／
ＲＡＳ，／ＣＡＳのライン」が記載されていることは，前記ａのと
おりであるところ，刊行物１記載発明の上記構成は，本願発明１
の「メモリバス（ＲＡＳ，ＣＡＳ）」に相当する。
また，本願明細書の請求項１には，システムバスヘ出力されるデ
ータの転送速度をシステムバスのデータ転送速度との関係において
調整するような構成は記載されていないから，原告の主張する「Ｆ
ＩＦＯバッファを使用しない」という目的を達成するために必要な
構成の有無は，本願発明１と刊行物１記載発明との相違点とはなら
ない。
(イ)本願発明１と刊行物１記載発明との相違点１の判断の誤りに対し
ａＥＯＣ信号について
本願明細書の段落【００３５】などの記載に照らし，本願発明１
の「アクセスの終わりを示す制御信号」は，各転送サイクルの終了
を意味する刊行物２の「ＥＯＣ信号」とは異なるものではないと解
釈すべきである。
そして，「転送サイクルの終わりを示す制御信号」（転送サイク
ルの終了を示すＥＯＣ信号）を検出する前には，メモリに対するア
クセスに必要なコントロール信号／ＲＡＳ，／ＣＡＳのアサートを
停止させるはずはない。
したがって，本件審決が，「『転送サイクルの終わりを示す制御
信号』を検出した後にコントロール信号／ＲＡＳ，／ＣＡＳのアサ
ート（本願発明の「送出手段の動作」に相当）を停止させること
は，当業者が適宜なし得る設計事項にすぎない。」（審決書１５頁
５行∼７行）と判断したことに，誤りはない。
ｂ組合せの困難性について
刊行物２記載のマルチバスIIを刊行物１記載発明における「メモ
リに対するアクセスサイクル」のようなＣＰＵとメモリ間のデータ
転送に用いるに当たり，「メモリに対するアクセスの終りを示す制
御信号を検出して送出手段の動作を停止させる手段」を備えるよう
にすることは，単なる設計事項にすぎない。
マルチバスIIは，一般に知られている「マイクロプロセッサシス
テムにおけるＣＰＵとメモリ間のデータ転送用のバス」の標準であ
るから，刊行物１記載発明におけるＣＰＵとメモリ間のデータ転送
用のバスとして組み合わせることが可能であり，組合せの示唆も動
機付けもある。
イ本願発明２及び３の進歩性判断の誤りに対し
本願発明１に係る本件審決の認定判断に誤りがないことは前記アのと
おりであるから，本願発明２及び３に係る本件審決の認定判断に原告主
張の誤りはない。
ウ本願発明４の進歩性判断の誤りに対し
(ア)刊行物５を組み合わせることについて
刊行物１記載発明では，コントロール信号／ＲＡＳ，／ＣＡＳのラ
イン（本願の「メモリバス」に相当）は，アドレスバス３２と８ビツ
ト双方向データバス３４とコントロールバス３５（本願の「システム
バス」に相当）から分離しているところ，刊行物５の第３図にも，直
接バス１０（本願の「メモリバス」に相当）がバス３（本願の「シス
テムバス」に相当）から分離していることが示されている。
また，刊行物１の「改良された高速，高密度，ダイナミツクランダ
ムアクセスメモリを提供する事が本発明の主要な目的である。」（４
頁左下欄１９行∼右下欄１行）との記載，刊行物５の「第１図のメモ
リアクセス方式を改良した第２図の方式では・・・記憶装置２へのア
クセスを高速にすることができる。」（２頁左上欄１１行∼１９行）
との記載に示されるように，刊行物１記載発明や刊行物５記載発明に
おいて使用されるメモリについて，メモリへのアクセスを高速にする
という課題は周知である。
そうすると，刊行物１記載発明と刊行物５記載発明とは，「メモリ
バスはシステムバスから分離しているデータ処理システム」という技
術分野が共通しており，メモリへのアクセスを高速にするという周知
の課題を解決するために，両者を組み合わせることの動機付けはある
から，当業者が両者を組み合わせることは容易である。
(イ)刊行物１，２及び５を組み合わせることについて
刊行物２の一般に知られている「マイクロプロセッサシステムにお
けるＣＰＵとメモリ間のデータ転送用のバス」の標準は，エージェン
ト間のデータ転送のみに関する構成であり，通常，エージェントの内
部の構成に依存しない。
一方，刊行物５記載発明は，エージェント間のデータ転送用のバス
に用いる標準に依存しない「応答側エージェント」の内部のメモリア
クセスの構成に関するものであるため，本件審決は，相違点１を，刊
行物２の標準との組合せの部分と，刊行物５記載発明との組合せとの
部分とに分けて，前者については当業者が適宜なし得る設計事項にす
ぎず，後者については当業者が容易になし得ることであることを根拠
に，相違点１の進歩性を否定したものである。
したがって，本件審決は，単に３つの発明を組み合わせて本願発明
４を想到することが当業者にとって容易であると判断したものでな
く，本件審決に原告の主張に係る誤りはない。
エ本願発明５及び６の進歩性判断の誤りに対し
本願発明４に係る本件審決の認定判断に誤りがないことは前記ウのと
おりであるから，本願発明５及び６に係る本件審決の認定判断に原告主
張の誤りはない。
第４当裁判所の判断
１本願発明１の進歩性判断の誤りについて
事案に鑑み，まず，原告主張の取消事由３のうち本願発明１の進歩性判断
の誤りをいう点について，検討する。
(1)本願発明１と刊行物１記載発明との相違点の看過について
ア刊行物１記載発明の認定誤りについて
原告は，①刊行物１には，データイン及びデータアウト端子２２及び
２３にメモリコントローラ３１を接続する信号線を示すラインは記載さ
れていないこと，②刊行物１の記載から，「コントロール信号／ＲＡ
Ｓ，／ＣＡＳのラインがアドレスバス３２と８ビツト双方向データバス
３４とコントロールバス３５から分離し」ていることは認定できないこ
とから，本件審決が，刊行物１記載発明について，「アドレス端子１
８，端子２０，データイン及びデータアウト端子２２及び２３がバスに
よってメモリコントローラ３１に結合されており，前記コントロール信
号／ＲＡＳ，／ＣＡＳのラインがアドレスバス３２と８ビツト双方向デ
ータバス３４とコントロールバス３５から分離し」（審決書９頁１１行
∼１４行）ていると認定したことは，誤りであると主張する。
しかし，以下のとおり，原告の上記主張は失当である。
(ア)刊行物１の記載
刊行物１（甲１）には，メモリチップ１０に対する制御信号（／Ｒ
ＡＳ，／ＣＡＳ，／Ｗ）及び入出力データ等のやり取りについて，次
の記載がある。
「／ＲＡＳ及び／ＣＡＳ信号は端子２０によって読取り／書込みコ
ントロール／Ｗと共にチップへ加えられ，これらの信号はすべて，内
部クロックのすべてを生み出すクロック発生器２１へ接続され
る。」（５頁右下欄３行∼７行）
「チップ１０の分離したデータイン及びデータアウト端子２２及び
２３は在来のデータラッチ３３（メモリコントローラの１部）と８ビ
ット双方向データバス３４によってマイクロプロセッサ３０へ結合さ
れている。」（６頁左下欄１１行∼１５行）
「マイクロプロセッサ又は３８のコントロール出力３４はメモリチ
ップ１０のコントロール信号／ＲＡＳ，／ＣＡＳ，及び／Ｗを生み出
す為に用いられ，コントローラ３１の中のデータラッチ３３の為のコ
ントロールを行う。」（６頁右下欄５行∼９行）（なお，Ｆｉｇ．４
に示されるように，マイクロプロセッサは「３０」であり，コントロ
ール信号に関係するのは「３５」であるから，上記記載中の「マイク
ロプロセッサ又は３８のコントロール出力３４」は，「マイクロプロ
セッサ３０のコントロール出力３５」の誤記と認める。）
(イ)判断
前記(ア)の記載によれば，刊行物１におけるメモリコントローラ３
１は，Ｆｉｇ．４において，シリコンチップ（メモリ）の外部端子２
０に接続される四角い箱として図示されているもののみではなく，デ
ータラッチ３３を含む装置であって，このようなメモリコントローラ
３１を介して，バス（アドレスバス３２，データバス３４，コントロ
ールバス３５）に接続されたマイクロプロセッサ３０と，バス（メモ
リへの入出力データやメモリの制御信号を伝送する伝送路）に接続さ
れたメモリ１０との間で，信号やデータのやり取りが行われることが
理解できる。
したがって，本件審決が，刊行物１記載発明について，「アドレス
端子１８，端子２０，データイン及びデータアウト端子２２及び２３
がバスによってメモリコントローラ３１に結合されており，前記コン
トロール信号／ＲＡＳ，／ＣＡＳのラインがアドレスバス３２と８ビ
ツト双方向データバス３４とコントロールバス３５から分離し」（審
決書９頁１１行∼１４行）ていると認定したことに誤りはない。
イ本件審決が看過した本願発明１と刊行物１記載発明との相違点につい
て
原告は，刊行物１記載発明が，本願発明１と異なり，「ＦＩＦＯバッ
ファを使用しない」という本願発明の目的を達成するために必要な構成
を欠いているという相違点を看過したと主張する。
しかし，以下のとおり，原告の上記主張は，その前提となる刊行物１
記載発明及び本願発明１の理解を誤ったものであって，採用することが
できない。
(ア)刊行物１記載発明について
原告の主張は，刊行物１には，「マイクロプロセッサ３０へメモリ
コントローラ３１及びコントロールバス３５を通じて結合されたコン
トロール信号／ＲＡＳ，／ＣＡＳのライン」は記載されておらず，本
願発明１のバスに相当するものが開示されていないことを前提とする
ものであるところ，かかる前提が誤りであることは，前記アのとおり
である。
(イ)本願発明１について
原告の主張は，本願発明１が，システムバスへ出力されるデータの
転送速度をシステムバスのデータ転送速度との関係において調整して
ＦＩＦＯバッファを使用しないシステムを可能にしたものであること
を前提とするものであるが，以下のとおり，かかる前提は誤りであ
る。
前記第２，２のとおり，本願明細書の請求項１は，ＦＩＦＯバッフ
ァとの関係について，何ら規定していない。また，本願発明１におい
て，データ転送速度が改善されることは，メモリのアクセスにページ
モード型式を採用したことによる効果であり，これにより直ちにＦＩ
ＦＯバッファが不要になるというものでもない。
(2)本願発明１と刊行物１記載発明との相違点１の判断の誤りについて
アＥＯＣ信号について
原告は，本願発明１の「アクセスの終わりを示す制御信号」は，刊行
物２記載の「ＥＯＣ信号」とは異なるものであると主張する。
しかし，以下のとおり，原告の主張は失当である。
(ア)本願明細書の記載
ａ本願明細書の請求項１には，メモリに対するアクセスの完了を検
出する手段について，「前記メモリに対するアクセスの完了を検出
する手段であって，前記リクエスト側エージェントにより生成され
る，前記メモリに対してのアクセスの終りを示す制御信号に応答す
るものであり，前記送出手段に結合され，前記アクセスの終りを示
す制御信号を検出した後に前記送出手段の動作を停止させる手段
と」と記載されている。
ｂ本願明細書（甲８，１０，１１）の発明の詳細な説明には，「メ
モリに対するアクセスの完了」，「メモリに対してのアクセスの終
わりを示す制御信号」について，直接説明した記載は見当たらない
が，実施例に関して，メモリへのアクセス制御に関する次の説明が
ある。
「リクエスト／肯定応答（アクノレッジ）（Ｒ／Ａ）入力信号は
双方向信号であって，コントローラ６６が動作静止状態にある場合
にはメモリコントローラ６６に対する入力となるのが普通である。
メモリ６０に対するアクセスの要求が順次データ転送の要求相中に
リクエスト側エージェントにより行われた場合，Ｒ／Ａ信号線は外
部ロジック（図示せず）によりローパルス状態となる。メモリアク
セスに対するかかるリクエストを行った後，Ｒ／Ａ信号線は外部ロ
ジックにより解放され，メモリリクエスト／肯定応答サイクル中に
コントローラ６６により駆動される。リクエストに応答してメモリ
コントローラ６６はリード／ライト（ＲＷ）入力の状態と共にＡ
０，Ａ１，Ｗ０，Ｗ１，およびＲ０ラインの状態に従ってメモリ６
０にアクセスする。その後，メモリコントローラ６６はＲ／Ａを論
理ローの信号レベルに駆動してメモリアクセスに対して肯定応答す
る。メモリアクセスを開始後，メモリコントローラ６６は，ＥＯＣ
信号線（バス信号ＳＣ２＊）がサイクル終了の状態を示すべく信号
がアサートされるまで，繰返しメモリをアクセスする。ＥＯＣがア
サートされると，メモリコントローラ６６には現在のメモリアクセ
スが順次データ転送の応答相の最終的メモリアクセスであることが
知らされる。」（段落【００３５】）
「ここで図６について述べると，順次データ転送の応答相中にコ
ントローラ６６によって行われるメモリ６０に対する連続的メモリ
アクセスの一部を示すタイミング線図が示されている。同図に示さ
れるとおり，各アクセスにつきＲ／Ａ信号線はコントローラ６６に
より低（ロー）の方に駆動され，その後に解放される。これらのメ
モリサイクル中，本発明に従うと，Ｒａｓ＊ラインはアサートされ
た状態，又はロー（低）状態に維持され，Ｃａｓ＊ラインは繰返し
トグルされてページモードメモリアクセスサイクルを実現する。連
続ページモードアクセスサイクル中，ＳＣ４＊信号線がメモリコン
トローラ６６によりアサートされ，リクエスト側のエージェント
に，応答者がレディ状態にあること，すなわちメモリコントローラ
６６が要求者のためにデータにアクセス中であることを通知する。
メモリコントローラにより出力されるＤＥＮＯ信号線は，データが
メモリ６０から読出される時に，メモリデータバス７４からのデー
タをシステムバス１０上へ配置するためにバッファ７２をイネーブ
ルにするために用いられる」（段落【００３６】）
ｃ本願明細書の上記ｂの各記載によれば，順次データ転送の応答相
においては，①メモリへのアクセスが開始されるとＥＯＣ信号線（
バス信号ＳＣ２＊）がアサートされるまでアクセスが繰り返される
こと，②ＥＯＣ信号線がアサートされることにより，メモリコント
ローラ６６は，現在のメモリアクセスが最終的メモリアクセスであ
ることを知ることができることなどを理解することができる。
そうすると，本願発明１にいう「メモリに対するアクセスの完
了」とは，順次データ転送の応答相において，メモリへのアクセス
の繰り返しが終了することを意味し，「メモリに対してのアクセス
の終わりを示す制御信号」とは，ＥＯＣ信号線がアサートされるこ
とを意味するものと理解できる。
ｄなお，本願明細書には，「本発明の方法と装置は本文中ではマル
チバスIIの環境の文脈で説明するけれども，本発明はバス上に相互
接続された少なくとも２つのエージェント同士の間でデータを転送
しあうバスを有する多くのデジタルコンピュータシステムでも実施
可能なことを理解すべきである。」（段落【００１３】）との記載
がある。
(イ)刊行物２の記載
前記(ア)ｄのとおり，本願明細書は「マルチバスII」に言及してい
るところ，これについて説明した刊行物２（甲２）には，次の記載が
ある。
「マルチバスIIは，新しく定義されたパラレル・システム・バス（
ｉＰＳＢ），ローカル・バス・エクステンション（ｉＬＢＸＩＩ），
シリアル・システム・バス（ｉＳＳＢ），それにマルチバスＩからう
けついだＩ／Ｏ拡張バス（ｉＳＢＸ）とマルチチャネルＤＭＡＩ／
Ｏバスとから構成されている（図１）」（３０６頁右欄６行∼１１
行）
「マイコン・システムのバスにおけるデータ転送は，つぎの四つに
分類できる。
（１）命令フェッチやデータ参照のような，ＣＰＵとメモリ間のデー
タ転送
（２）メッセージなど，ＣＰＵとＣＰＵ間のデータ転送
（３）Ｉ／Ｏ制御を行う際，ＣＰＵとＩ／Ｏ間で行われるデータ転送
（４）ディスクなど高速データ転送が要求されるＩ／Ｏからメモリへ
のデータ転送」（３０６頁右欄２０行∼２８行）
「ｉＰＳＢでは，次の３種類のバス・サイクルが定義されており，
データ転送を行うエージェント（＝ボード）はそのうちの１つを実行
する（図１１，１２）。
・アービトレーション・サイクル
・転送サイクル
・エクセプション・サイクル
エージェントがデータ転送を行うには，データ転送を開始する前に
アービトレーション・サイクルでバスの制御権を得なければならな
い。」（３１１頁左欄下から３行∼３１３頁左欄６行）
「転送サイクルは，要求フェーズ（ｒｅｑｕｅｓｔ）と応答フェー
ズ（ｒｅｐｌｙ）からなる。図１８に具体的な転送サイクルの例を示
す。
要求フェーズでは，バス・オーナーとなったエージェントが転送制
御線（ＳＣ０∼９）を使って応答エージェントのアドレス空間の指
定（メモリ，Ｉ／Ｏ，インター・コネクト，メッセージ），データ
幅（８，１６，２４，３２ビット）オペレーション・タイプ（書込
み，読出し）などの情報とアクセスするアドレス情報をバス上に出力
する。
応答エージェントは，ＳＣ０をモニタしていて，要求エージェント
がＳＣ０をアクティブにすると要求フェーズと解釈し，転送制御線に
含まれる情報を認識する。すべての応答エージェントは，この要求フ
ェーズ間にアドレスするかどうかを決定しなければならない。」（３
１４頁右欄８行∼２１行）
「応答フェーズは，要求フェーズに引きつづいて行われ，要求エー
ジェントと応答エージェント間でのデータ，ステータス情報の交換が
行われる。その際，両エージェントは，ＲＱＲＤＹ（要求エージェン
ト・レディ；ＳＣ３）とＲＰＲＤＹ（応答エージェント・レディ；Ｓ
Ｃ４）を使ってハンドシェークを行い，アドレス／データ（ＡＤ）線
上のデータと転送制御線のステータスが有効であるのを互いに確認す
る。いずれのエージェントもレディ信号をアクティブにしなければ転
送サイクルを遅らすことができるので，スピードの遅いエージェント
に対しても対応できる。」（３１４頁右欄２２行∼３１５頁左欄３
行）
「要求エージェントが，ＥＯＣ（ＥｎｄＯｆＣｙｃｌｅ）信号
で最後のデータ転送を知らせると転送サイクルが終了するが，転送最
後のバス・クロック・サイクルは，ＥＯＣ，ＲＱＲＤＹ，ＲＰＲＤＹ
信号がすべてアクティブになったときである。」（３１５頁左欄４行
∼右欄８行）
「〔図１８〕転送サイクル」（３１５頁）には，ＳＣ２＊信号とＳ
Ｃ３＊信号に依存してＥＯＣ信号が発生する様子が示されている。
(ウ)判断
ａ刊行物２の上記(イ)の記載内容は，符号の使い方を含めて，本願
明細書の前記(ア)ｂの記載内容とよく符合する。
そして，刊行物２における「要求エージェントが，ＥＯＣ（Ｅｎ
ｄＯｆＣｙｃｌｅ）信号で最後のデータ転送を知らせると転送
サイクルが終了する・・・」との記載に鑑みると，結局，本願明細
書の発明の詳細な説明に記載の「順次データ転送の応答相におい
て，メモリへのアクセスの繰り返しが終了する」とは，ＣＰＵとメ
モリとの間の転送サイクルが終了することを意味し，バスに接続さ
れた応答エージェント（メモリ）は，要求エージェント（ＣＰＵ）
から発せられるＥＯＣ（ＥｎｄＯｆＣｙｃｌｅ）信号により，
その終了を知らされることが理解される。
そうすると，請求項１の「メモリに対するアクセスの完了」と
は，マルチバスIIのバス仕様に定められた「転送サイクルの終了」
を意味するものであり，「メモリに対してのアクセスの終わりを示
す制御信号」とは，ＥＯＣ信号を意味するものであると理解するの
が自然である。
ｂこの点，原告は，①「ＥＯＣ信号」は，転送サイクルで独占され
ていたシステムバスを開放する処理において用いられるものであ
り，システムバスの開放とメモリに対するアクセス終了とは必然的
な結びつきはないこと，②本願発明１の「メモリのアクセスの終わ
りを示す制御信号を検出した後に前記送出手段の動作を停止させる
手段」は，複数の転送サイクルを繰り返して要求してデータを取得
し終えた時に出力されるものであるのに対し，刊行物２に記載され
た「ＥＯＣ信号」は，各転送サイクルの終わりに出力されるもので
あるから，本願発明１の「アクセスの終わりを示す制御信号」は，
刊行物２記載の「ＥＯＣ信号」とは異なるものであることを主張す
る。
確かに，ページモード型式でメモリにアクセスする場合におい
て，連続アクセスによるデータの転送量が予め一定量に決められて
いるような状況下では，メモリに対するアクセスの終了とメモリサ
イクルの終了は，必ずしも一致しない。また，ＥＯＣ信号とは別
に，メモリに対するアクセスの終わりを示す何らかの信号を用いる
ことも，理論的には考えられないわけではない。
しかし，前記ａで検討したところに加え，本願明細書には，ＥＯ
Ｃ信号と異なる信号を用いたメモリへのアクセス制御方法について
記載がないことからすれば，本願明細書に接した当業者が，本願明
細書で説明されているＥＯＣ信号とマルチバスIIのバス仕様で定め
られているＥＯＣ信号とが異なるものと理解することは，困難とい
わざるを得ない。
したがって，本願発明１の「アクセスの終わりを示す制御信号」
が刊行物２記載の「ＥＯＣ信号」とは異なるものであるとする原告
の主張は，採用することができない。
イ組合せの困難性について
原告は，刊行物１記載発明にマルチバスIIを組み合わせることは，当
業者といえども，困難であると主張する。
しかし，以下のとおり，原告の主張は失当である。
(ア)刊行物１（甲１）の「特に多重センスアンプ構成の為の，改良さ
れた高速，高密度，ダイナミックランダムアクセスメモリを提供する
事が本発明の主要な目的である。」（４頁左下欄下から２行∼右下欄
１行）との記載に示されるとおり，刊行物１記載発明は，メモリ自体
の性能を高めることを直接の目的とするものであり，また，Ｆｉｇ．
４を見ても，リクエストエージェントとしては，マイクロプロセッ
サ（３０）が１つ示されているだけである。
しかし，前記(1)アのとおり，刊行物１記載発明のメモリチップ１０
は，バス（アドレスバス３２，データバス３４，コントロールバス３
５）に接続されたマイクロプロセッサ３０との間で，メモリコントロ
ーラ３１を介して信号やデータのやり取りを行うものであり，刊行物
１には，このようなメモリシステムが開示されていることにかわりな
い。
そして，刊行物２に記載された「マルチバスII」は，システムバス
に接続された要求エージェント（ＣＰＵ等）と応答エージェント（メ
モリ等）との間で高速にデータの転送を行うためのバス仕様を定めた
ものであり，そもそも，種々の要求エージェントや応答エージェント
が接続されることを前提に設計されているのであるから，刊行物１載
発明（ページモード型式でメモリにアクセスする方式のメモリシステ
ム）において，マルチバスIIの技術を採用することが，当業者にとっ
て困難であったとは認められない。
(イ)前記アのとおり，本願発明１における「メモリに対するアクセス
の終わりを示す制御信号」は，マルチバスIIにおけるＥＯＣ（Ｅｎｄ
ｏｆＣｙｃｌｅ）信号に相当するものと認められるところ，ペー
ジモード型式でメモリにアクセスする場合において，連続アクセスに
よるデータの転送量があらかじめ一定量に決められているような状況
下ではメモリに対するアクセスの終了とメモリサイクルの終了は必ず
しも一致しないが，そうでない場合は，通常，転送サイクルの終了は
メモリに対するアクセスの終了と同時期になるものと考えられるか
ら，制御信号（ＥＯＣ信号）を検出してメモリからのデータの送出手
段の動作を停止させるように設計することは，当業者が容易に着想す
ることといえる。
(3)小括
上記検討したところによれば，原告主張の取消事由３のうち，本願発明
１の進歩性判断の誤りをいう部分には理由がなく，また，本願発明１の進
歩性判断に関し，本件審決のこれを取り消すべきそのほかの誤りがあると
も認められない。
２結論
以上のとおり，拒絶理由１のうち本願発明１に関する部分に誤りはないか
ら，「本件審判の請求は，成り立たない。」とした本件審決の結論は，拒絶
理由１のうち本願発明２ないし６に関する部分，並びに，拒絶理由２及び３
について検討するまでもなく，これを是認することができる。
よって，原告の本訴請求は理由がないから，これを棄却することとし，主
文のとおり判決する。
知的財産高等裁判所第３部
裁判長裁判官飯村敏明
裁判官齊木教朗
裁判官嶋末和秀

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