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平成１４年（行ケ）第１２５号　特許取消決定取消請求事件（平成１７年２月８日
口頭弁論終結）
　　判　　　　　　　　　　決
　　　引受承継人株式会社ルネサステクノロジ
　　　訴訟代理人弁理士　　筒　井　大　和
　　　　　　　同　　　　　　　　　　　井　沢　　　博
　　　　　原　　告　（脱　退）　　株式会社日立製作所
　　　　原　　告（脱　退）　　日立デバイスエンジニアリング株式会社
　　　　　　　両名訴訟代理人弁理士　　筒　井　大　和
　　　　　　　同　　　　　　　　　　　井　沢　　　博
　同　朝　光　　　浩
　　　　　　　被　　　　　　　　告　　特許庁長官　小　川　　　洋
　　　　　　指定代理人　　　　　鳥　居　　　稔
　　　　　　　同　　　　　　　　　　　小　林　信　雄　
　　　　　　　同　　　　　　　　　　　小　曳　満　昭
　同　　　　　　　　　　　佐　藤　伸　夫
　　　　　　　同　　　　　　　　　　　伊　藤　三　男
主　　　　　　　　　　文
　　　　　　引受承継人の請求を棄却する。
　　　　　　訴訟費用は引受承継人の負担とする。　
事実及び理由
第１　請求
特許庁が異議２００１－７１５２４号事件について平成１４年１月２５日に
した決定を取り消す。
第２　当事者間に争いのない事実
　１　特許庁における手続の経緯
　　　原告ら（脱退）は，名称を「半導体集積回路」とする特許第３１１２０４７
号発明（平成４年１１月４日特許出願〔以下「本件出願」という。〕，国内優先権
主張平成３年１１月８日〔以下「本件優先日」という。〕，平成１２年９月２２日
設定登録，以下，この特許を「本件特許」という。）の特許権者であったところ，
本件特許の請求項１ないし１７，２６ないし３７について特許異議の申立てがさ
れ，特許庁は，これを異議２００１－７１５２４号事件として審理した結果，平成
１４年１月２５日，「特許第３１１２０４７号の請求項１ないし１７，２６ないし
３７に係る特許を取り消す。」との決定をし，その謄本は，同年２月１３日，原告
ら（脱退）に送達された。
　　　原告ら（脱退）が本件訴えを提起した後，引受承継人は，本件特許に係る特
許権についての原告ら（脱退）の各持分を譲り受け，原告（脱退）株式会社日立製
作所の持分移転については平成１５年９月１８日，原告（脱退）日立デバイスエン
ジニアリング株式会社の持分移転については平成１６年４月１３日，それぞれ登録
を経た後，平成１７年１月２０日付け引受決定により，本件訴訟を引き受け，原告
ら（脱退）は，本件訴訟から脱退した。
　２　本件出願の願書に添付した明細書（以下，図面と併せて「本件明細書」とい
う。）の特許請求の範囲の請求項１ないし１７，２６ないし３７に記載された発明
の要旨（以下の各請求項の発明を，その請求項番号に従い「本件発明１」などとい
う。）
　【請求項１】第１電位点と上記第１電位点よりも低電位である第２電位点との間
　　にソース・ドレイン経路を有する第１ＭＯＳトランジスタを含む電子回路と，
　　　上記第１電位点よりも高電位である第３電位点と上記第１電位点との間にソ
ース・ドレイン経路を有する第２ＭＯＳトランジスタとを有し，
　　　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し，
　　　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオ
ン状態として，上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して電流が流れることを許容し，
　　　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオ
フ状態として，上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を
上記第２ＭＯＳトランジスタのオフ状態の特性によって制限するものであって，
　　　上記第２ＭＯＳトランジスタをｐチャネルＭＯＳトランジスタとすることを
特徴とする半導体集積回路。
　【請求項２】上記サブスレッショルド電流は，上記第１ＭＯＳトランジスタの加
工寸法が０．１μｍ領域であることに起因して流れることを特徴とする請求項１記
載の半導体集積回路。
　【請求項３】上記第２ＭＯＳトランジスタのしきい値電圧の絶対値は，上記第１
ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項
１または２記載の半導体集積回路。
　【請求項４】第１電位点と上記第１電位点よりも低電位である第２電位点との間
にソース・ドレイン経路を有する第１ＭＯＳトランジスタを含む電子回路と，
　　　上記第２電位点よりも低電位である第３電位点と上記第２電位点との間にソ
ース・ドレイン経路を有する第２ＭＯＳトランジスタとを有し，
　　　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し，
　　　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオ
ン状態として，上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して電流が流れることを許容し，
　　　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオ
フ状態として，上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を
上記第２ＭＯＳトランジスタのオフ状態の特性によって制限するものであって，
　　　上記第２ＭＯＳトランジスタをｎチャネルＭＯＳトランジスタとすることを
特徴とする半導体集積回路。
　【請求項５】上記サブスレッショルド電流は，上記第１ＭＯＳトランジスタの加
工寸法が０．１μｍ領域であることに起因して流れることを特徴とする請求項４記
載の半導体集積回路。
　【請求項６】上記第２ＭＯＳトランジスタのしきい値電圧の絶対値は，上記第１
ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項
４または５記載の半導体集積回路。
　【請求項７】上記電子回路はＣＭＯＳ回路であることを請求項１乃至６のいずれ
かに記載の半導体集積回路。
　【請求項８】複数のワード線と，上記複数のワード線に交差して配置された複数
のデータ線と，上記複数のワード線と上記複数のデータ線の交点に配置されたメモ
リセルとを含み，上記電子回路は上記複数のワード線を選択するワードドライバ回
路を構成することを特徴とする請求項１乃至請求項７の何れかに記載の半導体集積
回路。
　【請求項９】第１電位点と第２電位点との間にソース・ドレイン経路を有し，ソ
ースが上記第１電位点に接続されたｐチャネル型の第１ＭＯＳトランジスタと，
　　　上記第１電位点と上記第２電位点との間にソース・ドレイン経路を有し，上
記第１ＭＯＳトランジスタと直列接続されたｎチャネル型の第２ＭＯＳトランジス
タと，
　　　第３電位点と上記第１電位点との間にソース・ドレイン経路を有し，ソース
が上記第３電位点に接続された第３ＭＯＳトランジスタとを有し，
　　　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し，
　　　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオ
ン状態として，上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して電流が流れることを許容し，
　　　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオ
フ状態として，上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を
上記第３ＭＯＳトランジスタのオフ状態の特性によって制限するものであって，
　　　上記第１ＭＯＳトランジスタの導電型と上記第３ＭＯＳトランジスタの導電
型とを等しくすることを特徴とする半導体集積回路。
　【請求項１０】上記サブスレッショルド電流は，上記第１ＭＯＳトランジスタの
加工寸法が０．１μｍ領域であることに起因して流れることを特徴とする請求項９
記載の半導体集積回路。
　【請求項１１】上記第３ＭＯＳトランジスタのしきい値電圧の絶対値は，上記第
１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求
項９または１０記載の半導体集積回路。
　【請求項１２】第１電位点と第２電位点との間にソース・ドレイン経路を有する
ｐチャネル型の第１ＭＯＳトランジスタと，
　　　上記第１電位点と上記第２電位点との間にソース・ドレイン経路を有し，上
記第１ＭＯＳトランジスタと直列接続され，ソースが上記第２電位点に接続された
ｎチャネル型の第２ＭＯＳトランジスタと，
　　　第３電位点と上記第２電位点との間にソース・ドレイン経路を有し，ソース
が上記第３電位点に接続された第３ＭＯＳトランジスタとを有し，
　　　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し，
　　　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオ
ン状態として，上記第１電位点と上記第２電位点との間にオン状態の上記第２ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して電流が流れることを許容し，
　　　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオ
フ状態として，上記第１電位点と上記第２電位点との間にオフ状態の上記第２ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を
上記第３ＭＯＳトランジスタのオフ状態の特性によって制限するものであって，
　　　上記第２ＭＯＳトランジスタの導電型と上記第３ＭＯＳトランジスタの導電
型とを等しくすることを特徴とする半導体集積回路。
　【請求項１３】上記サブスレッショルド電流は，上記第１ＭＯＳトランジスタの
加工寸法が０．１μｍ領域であることに起因して流れることを特徴とする請求項１
２記載の半導体集積回路。
　【請求項１４】上記第３ＭＯＳトランジスタのしきい値電圧の絶対値は，上記第
１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求
項１２または１３記載の半導体集積回路。
　【請求項１５】第１電位点と第２電位点との間に，それぞれのソース・ドレイン
経路を有する第１導電型の第１ＭＯＳトランジスタと第２導電型の第２ＭＯＳトラ
ンジスタとを具備するＭＯＳ回路を複数有し，
　　　上記第１ＭＯＳトランジスタのソースは上記第１電位点に接続され，
　　　上記第１ＭＯＳトランジスタのソース・ドレイン経路と第２ＭＯＳトランジ
スタのソース・ドレイン経路は直列に接続され，
　　　第３電位点と上記第１電位点との間にソース・ドレイン経路を有し，ソース
が上記第３電位点に接続された第３ＭＯＳトランジスタを具備し，
　　　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し，
　　　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオ
ン状態として，上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して電流が流れることを許容し，
　　　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオ
フ状態として，上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を
上記第３ＭＯＳトランジスタのオフ状態の特性によって制限するものであって，
　　　上記第３ＭＯＳトランジスタのゲート幅は各上記ＭＯＳ回路に含まれる上記
第１ＭＯＳトランジスタのゲート幅の総和よりも小さいことを特徴とする半導体集
積回路。
　【請求項１６】上記第３ＭＯＳトランジスタのゲート幅は上記第１ＭＯＳトラン
ジスタのゲート幅一つ分よりは大きいことを特徴とする請求項１５に記載の半導体
集積回路。
　【請求項１７】第１電位点と第２電位点との間に，それぞれのソース・ドレイン
経路を有する複数の第１ＭＯＳトランジスタを有し，
　　　上記第１ＭＯＳトランジスタのソースはそれぞれ上記第１電位点に接続さ
れ，
　　　第３電位点と上記第１電位点との間にソース・ドレイン経路を有し，ソース
が上記第３電位点に接続された第２ＭＯＳトランジスタを具備し，
　　　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し，
　　　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオ
ン状態として，上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して電流が流れることを許容し，
　　　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオ
フ状態として，上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を
上記第２ＭＯＳトランジスタのオフ状態の特性によって制限するものであって，
　　　上記第２ＭＯＳトランジスタのゲート幅は各上記第１ＭＯＳトランジスタの
ゲート幅の総和よりも小さいことを特徴とする半導体集積回路。
　【請求項２６】第１導電型の第１ＭＯＳトランジスタと，
　　　共通の第１の電源端子と共通の第２の電源端子を有する一つ以上のＭＯＳ回
路を具備し，
　　　上記第１導電型の第１ＭＯＳトランジスタのゲートは制御信号で制御され，
　上記第１導電型の第１ＭＯＳトランジスタのソースは第１の動作電位に電気的に
接続され，
　　　上記第１導電型の第１ＭＯＳトランジスタのドレインは上記第１の電源端子
と電気的に接続され，
　　　上記第２の電源端子は第２の動作電位に電気的に接続され，
　　　すべての上記ＭＯＳ回路に含まれるそのソースが電気的に上記第１の電源端
子に接続されたすべての第１導電型の第２ＭＯＳトランジスタのゲート－ソース間
にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加された場合に，上記第
１の動作電位からすべての上記ＭＯＳ回路の上記第１導電型の第２ＭＯＳトランジ
スタのソース－ドレイン経路を通って上記第２の動作電位に流れるサブスレッショ
ルド電流を所定のサブスレッショルド電流の値に制限するものであって，
　　　上記所定のサブスレッショルド電流は，上記第１導電型の第１ＭＯＳトラン
ジスタのゲート－ソース間に上記第１導電型の第１ＭＯＳトランジスタのしきい値
電圧の絶対値よりも小さい電圧の上記制御信号が印加された場合に，上記第１の動
作電位から上記第１導電型の第１ＭＯＳトランジスタのソース－ドレイン経路を通
って上記第１の電源端子に流れるサブスレッショルド電流であることを特徴とする
半導体集積回路。
　【請求項２７】上記第１導電型の第１ＭＯＳトランジスタのゲート－ソース間に
上記第１導電型の第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも小さい電
圧の上記制御信号が印加され，かつ上記すべてのＭＯＳ回路の上記第１の電源端子
と上記第２の電源端子が短絡された場合に，上記第１の動作電位から上記第１導電
型の第１ＭＯＳトランジスタのソース－ドレイン経路を通って上記第２の動作電位
に流れるサブスレッショルド電流を第１のサブスレッショルド電流とし，
　　　すべての上記ＭＯＳ回路に含まれるそのソースが電気的に上記第１の電源端
子に接続されたすべての第１導電型の第２ＭＯＳトランジスタのゲート－ソース間
にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加され，かつ上記第１導
電型の第１ＭＯＳトランジスタのソース－ドレイン間が短絡された場合に，上記第
１の動作電位からすべての上記ＭＯＳ回路の上記第１導電型の第２ＭＯＳトランジ
スタのソース－ドレイン経路を通って上記第２の動作電位に流れるサブスレッショ
ルド電流を第２のサブスレッショルド電流とし，
　　　上記第１導電型の第１ＭＯＳトランジスタのデバイスパラメータは，上記第
１のサブスレッショルド電流が上記第２のサブスレッショルド電流よりも小さくな
るように設定されていることを特徴とする請求項２６記載の半導体集積回路。
　【請求項２８】上記ＭＯＳ回路はＣＭＯＳ回路で有ることを特徴とする請求項２
６または２７記載の半導体集積回路。
　【請求項２９】上記ＭＯＳ回路の第１導電型の第２ＭＯＳトランジスタは上記Ｍ
ＯＳ回路に含まれる第２導電型のＭＯＳトランジスタとＣＭＯＳインバータ回路を
構成することを特徴とする請求項２６に記載の半導体集積回路。
　【請求項３０】上記第１導電型の第１ＭＯＳトランジスタのしきい値電圧の絶対
値は上記ＭＯＳ回路に含まれる上記第１導電型の第２ＭＯＳトランジスタのしきい
値電圧の絶対値よりも大きいことを特徴とする請求項２６乃至請求項２９のいずれ
かに記載の半導体集積回路。
　【請求項３１】上記第１導電型の第１ＭＯＳトランジスタのゲート幅は上記ＭＯ
Ｓ回路に含まれる全上記第１導電型のＭＯＳトランジスタのゲート幅の総和よりも
小さいことを特徴とする請求項２６乃至請求項３０のいずれかに記載の半導体集積
回路。
　【請求項３２】上記第１導電型の第１ＭＯＳトランジスタのゲート長は上記ＭＯ
Ｓ回路に含まれる上記第１導電型のＭＯＳトランジスタのゲート長よりも大きいこ
とを特徴とする請求項２６乃至請求項３１のいずれかに記載の半導体集積回路。
　【請求項３３】上記第１導電型の第１ＭＯＳトランジスタのゲート絶縁膜厚は上
記ＭＯＳ回路に含まれる上記第１導電型のＭＯＳトランジスタのゲート絶縁膜厚よ
りも大きいことを特徴とする請求項２６乃至請求項３２のいずれかに記載の半導体
集積回路。
　【請求項３４】複数のワード線と，上記複数のワード線に交差して配置された複
数のデータ線と，上記複数のワード線と上記複数のデータ線の交点に配置されたメ
モリセルとを含み，上記複数のＣＭＯＳ回路は上記複数のワード線を選択するワー
ドドライバ回路を構成することを特徴とする請求項２６乃至請求項３３のいずれか
に記載の半導体集積回路。
　【請求項３５】バイポーラトランジスタと，共通の第１の電源端子と第２の電源
端子を持つ複数のＣＭＯＳ回路とを具備し，上記バイポーラトランジスタのエミッ
タは第１の動作電位に電気的に接続され，上記バイポーラトランジスタのベースは
制御信号で制御され，
　　　上記バイポーラトランジスタのコレクタは上記第１の電源端子に接続され，
　
　　　上記第２の電源端子は第２の動作電位に電気的に接続され，
　　　上記バイポーラトランジスタのベース－エミッタ間にベース－エミッタ順電
圧よりも小さい電圧の上記制御信号が印加され，
　　　かつ上記複数のＣＭＯＳ回路の上記第１の電源端子と上記第２の電源端子が
短絡された場合に，
　　　上記バイポーラトランジスタのエミッタ－コレクタ経路を通って流れるリー
ク電流が，
　　　上記複数のＣＭＯＳ回路に含まれるそのソースが上記第１の電源端子に電気
的に接続される複数の第１導電型の第２ＭＯＳトランジスタのゲート－ソース間に
そのしきい値電圧の絶対値よりも小さい信号が印加され，
　　　かつ上記バイポーラトランジスタの上記ソースと上記ドレインが短絡された
場合に，上記第１の動作電位から上記複数のＣＭＯＳ回路の上記複数の第１導電型
の第２ＭＯＳトランジスタのソース－ドレイン経路を通って上記第２の動作電位に
流れるサブスレッショルド電流よりも小さいように上記バイポーラトランジスタの
デバイスパラメータは設定されていることを特徴とする半導体集積回路。
　【請求項３６】上記バイポーラトランジスタがｐｎｐ型であるとき，第１導電型
がｐチャネル，第２導電型がｎチャネルであることを特徴とする請求項３５に記載
の半導体集積回路。
　【請求項３７】上記バイポーラトランジスタがｎｐｎ型であるとき，第１導電型
がｎチャネル，第２導電型がｐチャネルであることを特徴とする請求項３５に記載
の半導体集積回路。
　３　決定の理由
　　　決定は，別添決定謄本写し記載のとおり，本件発明１ないし１７，２６ない
し３７は，特開昭６０－４８５２５号公報（甲３，以下「刊行物１」という。），
特開昭６３－１２０５２２号公報（甲４，以下「刊行物２」という。），昭和６２
年７月３１日丸善発行「サブミクロンデバイスＩ」９５～１０７頁（甲５，以下
「刊行物３」という。），平成元年４月２５日培風館発行「ＣＭＯＳ超ＬＳＩの設
計」８０～８１頁，１９４～１９５頁（甲６，以下「刊行物４」という。），特開
昭５７－８１７２８号公報（以下「刊行物５」という。）及びJOHNWILEY&
SONS,Inc．発行「PhysicsofSemiconductorDevices」４８６～４８７頁に記載さ
れた発明に基づいて当業者が容易に発明することができたものであるから，本件発
明１ないし１７，２６ないし３７に係る特許は，特許法２９条２項の規定に違反し
てされたものであり，同法１１３条１項２号に該当するとした。
第３　引受承継人主張の決定取消事由
　　　決定は，刊行物１（甲３）に記載された発明（以下「刊行物１発明」とい
う。）の認定を誤り（取消事由１），本件発明１と刊行物１発明との対比において
認定を誤り（取消事由２），本件発明１ないし１７，２６ないし３７の容易想到性
の判断を誤った（取消事由３ないし６）ものであるから，違法として取り消される
べきである。
　１　取消事由１（刊行物１発明の認定の誤り）
　(1)　決定は，刊行物１発明について，「刊行物１に記載されたマイクロコンピ
ュータはＣＭＯＳ型であるから，該ＲＯＭはＣＭＯＳインバータ等の複数のＣＭＯ
Ｓ回路からなるものであって，電源端子と接地端子間にＮ型ＭＯＳトランジスタと
Ｐ型ＭＯＳトランジスタを直列に接続し，両方のゲート及びドレインを共通にし
て，Ｐ型ＭＯＳトランジスタのソースを電源端子に，Ｎ型ＭＯＳトランジスタのソ
ースを接地端子に接続して，ゲートをオン状態とすることによりＮ型ＭＯＳトラン
ジスタとＰ型ＭＯＳトランジスタのソース・ドレイン経路に電流が流れるＣＭＯＳ
トランジスタの構成を複数有することは明らかであって，ＭＯＳＦＥＴがオフ状態
での上記リーク電流はサブスレッショルド電流である」（決定謄本９頁最終段落～
１０頁第１段落）と認定した上，これに基づき，刊行物１には，「・・・チャンネ
ル長の長いＭＯＳＦＥＴ１１をオフ状態にしてチャンネル長の短いＭＯＳトランジ
スタのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑えたＣＭ
ＯＳ型マイクロコンピュータ」が記載されていると認定（同頁第２段落）したが，
上記認定において，ＭＯＳＦＥＴがオフ状態でのリーク電流はサブスレッショルド
電流であるとした点は，誤りである。
　(2)　刊行物１（甲３）には，「集積度を上げる為に素子の縮小（チャンネル長
を短くする）を行なうと，トランジスタの電流オフ特性が悪くなり，チャンネルで
のリーク電流が増加し，スタンバイ状態時の低消費電力化が困難になる欠点があっ
た」（２頁左上欄第２段落）と記載されているにすぎず，「リーク電流」が「サブ
スレッショルド電流」であるという記載は存在しない。刊行物１発明の出願当時の
技術常識を参酌しても，上記「リーク電流」は，「サブスレッショルド電流」とは
考えられず，むしろ，以下の理由により，「パンチスルー電流」であると解され
る。
　　　　刊行物１には，上記のとおり，「素子の縮小（チャンネル長を短くする）
を行なうと，トランジスタの電流オフ特性が悪くなり」（２頁左上欄第２段落）と
記載され，〔発明の構成〕，〔実施例の説明〕及び〔発明の効果〕の欄には，「チ
ャンネル長の長いＭＯＳＦＥＴ」や「チャンネル長の短いＭＯＳＦＥＴ」が記載さ
れており，刊行物１は，一貫してチャンネル長を短くすることによって起こるＭＯ
ＳＦＥＴのリーク電流を問題にしている。
　　　　ところで，ＭＯＳＦＥＴのリーク電流について，実験と理論の両面から裏
付けられ，体系化された技術文献である刊行物３（甲５，１３，１７〔注，甲１
３，１７は決定において引用された以外の頁を含む。〕）には，「図３・１０短チ
ャネルＭＯＳトランジスタのサブスレッショルド特性」（１０６頁）と題する図が
記載されており，同図とその説明（１０６頁下から第１段落～１０７頁第１段落）
によれば，チャネル長（注，チャンネル長と同義。以下，場合に応じて両者の表記
を併用する。）が短くなった時に起こるスイッチング特性の劣化は，主にパンチス
ルー電流に起因することが分かる。また，刊行物３の図３・１８（甲１３，１１９
頁）の破線で示されるように，ＭＯＳトランジスタにおいて，チャネル長が十分長
い場合には，サブスレッショルド電流が支配的であり，チャネル長が短い場合に
は，同図の実線で示されるように，無視できない大きさのパンチスルー電流が流れ
る。このように，サブスレッショルド電流は，チャネル長が十分長い場合のリーク
電流であるのに対して，刊行物１で問題にされているのは，チャンネル長を短くし
たときのリーク電流であるから，このリーク電流は，パンチスルー電流と解され
る。
　　　　さらに，刊行物１発明の出願当時の技術水準によれば，パンチスルー電流
は，サブスレッショルド電流に比して，約４００倍と桁違いに大きなリーク電流で
あった（上記図３．１０に基づき引受承継人が作成した説明図〔甲８〕参照）か
ら，刊行物１発明が，パンチスルー電流に比して無視できる程度の大きさにすぎな
いサブスレッショルド電流の低減に向けられた発明であるとは考えられない。
　(3)　被告は，短チャネル化に伴ってパンチスルーを起こしたＭＯＳトランジス
タは，正常に動作しないから，刊行物１発明がＣＭＯＳトランジスタとして所望の
動作をしないようなＭＯＳトランジスタを基本回路としてＣＰＵ及びＲＯＭを構成
しているとは考えられないと主張する。しかし，パンチスルー状態でも，一般的性
質として，ＭＯＳトランジスタは，正常に動作する場合としない場合とがある。刊
行物３の図３・２１（甲１７，１２２頁）には，パンチスルー状態でも正常に動作
するＭＯＳトランジスタとそのパラメータが記載されており，パンチスルーでも正
常に動作するＭＯＳトランジスタの設計方法が知られていたのであるから，刊行物
１のＭＯＳトランジスタには，パンチスルー状態でもトランジスタとしての正常な
動作が確保されるようなパラメータが採用されていると考えることが自然である。
　２　取消事由２（本件発明１と刊行物１発明の対比における認定の誤り）
　(1)　対応関係についての認定の誤り
　　　　決定は，刊行物１発明の「チャンネル長の短いＭＯＳトランジスタ」，
「チャンネル長の長いＭＯＳＦＥＴ」が，それぞれ本件発明１の「第１ＭＯＳトラ
ンジスタ」，「第２ＭＯＳトランジスタ」に相当する旨認定した（決定謄本１３頁
第２段落）が，誤りである。
　　　　まず，刊行物１の「チャンネル長の短いＭＯＳトランジスタ」は，パンチ
スルー電流が主要なリーク電流であるＭＯＳトランジスタであるから，サブスレッ
ショルド電流が主要なリーク電流である第１ＭＯＳトランジスタに相当するもので
はない。
　　　　刊行物１発明の「チャンネル長の短いＭＯＳトランジスタ」は，刊行物３
の図３・４（甲５，９６頁）でいえば，曲線の左端の領域，すなわち，サブスレッ
ショルド電流よりもパンチスルー電流が顕著な領域に存在するＭＯＳトランジスタ
である。これに対して，サブスレッショルド電流が主要なリーク電流となるのは，
上記の図に示される曲線が比較的なだらかな部分であり，本件発明１の「第１ＭＯ
Ｓトランジスタ」は，この曲線が比較的なだらかな領域に位置するＭＯＳトランジ
スタである。したがって，「チャンネル長の短いＭＯＳトランジスタ」は，「第１
ＭＯＳトランジスタ」に相当するものではない。
　　　　次に，本件発明１の「第２ＭＯＳトランジスタ」の機能は，本件明細書
（甲２）の【請求項１】に，「第１ＭＯＳトランジスタのソース・ドレイン経路を
介して流れるサブスレッショルド電流を上記第２ＭＯＳトランジスタのオフ状態の
特性によって制限する」と記載されているように，「第１ＭＯＳトランジスタ」の
サブスレッショルド電流を抑制することであるのに対し，刊行物１発明の「チャン
ネル長の長いＭＯＳＦＥＴ」の機能は，「チャンネル長の短いＭＯＳトランジス
タ」に流れるパンチスルー電流を抑制することである。パンチスルー電流は，チャ
ネル長が長いほど小さくできるため，チャネル長の長短はパンチスルー電流の低減
を目的とした刊行物１発明においては意味があるが，本件発明１の第２ＭＯＳトラ
ンジスタは，第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブ
スレッショルド電流を制限するものであるから，チャネル長の長短は任意であっ
て，第２ＭＯＳトランジスタが第１ＭＯＳトランジスタよりもチャネル長が長いこ
とは必ずしも要求されない。そして，上記１(2)のとおり，刊行物１にはサブスレッ
ショルド電流についての開示はないから，刊行物１発明の「チャンネル長の長いＭ
ＯＳＦＥＴ」は，「チャンネル長の短いＭＯＳトランジスタ」で構成された回路部
１，２を流れるパンチスルー電流を抑制するものと理解せざるを得ない。仮に，刊
行物１発明において，「チャンネル長の短いＭＯＳトランジスタ」にもサブスレッ
ショルド電流が流れるとしても，パンチスルー電流の大きさに比較して４００分の
１程度のものであるから，「チャンネル長の長いＭＯＳＦＥＴ」を流れるサブスレ
ッショルド電流との間に有意の差はなく，したがって，一方で他方を制限するとい
う関係にはならない。また，「チャンネル長の長いＭＯＳＦＥＴ」が「チャンネル
長の短いＭＯＳトランジスタ」のサブスレッショルド電流を抑制できるかどうか
は，チャネル長以外のパラメータに影響されるから，刊行物１発明において，「チ
ャンネル長の長いＭＯＳＦＥＴ」が，「チャンネル長の短いＭＯＳトランジスタ」
に流れるサブスレッショルド電流を抑制する機能を有するとはいえない。
　(2)　一致点の認定の誤り
　　　　決定は，本件発明１と刊行物１発明は，「第１ＭＯＳトランジスタのソー
ス・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯＳトラン
ジスタのオフ状態の特性によって制限する」（決定謄本１３頁第２段落）点で一致
すると認定するが，誤りである。
　　　　上記のとおり，刊行物１発明の「チャンネル長の長いＭＯＳＦＥＴ１１」
は，「チャンネル長の短いＭＯＳトランジスタ」で構成された回路部１，２に流れ
るパンチスルー電流を制限するものであって，サブスレッショルド電流を制限する
ものではない。仮に，刊行物１発明の「チャンネル長の短いＭＯＳトランジスタ」
にもサブスレッショルド電流が流れるとしても，パンチスルー電流の大きさに比較
して約４００分の１程度にすぎない電流であるから，「チャンネル長の長いＭＯＳ
ＦＥＴ」に流れるサブスレッショルド電流と有意の差が存在するとは考えられず，
したがって，一方で他方を制限するという関係にはならない。
　(3)相違点の認定の誤り
　　　　決定は，本件発明１と刊行物１発明とを対比し，両者の相違点を，刊行物
１には「チャンネル長の長いＭＯＳＦＥＴの導電型については記載が無い点」（決
定謄本１３頁下から第２段落，以下「相違点Ａ」という。）と認定するが，誤りで
あり，正しくは，「チャンネル長の長いＭＯＳＦＥＴの導電型はＮ型である点」と
認定すべきである。刊行物１には，以下のとおり，「チャンネル長の長いＭＯＳＦ
ＥＴ」の導電型がＮ型であることが実質的に記載されているか，少なくとも記載さ
れているに等しい。
　　　　すなわち，Ｎ型ＭＯＳトランジスタの場合には，より低い電位の側がソー
スとなり，より高い電位の側がドレインとなる一方，Ｐ型ＭＯＳトランジスタの場
合，より高い電位の側がソースとなり，より低い電位の側がドレインとなる（例え
ば，刊行物４〔甲９〕の９頁の説明）ものであるところ，刊行物１には，チャンネ
ル長の長いＭＯＳＦＥＴは，「電源部にドレインが接続」されることが開示され
（２頁左上欄最終段落，同頁右上欄第４段落），それと異なる接続は一切記載も，
示唆もされておらず，刊行物１の「電源部」は高電位側であるから，高電位側にド
レインを接続した「チャンネル長の長いＭＯＳＦＥＴ１１」がＮ型ＭＯＳトランジ
スタであることは，当業者に明らかである。
　　　　また，Ｎ型ＭＯＳトランジスタであるということはソースホロア接続であ
ることを意味するところ，パンチスルー電流は，電源電圧が低くなると小さくなる
ため，ソースホロア接続として回路に印加される電源電圧を低下させることは，素
子の信頼性向上という点からも技術的合理性が認められる。
　３　取消事由３（本件発明１の容易想到性の判断の誤り）
　(1)　決定は，相違点Ａについて，「刊行物２に記載された発明を刊行物１に記
載された発明（注，刊行物１発明）に適用して，チャンネル長の長いＭＯＳＦＥＴ
をｐチャネルＭＯＳトランジスタとすること（注，相違点Ａに係る構成）は，当業
者が容易に推考できた」（決定謄本１４頁第２段落）と判断するが，誤りである。
(2)　まず，決定は，上記のとおり，刊行物１発明の認定を誤り，本件発明１と
の一致点及び相違点の認定を誤っているから，これに基づく容易想到性の判断も当
然誤りである。
　(3)　また，刊行物１発明と刊行物２に記載された発明（以下「刊行物２発明」
という。）とは，各々の回路の性格上，組み合わせることができないものである。
すなわち，刊行物１発明は，ソースホロア接続でなければならないのに対し，刊行
物２発明は，ソース接地接続でなければならないから，両者を組み合わせることに
は，動機付けがない。のみならず，仮に，刊行物１発明に，刊行物２発明を適用し
て，「チャンネル長の長いＭＯＳＦＥＴ１１」の導電型をＰ型にしたとすれば，
「チャンネル長の短いＭＯＳトランジスタ」にはパンチスルー電流が流れ，そのス
イッチング特性を劣化させることになるから，本来，両者を組み合わせることはで
きない。
　４　取消事由４（本件発明２の容易想到性の判断の誤り）
　(1)　決定は，「本件請求項２に係る発明（注，本件発明２）は，本件請求項１
に係る発明（注，本件発明１）のサブスレッショルド電流は，『第１ＭＯＳトラン
ジスタの加工寸法が０．１μｍ領域であることに起因して流れること』と限定する
ものであるが，刊行物３に記載のように，チャネル長が短くなって１μｍ程度以下
になるとサブスレッショルド電流が増加することは当業者に周知の事項であるか
ら，これを格別のものと認めることはできない」（決定謄本１４頁第３段落）と判
断するが，誤りである。
　(2)　刊行物３（甲５）には，「チャネル長が短くなって１μｍ程度以下になる
とサブスレッショルド電流が増加すること」は，記載されていない。刊行物３に
は，図３・１０に，チャネル長が１．１μｍから３．６μｍのものについてのデー
タが示されているにすぎず，１μｍ以下のデータは示されていない。同刊行物の図
３・１１では，チャネル長が１μｍ近傍において，サブスレッショルド係数が急激
に大きくなっているが，これはサブスレッショルド電流の増加を意味するものでは
なく，パンチスルー電流の増加を意味するものである。被告は，「チャネル長が短
くなって１μｍ程度以下になるとサブスレッショルド電流が増加する」ことは周知
の事項であるとするが，根拠がない。
　(3)　決定の「格別のものと認めることはできない」との判断は，チャネル長
「０．１μｍ領域」の格別性を看過するものである。本件明細書（甲２）には，微
細化の進展に伴い，しきい値電圧が低くなると，サブスレッショルド電流の大きさ
が無視できなくなることが記載されており（段落【０００４】），日経マイクロデ
バイス平成１２年８月号（甲１６）にも，同様の問題が指摘されていて，その対策
の実用化が開始されたことが理解される。本件発明２は，「０．１μｍ領域」に至
って初めて顕在化した問題を解決する技術的手段を提供するものであるという点
で，格別の意義を有するものである。決定がこの点を誤認し，本件発明２における
「０．１μｍ領域」に関する限定を格別なものではないとしたことは，誤りであ
る。
　５　取消事由５（本件発明３の容易想到性についての判断の誤り）
　(1)　決定は，「本件請求項３に係る発明（注，本件発明３）は，本件請求項１
に係る発明（注，本件発明１）の第２ＭＯＳトランジスタのしきい値電圧の絶対値
を，『第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと』と限定
するものであるが，・・・刊行物１に記載された発明（注，刊行物１発明）の『Ｍ
ＯＳＦＥＴ１１は相対的にチャネル長が長く，ＲＯＭ２は相対的にチャネル長の短
いＭＯＳＦＥＴで構成される』ことは，本件請求項３に係る発明の『第２ＭＯＳト
ランジスタのしきい値電圧の絶対値を，第１ＭＯＳトランジスタのしきい値電圧の
絶対値よりも大きいこと』に相当していることは明らかであるから，これを格別の
ものと認めることはできない」（決定謄本１４頁下から第３段落）と判断するが，
誤りである。
　(2)　決定の上記判断は，まず，本件発明１の「第１ＭＯＳトランジスタ」，
「第２ＭＯＳトランジスタ」が，刊行物１発明の「チャンネル長の短いＭＯＳトラ
ンジスタ」，「チャンネル長の長いＭＯＳＦＥＴ」にそれぞれ対応するという誤っ
た前提に基づいているから，誤りである。
　　　　また，本件発明３は，本件明細書（甲２）の，「リーク電流を小さくする
ためには，スイッチＳ１のｐチャネルＭＯＳトランジスタのしきい値電圧を大きく
するか・・・」（段落【００２１】）という記載に基づくものであり，サブスレッ
ショルド電流は，しきい値電圧が大きいほど小さくなるため，「第２ＭＯＳトラン
ジスタ」のしきい値電圧を「第１ＭＯＳトランジスタ」のしきい値電圧よりも大き
くすることで，サブスレッショルド電流を制限することができる。これは制限する
対象が，パンチスルー電流ではなく，サブスレッショルド電流であることによっ
て，有効となる構成であり，決定の上記判断は，このような格別の意味のある限定
を看過しているから，誤りといわざるを得ない。
　(3)　被告は，長チャンネルＭＯＳトランジスタのしきい値電圧の絶対値は，短
チャンネルＭＯＳトランジスタのしきい値電圧の絶対値より大きいということは技
術常識であると主張するが，しきい値電圧の大小は，他のパラメーターに依存する
から，被告の主張の上記主張は誤りである。
　(4)　本件特許請求の範囲の請求項３は，請求項１又は２に従属するものであ
り，請求項１及び２に係る発明（本件発明１及び２）についての容易想到性の判断
に誤りがあるから，本件発明３の容易想到性の判断も誤りである。
　６　取消事由６（本件発明４ないし１７，２６ないし３７の容易想到性について
　　の判断の誤り）
　　　決定は，本件発明４ないし１７，２６ないし３７の容易想到性の判断におい
て，①本件発明４，９，１２，１５ないし１７，２６ないし２９，３５ないし３７
については，取消事由１及び２と同様の誤りに基づき，これらを容易想到とする誤
りを犯し，また，②本件発明５，１０及び１３については，取消事由１及び２に加
えて取消事由４とも同様の誤りに基づき，③本件発明６ないし８，１１及び１４に
ついては，取消事由１及び２に加えて取消事由４及び５とも同様の誤りに基づき，
④本件発明３０ないし３４については，取消事由１及び２に加えて取消事由５とも
同様の誤りに基づき，いずれも誤った判断をした違法がある。
第５　被告の反論
　　　決定の認定判断に誤りはなく，引受承継人主張の取消事由はいずれも理由が
ない。
　１　取消事由１（刊行物１発明の認定の誤り）について
　(1)　刊行物１に記載された「チャンネルでのリーク電流」は，以下のとおり，
サブスレッショルド電流であることが明らかである。
　　　　刊行物１発明は，ＣＭＯＳ型マイクロコンピュータにおいて，チャンネル
長の短いＭＯＳＦＥＴで構成されるＣＰＵ１及びＲＯＭ２のスタンバイ状態時に流
れるリーク電流を抑え，低消費電力化を図ることを課題としている。ところで，Ｃ
ＭＯＳ型集積回路の基本回路であるＣＭＯＳインバータにおいて，チャネル部をリ
ークする電流がサブスレッショルド電流であることはよく知られたことであるか
ら，そのスタンバイ時の消費電力がサブスレッショルド電流によることは技術常識
である。また，短チャネル効果によりＭＯＳトランジスタのしきい値電圧の制御が
難しくなり，サブスレッショルド電流が増加するという問題に対して，サブスレッ
ショルド電流を防止するという課題も技術常識である。
　　　　したがって，刊行物１発明におけるチャンネル長の短いＭＯＳＦＥＴで構
成されるＣＰＵ１及びＲＯＭ２のスタンバイ状態時に流れるリーク電流が，スタン
バイ状態時に流れるサブスレッショルド電流であること，すなわち，「ＭＯＳＦＥ
Ｔがオフ状態での上記リーク電流はサブスレッショルド電流である」（決定謄本１
０頁第１段落）ことは，明らかである。
　(2)　引受承継人は，刊行物１に記載された「リーク電流」は，パンチスルー電
流であると主張するが，失当である。短チャネル化に伴ってパンチスルーを起こし
たＭＯＳトランジスタは，そのスイッチング特性が劣化して致命的な動作不良を引
き起こし，また，ゲート電圧で電流を制御できなくなってＭＯＳトランジスタとし
て動作しなくなる（刊行物３，４）。刊行物１発明が，ＣＭＯＳトランジスタとし
て所望の動作が得られないようなＭＯＳトランジスタを基本回路として，ＣＰＵ及
びＲＯＭを構成しているとは考えられない。ＭＯＳトランジスタの設計者は，ＭＯ
Ｓトランジスタの所望の動作を得られるようにパラメータを設計するものであるか
ら，激しいショートチャネル効果やパンチスルー現象をもたらすパラメータを採用
してＭＯＳトランジスタを設計することはあり得ず，刊行物１発明のＭＯＳトラン
ジスタは，ＭＯＳトランジスタとして通常の動作を前提としているものと考えるの
が当業者の素直な理解である。
　(3)　引受承継人は，また，刊行物１発明の出願当時の技術水準によれば，パン
チスルー電流はサブスレッショルド電流の約４００倍と大きいから，刊行物１発明
がパンチスルー電流に比して無視できる程度の大きさにすぎないサブスレッショル
ド電流の低減に向けられた発明とは考えられないと主張するが，引受承継人が「約
４００倍」の根拠とする甲８説明資料は，刊行物３の図３・１０の解釈を誤ってお
り，引受承継人の主張は，根拠に欠けるものである。
　２　取消事由２（本件発明１と刊行物１発明の対比における認定の誤り）につい
て
　(1)　引受承継人は，刊行物１発明の「チャンネル長の短いＭＯＳトランジス
タ」，「チャンネル長の長いＭＯＳＦＥＴ」が本件発明１の「第１ＭＯＳトランジ
スタ」，「第２ＭＯＳトランジスタ」にそれぞれ相当するとの決定の認定（決定謄
本１３頁第２段落）が誤りであると主張する。
　　　　しかし，刊行物１発明の「チャンネル長の短いＭＯＳトランジスタ」のス
タンバイ状態時のリーク電流がサブスレッショルド電流であることは，上記１のと
おりであり，また，「チャンネル長の長いＭＯＳＦＥＴ」は，チャンネル長の短い
ＭＯＳトランジスタのスタンバイ状態時のリーク電流，すなわち，サブスレッショ
ルド電流を抑える機能を有するものであるから，刊行物１発明の「チャンネル長の
短いＭＯＳトランジスタ」，「チャンネル長の長いＭＯＳＦＥＴ」が，それぞれ本
件発明１の「第１ＭＯＳトランジスタ」，「第２ＭＯＳトランジスタ」に相当する
ことは明らかである。
　(2)　引受承継人は，また，決定が，本件発明１と刊行物１発明とは，「第１Ｍ
ＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流
を上記第２ＭＯＳトランジスタのオフ状態の特性によって制限する」（決定謄本１
３頁第２段落）点で一致すると認定したことは誤りであると主張するが，その認定
に誤りのないことは，上記(1)から明らかである。
　(3)　引受承継人は，さらに，決定が，相違点Ａを，刊行物１には「チャンネル
長の長いＭＯＳＦＥＴの導電型については記載が無い点」（決定謄本１３頁下から
第２段落）と認定したことが誤りであると主張するが，失当である。
　　　　確かに，刊行物４（甲９）９頁には，Ｎ型ＭＯＳトランジスタの場合，よ
り低い電位の側がソースとなり，より高い電位の側がドレインとなる一方，Ｐ型Ｍ
ＯＳトランジスタの場合，より高い電位の側がソースとなり，より低い電位の側が
ドレインとなることが記載されている。しかしながら，これは回路の基本を記述し
たものにすぎず，実際のデバイスにおいては，キャリアの流入，流出方向にかかわ
らず，ｐチャネル型ＭＯＳＦＥＴのドレインを高電位側に接続することがあり得る
ことは，例えば，特開平５－６２４８６号公報（乙８，以下「乙８公報」とい
う。）の記載からも明らかであるから，チャンネル長の長いＭＯＳＦＥＴ１１の電
源部にドレインが接続されることのみを理由として，刊行物１発明のチャンネル長
の長いＭＯＳＦＥＴ１１の導電型をＮ型であると断定することはできない。
　３　取消事由３（本件発明１の容易想到性の判断の誤り）について
　　　引受承継人は，「刊行物２に記載された発明を刊行物１に記載された発明に
適用して，チャンネル長の長いＭＯＳＦＥＴをｐチャネルＭＯＳトランジスタとす
ることは，当業者が容易に推考できた」（決定謄本１４頁第１段落）とした決定の
判断が誤りであると主張する。
　　　しかし，刊行物１発明と刊行物２発明とは，ＭＯＳトランジスタのオン・オ
フを制御信号によって制御する点で同じ技術分野に属するものであり，刊行物２発
明のＰ型ＭＯＳＦＥＴを，刊行物１発明に適用することを阻害する要因は存在しな
い。仮に，刊行物１発明のチャンネル長の長いＭＯＳＦＥＴの導電型がＮ型である
としても，高い電源電圧を降圧して低い電圧を供給する電源降圧回路をＣＭＯＳ回
路に設けることは，通常よく行われていることである。また，特開昭５７－１７２
７６１号公報（乙６，以下「乙６公報」という。）に，「次に低電圧に変換された
電源電圧の印加方式について具体例を述べる。第８図は，チップ内の間接周辺回路
のすべて（ＰＧ１，ＰＧ２など）に，共通の電圧コンバータ３０からの電圧ＶＤＰ
を供給する方式である。・・・この場合３０が電流供給能力が十分あれば・・・Ｖ
ＤＰの電源変動は特に問題はない。しかし３０の電流供給能力が小さければ・・・
各ＰＧ毎に電圧コンバータをつけるので上記欠点はなくなる」（７頁左上欄第２段
落～右上欄第１段落）と記載されているように，電源降圧回路を設けても，これに
より電流供給能力を制約することはないことも，当業者において周知の事項である
から，スタンバイ状態時のサブスレッショルド電流を抑えるためにチャンネル長の
長いＭＯＳＦＥＴとして，Ｐ型ＭＯＳトランジスタを採用することを阻害する要因
があるとはいえない。
　４　取消事由４（本件発明２の容易想到性の判断の誤り）について
　　　引受承継人は，本件発明２において，サブスレッショルド電流が「第１ＭＯ
Ｓトランジスタの加工寸法が０．１μｍ領域であることに起因して流れること」と
した限定を，格別のものではないとした決定の判断が誤りであると主張する。
　　　しかし，刊行物３（甲５）には，「短チャネルＭＯＳトランジスタの場合に
は，チャネル長が短くなるにつれてサブスレッショルド特性に図３・１０に示すよ
うに二つの変化が現われる。一つは短チャネルに伴ってしきい値電圧が低下するこ
とによって生じるドレイン電流の増加である。・・・前者の場合にはサブスレッシ
ョルド特性がゲート電圧軸に沿って低電圧側へ平行移動するだけでサブスレッショ
ルド係数の変化はほとんどない」（１０６頁最終段落～１０７頁第１段落）との記
載があり，同刊行物の図３・１０のチャネル長が１．１μｍから３．６μｍのもの
についてのサブスレッショルド特性の変化から，１μｍ以下ではサブスレッショル
ド特性のデータは，ゲート電圧軸に沿って低電圧側へ移動することは明らかである
から，同図によれば，１μｍ程度以下になるとサブスレッショルド電流が増加する
ものと認められる。
　　　したがって，決定が，「チャネル長が短くなって１μｍ程度以下になるとサ
ブスレッショルド電流が増加することは当業者に周知の事項である」（決定謄本１
４頁第３段落）と認定し，これに基づいて，０．１μｍ以下の限定を格別なもので
はないと判断したことに誤りはない。
　５　取消事由５（本件発明３の容易想到性の判断の誤り）について
　　　チャネル長を短くすると短チャネル効果（ショートチャネル効果）により，
しきい値電圧が長チャネルＭＯＳトランジスタのしきい値電圧に比べて小さくなる
ことは，技術常識である（刊行物３，４）。刊行物１（甲３）にも，「この実施例
は，・・・相対的にチャンネル長の短いＭＯＳＦＥＴで構成されるＣＰＵ１及びＲ
ＯＭ２と，相対的にチャンネル長の長いＭＯＳＦＥＴで構成され」（２頁右上欄最
終段落）として，チャンネル長の短いＭＯＳＦＥＴとチャンネル長の長いＭＯＳＦ
ＥＴのチャンネル長が，相対的な関係にあることが明記され，「本発明（注，刊行
物１発明）はマイクロコンピュータに関し，特にＣＭＯＳ型で１チップに構成さ
れ，スタンバイ機能を有するマイクロコンピュータに関する」（１頁右下欄第１段
落）として，チャンネル長の短いＭＯＳＦＥＴとチャンネル長の長いＭＯＳＦＥＴ
は１チップである旨記載されており，両ＭＯＳＦＥＴのパラメータは，チャンネル
長を除いて格別異なるものではないと解されるから，チャンネル長の長いＭＯＳト
ランジスタのしきい値電圧の絶対値は，チャンネル長の短いＭＯＳトランジスタの
しきい値電圧の絶対値よりも大きいことは明らかである。
　　　したがって，第２ＭＯＳトランジスタのしきい値電圧の絶対値を第１ＭＯＳ
トランジスタのしきい値電圧の絶対値よりも大きいことの限定は格別なものではな
く，決定の判断に誤りはない。
　６　取消事由６（本件発明４ないし１７，２６ないし３７の容易想到性の判断の
誤り）について
引受承継人主張の取消事由１ないし５はいずれも理由がないから，これらの
取消事由５が成り立つことを前提として，本件発明４ないし１７，２６ないし３７
の容易想到性の判断の誤りをいう引受承継人の主張に理由がないことは明らかであ
る。
第５　当裁判所の判断
　１　取消事由１（刊行物１発明の認定の誤り）について
　(1)　引受承継人は，決定が，刊行物１発明においてＲＯＭのＣＭＯＳ回路を構
成するチャンネル長の短いＭＯＳＦＥＴについて，「ＭＯＳＦＥＴがオフ状態での
上記リーク電流はサブスレッショルド電流である」（決定謄本１０頁第１段落）と
認定した上，これに基づいて，刊行物１には，「チャンネル長の長いＭＯＳＦＥＴ
１１をオフ状態にしてチャンネル長の短いＭＯＳトランジスタのソース・ドレイン
経路を介して流れるサブスレッショルド電流を抑えたＣＭＯＳ型マイクロコンピュ
ータ」が記載されていると認定した（同頁第２段落）ことは誤りであると主張す
る。
　(2)　そこで検討すると，刊行物１（甲３）には，以下の(ｱ)～(ｵ)の記載があ
る。
　　(ｱ)　「（１）電源部にドレインが接続しゲートに入力される制御信号により
オンオフする相対的にチャンネル長の長いＭＯＳＦＥＴと，該ＭＯＳＦＥＴのソー
スに接続し相対的にチャンネル長の短いＭＯＳＦＥＴで構成される回路部と，相対
的にチャンネル長の長いＭＯＳＦＥＴで構成され前記電源部に直接に接続する回路
部とを含むことを特徴とするマイクロコンピュータ。（２）相対的にチャンネル長
の短いＭＯＳＦＥＴで構成される回路部がＣＰＵ及びＲＯＭであり，相対的にチャ
ンネル長の長いＭＯＳＦＥＴで構成される回路部がＲＡＭ，発振回路部及びスタン
バイ制御フリップフロップである特許請求の範囲第（１）項記載のマイクロコンピ
ュータ。」（１頁「２　特許請求の範囲」）
　　(ｲ)　「〔発明の属する技術分野〕本発明（注，刊行物１発明）はマイクロコ
ンピュータに関し，特にＣＭＯＳ型で１チップに構成され，スタンバイ機能を有す
るマイクロコンピュータに関する。」（１頁右下欄第１段落）　
　　(ｳ)　「〔従来技術〕従来，マイクロコンピュータの信頼性を上げるために，
スタンバイ機能を有するマイクロコンピュータが使用されている。・・・しかし，
集積度を上げる為に素子の縮小（チャンネル長を短くする）を行なうと，トランジ
スタの電流オフ特性が悪くなり，チャンネルでのリーク電流が増加し，スタンバイ
状態時の低消費電力化が困難になる欠点があった。〔発明の目的〕本発明の目的
は，上記欠点を除去し，スタンバイ状態でもリーク電流を抑え，低消費電力化を計
ることのできるＣＭＯＳ型のマイクロコンピュータを提供することにある。」（１
頁右下欄第２段落～２頁左上欄第３段落）　
　　(ｴ)　「〔実施例の説明〕次に，本発明の実施例について図面を用いて説明す
る。第２図は本発明の一実施例のブロック図である，この実施例は，電源部に接続
する電源端子５にドレインが接続し，ゲートに入力される制御信号によりオンオフ
する相対的にチャンネル長の長いＭＯＳＦＥＴ１１と，このＭＯＳＦＥＴ１１のソ
ースに接続し相対的にチャンネル長の短いＭＯＳＦＥＴで構成されるＣＰＵ１及び
ＲＯＭ２と，相対的にチャンネル長の長いＭＯＳＦＥＴで構成され，電源部の電源
端子６に直接に接続するＲＡＭ３，発振回路部４及びスタンバイ制御フリップフロ
ップ５とを含んで構成される。即ち，データを保持する必要のある回路部及び制御
部はチャンネル長の長いＭＯＳＦＥＴで構成し，データの保持の必要のない回路部
はチャンネル長の短いＭＯＳＦＥＴで構成する。次に，この実施例の動作について
説明する。スタンバイ状態の要求がＣＰＵ１で発生した場合，スタンバイ制御フリ
ップフロップ５はスタンバイ制御フリップフロップセット信号８でセットされ，Ｍ
ＯＳＦＥＴ１１をＭＯＳＦＥＴ制御信号１９でオフさせ，同時に発振回路部４を制
御して発振を停止させてスタンバイ状態へ移行し，ＲＡＭ３のデータとスタンバイ
制御フリップフロップ５の出力のみを保持する。従って，ＲＡＭ３，発振回路部
４，スタンバイ制御フリップフロップ５とＭＯＳＦＥＴ１１をチャンネル長の長い
ＭＯＳトランジスタで構成する事によって低スタンバイ電源電流が達成される。」
（２頁右上欄第３段落～左下欄最終段落）
　　(ｵ)　「〔発明の効果〕本発明は，以上説明したように，ＭＯＳＦＥＴ１１と
データ保持の必要な回路部とその制御回路部をチャンネル長の長いＭＯＳトランジ
スタで構成し，スタンバイ時，リーク電流を抑え，低消費電力化ができかつデータ
保持の必要のない回路部分でチャンネル長の短い素子が使用出来る事により集積度
を高められる効果がある。」（２頁右下欄第２段落）
　　　　以上の記載によれば，刊行物１には，リーク電流に関して，①集積度を上
げるために素子の縮小（チャンネル長を短くする）を行うと，トランジスタの電流
オフ特性が悪くなり，チャンネルでのリーク電流が増加し，スタンバイ状態時の低
消費電力化が困難になること（上記(ｳ）），②ＭＯＳＦＥＴ１１とデータ保持が必
要な回路部とその制御回路部をチャンネル長の長いＭＯＳトランジスタで構成する
ことによって，スタンバイ時，リーク電流を抑え，低消費電力化ができ，かつ，デ
ータ保持の必要のない回路部分でチャンネル長の短い素子が使用できることにより
集積度を高められること（同(ｵ)）が開示されていると認められるが，ＭＯＳＦＥＴ
１１がオフ状態でのリーク電流の種類に関しては，サブスレッショルド電流である
とも，パンチスルー電流であるとも，具体的な記載はない。
　(3)　ところで，特許発明が刊行物に記載された発明に基づいて容易に想到し得
たか否かは，特許発明の出願時を基準として判断されるから，刊行物に記載された
発明の認定も，これを容易想到性の判断の基礎とする場合には，特許発明の出願時
における当業者の技術常識を参酌して行うべきである。そこで，リーク電流に関し
て，本件出願に係る本件優先日当時の技術常識を示すものと認められる刊行物３
（甲５，１３，１７，乙１）を参照すると，同刊行物には，以下の(ｶ)～(ｼ)の記載
がある。
　　(ｶ)　「短チャネル効果としてまず取り上げられるのが短チャネル化に伴うし
きい値電圧の低下である。ｎチャネル素子，ｐチャネル素子にかかわらず，チャネ
ル長が短くなるにつれてしきい値電圧の絶対値｜Ｖｔｈ｜が小さくなってくる。この
低下の度合はドレイン電圧に依存することはもちろんのこと，基板不純物濃度，ソ
ース－ドレイン拡散層深さ，ゲート酸化膜厚などによって変わってくる。以下に，
ｎチャネルＭＯＳトランジスタを例にとって，しきい値電圧の各パラメータ依存性
を示す。図３・４はしきい値電圧各Ｖｔｈのチャネル長Ｌ依存性をそれぞれ，ドレイ
ン電圧ＶＤＳ，基盤バイアス電圧ＶＢＳ，ゲート酸化膜厚，基板不純物濃度およびソ
ース－ドレイン拡散層深さをパラメータとして２次元数値解析により求めた結果で
ある。図からわかるように，ドレイン電圧を大きくするほど，基板バイアスを深く
するほど，ゲート酸化膜を厚くするほど，基板不純物濃度を低くするほど，ソース
－ドレイン拡散層深さを深くするほど短チャネル化に伴うしきい値電圧の低下が激
しくなっている。」（９５頁第３段落）
　　(ｷ)　「短チャネル効果によるしきい値電圧の低下の度合は多くのパラメータ
に依存するため，チャネル長の違った多くのＭＯＳトランジスタで構成されるＬＳ
ＩやＶＬＳＩではこのようなパラメータをすべて考慮して各ＭＯＳトランジスタの
しきい値電圧が所定の値になるように設定することが重要な課題となる。」（１０
２頁第２段落）
　　(ｸ)　「しきい値電圧近傍またはそれ以下の電圧をゲート電極に印加したとき
流れる弱反転状態でのドレイン電流とゲート電圧の関係を，サブスレッショルド特
性と呼ぶ。この特性はスイッチング素子としてのＭＯＳトランジスタの性能を決め
る重要な特性である。この特性の傾きが大きければ大きいほど，素子を導通させる
のに必要な電圧の振幅が小さくて済み，高速低消費電力のスイッチング動作が可能
となる。また，電荷を保持する必要があるＭＯＳメモリやダイナミック・シフトレ
ジスタなどでは，サブスレッショルド特性が良くないとリーク電流による電荷消失
が起こって，致命的な動作不良を引き起すことにもなる。」（同頁第３段落）
　　(ｹ)　「短チャネルＭＯＳトランジスタの場合には，チャネル長が短くなるに
つれてサブスレッショルド特性に図３・１０に示すように二つの変化が現われる。
一つは短チャネルに伴ってしきい値電圧が低下することによって生じるドレイン電
流の増加である。もう一つはパンチスルーが起こるほどにチャネルが短くなったと
きに生じるドレイン電流の増加である。前者の場合にはサブスレッショルド特性が
ゲート電圧軸に沿って低電圧側へ平行移動するだけでサブスレッショルド係数の変
化はほとんどない。しかし，後者の場合にはパンチスルー気味になっているため，
ドレイン電流に対するゲート電圧の影響が低下し，サブスレッショルド特性の傾き
が緩かになる。そのため，サブスレッショルド係数Ｓは図３・１１に示すようにチ
ャネル長が短くなるにつれて急激に増大する。すなわち，短チャネル化に伴ってス
イッチング特性が劣化することになる。」（１０６頁第２段落～１０７頁第１段
落）
　　(ｺ)　「パンチスルー現象については，ソース－ドレイン間耐圧を制限する重
要な要因であるので，次の３・１・１ｄでさらに詳細に述べることにする。
　　　　ｄ．ソース－ドレイン間耐圧
　　　ソース－ドレイン間耐圧は短チャネルＭＯＳトランジスタが動作する電
源電圧の限界を決める特性として重要である。図３・１６にＭＯＳトランジスタの
ソース－ドレイン間耐圧ＢＶＤＳのチャネル長依存性を示す。図でＢＶＤＳＡはゲート
電圧が０Ｖのときのアバランシェ破壊耐圧，ＢＶＤＳＰはゲート電圧が０Ｖで１０－７
Ａのドレイン電流が流れるときのドレイン電圧である。短チャネル領域でのＢＶＤＳ
Ｐはソース－ドレイン間のパンチスルー耐圧となる。また，ＢＶＤＳminはゲート電圧
を変えたときのソース－ドレイン間耐圧の最小値である。図からわかるように，チ
ャネル長が短くなるにつれてソース－ドレイン間耐圧は急激に低下してくる。その
ため，電源電圧を変えないでチャネル長をどこまでも短くしていくことは不可能
で，ソース－ドレイン間耐圧の点から適正な電源電圧の値とチャネル長を決めるこ
とが短チャネルＭＯＳトランジスタの設計の際に特に重要となる。しかし，通常，
電源電圧はＬＳｌやＶＬＳ１を搭載する装置やシステムの事情によって決まってい
ることが多いので，デバイス定教の最適化や高耐圧化構造の検討を十分に行って，
電源電圧の変更はできるだけ避けるようにしている。」（１１５頁第２段落～１１
６頁第１段落）
　　(ｻ)　「そこで，パンチスルーに密接に関係しているサブスレッショルド領域
からパンチスルー領域にまでにわたって，ドレイン電流－電圧特性をもう一度考え
てみることにする。図３・１８はこのようなドレイン電流－電圧特性を模式的に示
した図である。図に示すように，電流－電圧特性はそれを律速している要因によっ
て四つの領域に分けて考えることができる。領域Ⅰはサブスレッショルド電流の算
出の際に取り扱ったように電流がキャリアの拡散によって運ばれる領域である。長
チャネルＭＯＳトランジスタでは図中，破線で示したようにこの電流が支配的でア
バランシェ降伏が起こるまではほぼ一定値に飽和した拡散電流が流れる。しかし，
短チャネルＭＯＳトランジスタではドレイン電圧を増していくとソース近傍の電位
障壁の高さがドレイン電圧によって下げられるＤＩＢＬ効果が顕著になってくるの
で，領域Ⅱ，Ⅲで示すようにドレイン電流は増加する。・・・そのため，図３・１
８に示すように領域Ⅱにおける電流のドレイン電圧依存性は小さくなる。この領域
はソースとドレインの空乏層が直接つながった強いパンチスルーの状態とは様相が
違っているがソース－ドレイン間が基板表面で空乏層によってつながっており，か
つ，ドレイン電圧でソース近傍の電位壁の高さを変えることができるので弱いパン
チスルー状態にあると考えられる。そこでこの領域を弱い表面パンチスルー領域と
呼ぶことにする。領域Ⅱの状態からドレイン電圧をさらに増やしていくとドレイン
の空乏層がソース側まで伸びていき，基板表面または内部でソース・ドレインの空
乏層が直接つながるようになる。この状態では図３．１９（ｂ）に示すように，ド
レイン電圧によってソース近傍の電位障壁の高さがＤＩＢＬ効果によって直接下げ
られるので図３・１８の領域Ⅲで示すように大きな電流が流れる。この領域をパン
チスルーを起こす位置の違いに応じて強い表面パンチスルーまたは基板パンチスル
ー領域と呼ぶ。基板パンチスルーの状態はちょうどバイポーラトランジスタのパン
チスルーと似た状態であり，ゲート電圧依存性は非常に小さい。」（１１８頁最終
段落～１２０頁第１段落）
　　(ｼ）「実際のデバイスでは領域Ⅱと領域Ⅲが必ずしも明確に区別されている
とは限らない。ⅡとⅢと領域が混じっていたり，Ⅱの領域がなくていきなりⅢの領
域に入る場合もある。しかし，表面パンチスルーと基板パンチスルーの分離はパン
チスルー電流のゲート電圧および基板バイアス電圧依存性をみることによってある
程度は可能である。すなわち，図３・２０に示すように，表面パンチスルーが支配
的である場合には電流はゲート電圧に対して強い依存性を示し，基板バイアス電圧
を変えてもあまり変化しない。逆に，基板パンチスルーが支配的な場合には基板バ
イアス電圧によって大きく変化し，ゲート電圧依存性は少ない。」（１２０頁最終
段落～１２１頁第１段落）
　　　　上記各記載によれば，刊行物１発明の認定に当たり参酌される本件優先日
当時の技術常識として，①チャネル長が短くなるにつれてしきい値電圧の絶対値｜
Ｖｔｈ｜が小さくなること（上記(ｶ)），②短チャネルＭＯＳトランジスタは，短チ
ャネルに伴ってしきい値電圧が低下することによってドレイン電流の増加，すなわ
ちサブスレッショルド電流の増加が生じるが，サブスレッショルド特性はゲート電
圧軸に沿って低電圧側へ平行移動するだけでサブスレッショルド係数の変化はほと
んどないこと，パンチスルーが起こるほどにチャネルが短くなったときは，パンチ
スルー電流によるドレイン電流の増加が起こり，サブスレッショルド特性の傾きが
緩やかになること（上記(ｹ)），③ソース－ドレイン間耐圧ＢＶＤＳは短チャネルＭ
ＯＳトランジスタが動作する電源電圧の限界を決める特性であって，短チャネル領
域での耐圧ＢＶＤＳＰ（ゲート電圧が０Ｖで１０－７
Ａのドレイン電流が流れるときの
ドレイン電圧）はソース－ドレイン間のパンチスルー耐圧となること（上記(ｺ)），
④ドレイン電流－電圧特性は，電圧が低い方から，領域Ⅰ（電流〔サブスレッショ
ルド電流〕がキャリアの拡散によって運ばれる領域），領域Ⅱ（弱い表面パンチス
ルー領域），領域Ⅲ（強い表面パンチスルーまたは基板パンチスルー領域）があ
り，電流が領域Ⅰ，Ⅱ，Ⅲに従って増大すること（上記(ｻ)）が把握される。
（4）上記(2)及び(3)によれば，刊行物１に記載のマイクロコンピュータにおい
ても，集積度を上げるために素子の縮小（チャネル長を短くする）を進めると，ト
ランジスタのしきい値電圧が低下することによるドレイン電流の増加，すなわち，
サブスレッショルド電流の増加が起こり，更に素子の縮小を進めると，ドレイン電
圧は，パンチスルー耐圧になり，これよりも素子の縮小をすれば，パンチスルー電
流が発生し，増大するようになるということが明らかである。
　　　　そうすると，仮に，刊行物１に記載された「リーク電流」が，引受承継人
のいうパンチスルー電流であるとすれば，刊行物１の集積回路は，電源電圧をパン
チスルー耐圧を超えたものとし，サブスレッショルド電流よりもはるかに増大した
リーク電流を許容した設計を前提としていることになるが，これは，耐圧を超えた
設計を行っていることにほかならないから，当業者において，通常，想定し得ない
ことというべきである。また，素子の縮小を行う場合に，これを耐圧の範囲内で行
うことは技術常識であり，その場合に生じるリーク電流は，サブスレッショルド電
流であるから，刊行物１に記載のリーク電流は，サブスレッショルド電流であると
解することが理にかなっている。
　　　　したがって，決定が刊行物１に記載の「リーク電流」をサブスレッショル
ド電流と認定したことに誤りはない。
　(5)　引受承継人は，刊行物３によれば，サブスレッショルド電流は，チャネル
長が十分長い場合のリーク電流であるのに対して，刊行物１発明はチャネル長を短
くしたときのリーク電流を問題にしているから，そのリーク電流はパンチスルー電
流である，パンチスルー電流はサブスレッショルド電流よりも桁違いに大きく，こ
れに比べればサブスレッショルド電流は無視し得る程度のものであるから，刊行物
１が問題にしているチャネル長を短くすることによって生じるリーク電流は，サブ
スレッショルド電流ではないなどと主張する。
　　　　しかしながら，ソース－ドレイン間耐圧は，ドレイン電圧に依存し（上
記(3)(ｺ)），原告（脱退）株式会社日立製作所の主任研究員Ａ作成の「プロセス技
術の進展に伴うＭＯＳトランジスタサブスレッショルド電流値の推移について」と
題する資料（甲１１）の表１「最小チャネル長の推移に伴うトランジスタのパラメ
ータの変化」に示されるように，通常は，短チャネル化に伴ってドレイン電圧（電
源電圧）を低下させておく設計が行われているから，そのような設計において，チ
ャネル長が短いときに問題となるリーク電流は，サブスレッショルド電流であっ
て，これに対処することが刊行物１発明における技術課題であったということがで
きる。パンチスルー電流はサブスレッショルド電流よりも桁違いに大きいとして
も，パンチスルー電流が発生しないように耐圧を決定することができるのであるか
ら，引受承継人の主張は採用できない。
　（6)　引受承継人は，また，パンチスルー状態でも正常に動作するＭＯＳトラン
ジスタの設計方法が知られていたのであるから，刊行物１のＭＯＳトランジスタに
は，パンチスルー状態でもトランジスタとしての正常な動作が確保されるようなパ
ラメータが採用されていると考えることが自然であると主張する。しかしながら，
引受承継人がその主張の根拠とするのは，刊行物３（甲１７）の図３・２１に，パ
ンチスルー状態でもソース電流（ドレイン電流）がゲート電圧に依存する領域があ
ることが示されているという点であるが，パンチスルー状態では，耐圧を超え，リ
ーク電流が増大しているものであり，スイッチング動作も劣化しているといえるか
ら，ドレイン電流がゲート電圧に依存するからといって，これを正常動作というこ
とはできず，刊行物１のＭＯＳトランジスタがパンチスルー状態となるようなパラ
メータを選択していると解することはできない。引受承継人の主張は，採用できな
い。
(7)以上のとおり，引受承継人の取消事由１の主張は理由がない。
　２　取消事由２（本件発明１と刊行物１発明の対比における認定の誤り）につい
て
　(1)　引受承継人は，決定が，刊行物１の「チャンネル長の短いＭＯＳトランジ
スタ」，「チャンネル長の長いＭＯＳＦＥＴ」が，それぞれ，本件発明１の「第１
ＭＯＳトランジスタ」，「第２ＭＯＳトランジスタ」に相当すると認定し，これを
前提に，刊行物１発明と本件発明１とが，「オフ状態の上記第１ＭＯＳトランジス
タのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯ
Ｓトランジスタのオフ状態の特性によって制限する」（決定謄本１３頁第２段落）
点で一致すると認定したことが誤りであると主張する。
　　　　しかし，上記１に認定したとおり，刊行物１に記載されたＣＭＯＳ型マイ
クロコンピュータにおいて，「チャンネル長の短いＭＯＳトランジスタ」のリーク
電流は，サブスレッショルド電流であると認められるから，刊行物１に記載された
ＣＭＯＳ型マイクロコンピュータの構成における「チャンネル長の短いＭＯＳトラ
ンジスタ」が「第１ＭＯＳトランジスタ」に相当しないとする理由はない。また，
短チャネル化に伴って，しきい値電圧が低下することにより，ドレイン電流が増加
することは，技術常識であるから，刊行物１に記載されたＣＭＯＳ型マイクロコン
ピュータにおいて，「チャンネル長の長いＭＯＳＦＥＴ」がそのオフ状態の特性に
よって「チャンネル長の短いＭＯＳトランジスタ」に流れるサブスレッショルド電
流を抑制する機能を有することになることは明らかであり，この点から，刊行物１
の「チャンネル長の長いＭＯＳＦＥＴ」は，「第２ＭＯＳトランジスタ」に相当す
るものと認められる。
　　　　したがって，刊行物１発明と本件発明１との対応関係及びこれを前提とす
る一致点に関する決定の認定に誤りはない。
　(2)　引受承継人は，決定が，相違点Ａを，刊行物１には「チャンネル長の長い
ＭＯＳＦＥＴの導電型については記載が無い点」（決定謄本１３頁下から第２段
落）と認定したことが誤りであると主張する。
　しかしながら，刊行物１には，「電源部にドレインが接続しゲートに入力
される制御信号によりオンオフする相対的にチャンネル長の長いＭＯＳＦＥＴ」と
の記載があるのみで，導電型，すなわちＮ型若しくはＰ型ＭＯＳトランジスタであ
るとの記載はない。また，刊行物１のチャンネル長の長いＭＯＳＦＥＴについて
は，そのドレインが接続される「電源部」が高電位側であるとの記載はなく，さら
に，例えば乙８公報の記載に見られるとおり，Ｐ型のＭＯＳトランジスタのドレイ
ン端子を高い電位側に接続することも技術的に可能であると認められるから，刊行
物１に記載された電源部にドレインが接続したＭＯＳＦＥＴがＮ型であるとまで断
定することはできない。したがって，決定が，チャンネル長の長いＭＯＳＦＥＴの
導電型について，刊行物１には「記載が無い」と認定したことに誤りはない。
　(3)　以上のとおり，引受承継人の取消事由２の主張は理由がない。
　３　取消事由３（本件発明１の容易想到性の判断の誤り）について
　(1)　引受承継人は，本件発明１の容易想到性に関する決定の判断が誤りである
理由として，①決定は，チャンネル長の長いＭＯＳＦＥＴの導電型について刊行物
１の記載の認定を誤認しているから，その認定に基づく容易想到性の判断も当然に
誤りであること，②刊行物１と刊行物２とは，その回路の性格上，組み合わせるこ
とができないことを挙げている。
　(2)　しかしながら，上記①に理由のないことは，上記２に説示したところから
明らかである。また，上記②の点については，仮に，引受承継人が主張するように
刊行物１のスイッチング用のＦＥＴトランジスタがＮ型であるとしても，刊行物２
には，ＣＭＯＳインバータにスイッチング用のＰ型ＭＯＳＦＥＴを接続した構成が
示されており，刊行物１発明も，ＣＭＯＳ型で１チップに構成され，スタンバイ機
能を有するマイクロコンピュータに関するものであるから，両者は，同じ技術分野
に属することが明らかである。そして，半導体回路の設計上，スイッチング用のＦ
ＥＴトランジスタの導電型をＰ型とするかＮ型とするか，ソース接地とするかソー
スホロアとするか，必要となる電源電圧をどう設定するか等は，回路の必要性に応
じて適宜設計し得ることというべきであるから，刊行物１発明におけるスイッチン
グ用のＭＯＳＦＥＴを，Ｐ型ＭＯＳＦＥＴとすることは，一般的には，当業者が容
易に想到することということができる。
　(3)　引受承継人は，刊行物１発明はソースホロア接続でなければならず，他
方，刊行物２発明はソース接地接続でなければならないとした上，仮に，刊行物１
発明のチャンネル長の長いＭＯＳＦＥＴ１１の導電型をＰ型にすれば，チャンネル
長の短いＭＯＳトランジスタにパンチスルー電流が流れ，スイッチング特性を劣化
させることになるから，刊行物１発明に刊行物２発明を組み合わせることはできな
いとして，両者の組合せに阻害要因があることを主張する。しかし，刊行物１発明
がソースホロア接続でなければならず，刊行物２発明がソース接地接続でなければ
ならないとする記載は，それぞれの刊行物には存在しない上，例えば，本件明細書
（甲２）に，「外部電源電圧より低い内部電源電圧をチップ内の電圧降下回路（オ
ンチップ電圧リミッタ）で発生し，この内部電源電圧を内部回路に供給するように
した高集積密度で半導体集積回路は，従来より，特開昭５７－１７２７６１（注，
乙６公報）に記載されている」（段落【０００２】）と記載されるように，Ｎ型の
ソースホロア接続をｐチャネルのソース接地接続に置き換えるに際し，必要に応じ
て，ＣＭＯＳ回路に供給する電源電圧を適宜設定する手段も知られていたから，上
記の組合わせを困難とする事情があるとは認められない。また，電源電圧は，パン
チスルー耐圧を超えないように設計することが普通であり，「チャンネル長の長い
ＭＯＳＦＥＴ１１」の導電型をＰ型にしても，適正な電源電圧を前提とすれば，
「チャンネル長の短いＭＯＳトランジスタ」にはパンチスルー電流が流れることな
く，そのスイッチング特性を劣化させることはないから，その点からも引受承継人
が主張するような阻害要因があるとはいえない。
　(4)　以上のとおり，引受承継人の取消事由３の主張は理由がない。
　４　取消事由４（本件発明２の容易想到性の判断の誤り）について
　(1)引受承継人は，決定が，「本件請求項２に係る発明（注，本件発明２）
は，本件請求項１に係る発明（注，本件発明１）のサブスレッショルド電流は，
『第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れ
ること』と限定するものであるが，刊行物３に記載のように，チャネル長が短くな
って１μｍ程度以下になるとサブスレッショルド電流が増加することは当業者に周
知の事項であるから，これを格別のものと認めることはできない」（決定謄本１４
頁第３段落）とした決定の判断は，誤りであると主張する。
　　　　そこで検討すると，確かに，引受承継人が指摘するとおり，刊行物３（甲
５）には，図３・１０にチャネル長が１．１μｍから３．６μｍのものについての
データが示されているが，１μｍ以下のデータは示されておらず，また，図３・１
１において，チャネル長１μｍ近傍でサブスレッショルド係数が急激に大きくなっ
ているのは，サブスレッショルド電流ではなくパンチスルー電流の増加を意味する
ということができる。
　　　　しかしながら，刊行物３には，上記１(3)のとおり，短チャネル化に伴って
しきい値電圧が低下することにより，ドレイン電流が増加すること，すなわち，サ
ブスレッショルド電流が増加することが説明され，その図３・１０には，ドレイン
電圧ＶＤＳが５Ｖの場合であるが，チャネル長３．６μｍから１．４μｍになるに従
って，サブスレッショルド電流が増加することが示されており，さらに，図３・１
１には，チャネル長３．６μｍから１．４μｍにおいてサブスレッショルド係数が
ほぼ一定であることが図示されている。これらのことから，チャネル長を更に短く
して，１．０μｍないし０．１μｍとする場合，耐圧を考慮してドレイン電圧ＶＤＳ
を低減させると，その場合にもサブスレッショルド電流が増加する傾向に変わりは
ないと考えることが合理的である。したがって，刊行物３の記載からも，「チャネ
ル長が短くなって１μｍ程度以下になるとサブスレッショルド電流が増加するこ
と」は，技術常識であると認めることができる。
　　　　そうである以上，決定が，チャネル長が短くなって１μｍ程度以下になる
とサブスレッショルド電流が増加するという前提に基づいて，本件発明２の容易想
到性を検討し，サブスレッショルド電流が「第１ＭＯＳトランジスタの加工寸法が
０．１μｍ領域であることに起因して流れること」との限定を格別のものとは認め
られないと判断したことに誤りはないというべきである。
(2)　また，引受承継人は，微細化の進展に伴い，しきい値電圧が低くなると，
サブスレッショルド電流の大きさが無視できなくなるから，「０．１μｍ領域」で
あることには特別な意味があり，この領域に至って初めて顕在化した問題点を解決
したのが本件発明２であると主張する。しかしながら，リーク電流，すなわち，サ
ブスレッショルド電流を低減することによって，低消費電力化を実現するという刊
行物１発明は，リーク電流が大きいほど，その効果も大きいと容易に認識されるも
のであるから，これに比べて本件発明２の効果が格別のものということはできな
い。
　(3)　以上によれば，引受承継人の取消事由４の主張は理由がない。
　５　取消事由５（本件発明３の容易想到性の判断の誤り）について
　(1)引受承継人は，本件発明３を当業者が容易に推考し得るものとした決定の
判断は，本件発明１の「第１ＭＯＳトランジスタ」，「第２ＭＯＳトランジスタ」
がそれぞれ刊行物１の「チャンネル長の短いＭＯＳトランジスタ」，「チャンネル
長の長いＭＯＳＦＥＴ」に相当するという誤った認定に基づくものであるから，誤
りであると主張する。
　しかしながら，本件発明１の「第１ＭＯＳトランジスタ」，「第２ＭＯＳ
トランジスタ」がそれぞれ刊行物１の「チャンネル長の短いＭＯＳトランジス
タ」，「チャンネル長の長いＭＯＳＦＥＴ」に相当するという認定に誤りはなく，
また，チャネル長が短くなるにつれてしきい値電圧の絶対値｜Ｖｔｈ｜が小さくなる
ことが技術常識に属することは，前示のとおりであるから，引受承継人の上記主張
は理由がない。
　(2)　引受承継人は，次に，本件発明３は，第２ＭＯＳトランジスタによって制
限する対象が，パンチスルー電流ではなく，サブスレッショルド電流であるために
有効となる構成であると主張する。しかしながら，刊行物１発明における制限の対
象もサブスレッショルド電流であることは，既に認定したとおりであるから，両者
に相違はなく，この点に関する引受承継人の主張も理由がない。
　(3)　引受承継人は，また，チャネル長の長いＭＯＳトランジスタのしきい値電
圧の絶対値がチャネル長の短いＭＯＳトランジスタのしきい値電圧の絶対値より大
きいことは技術常識であるとする被告の主張に対して，前者が後者より大きいかど
うかは，チャネル長以外のパラメータにも依存すると反論する。
　　　　しかしながら，刊行物３（甲５）には，「短チャネル効果としてまず取り
上げられるのが・・・しきい値電圧の低下である。・・・チャネル長が短くなるに
つれてしきい値電圧の絶対値｜Ｖｔｈ｜が小さくなってくる」（９５頁第３段落）と
記載されているから，一般に，チャネル長の長いＭＯＳトランジスタのしきい値電
圧の絶対値がチャネル長の短いＭＯＳトランジスタのしきい値電圧の絶対値より大
きいことは，技術常識と認められる。また，刊行物１発明において，チャンネル長
の長いＭＯＳＦＥＴと短いＭＯＳＦＥＴとは，ワンチップに構成されており，特に
ＭＯＳＦＥＴの特性を決めるパラメータを異ならせることについて記載もないか
ら，引受承継人の上記反論は採用の限りではない。
　(4)　引受承継人は，さらに，本件特許請求の範囲の請求項３は，請求項１又は
２に従属するものであり，請求項１及び２に係る発明（本件発明１及び２）につい
ての容易想到性の判断に誤りがあるから，本件発明３の容易想到性についての判断
も誤りである旨主張する。
　　しかしながら，本件発明１及び２についての容易想到性の判断に誤りがな
いことは上記判示のとおりであるから，引受承継人の主張は，前提を欠くものであ
って，理由がない。
　(5)　以上によれば，引受承継人の取消事由５の主張は理由がない。
　６　取消事由６（本件発明４ないし１７，２６ないし３７の容易想到性の判断の
誤り）について
引受承継人主張の取消事由１ないし５はいずれも理由がないことは前示のと
おりであるから，これらの取消事由が成り立つことを前提として，本件発明４ない
し１７，２６ないし３７の容易想到性の判断をいう引受承継人の主張は，その前提
を欠くものであって，理由がないことは明らかである。
　７　以上のとおり，引受承継人主張の取消事由はいずれも理由がなく，他に決定
を取り消すべき瑕疵は見当たらない。
　　　よって，引受承継人の請求は理由がないから棄却することとし，主文のとお
り判決する。　　
東京高等裁判所知的財産第２部
　　　　
　　　裁判長裁判官　　　篠　　原　　勝　　美
　　　　　　　　　　　　　　裁判官　　　古　　城　　春　　実
　　　　　　　　　　　　　　裁判官　　　岡　　本　　　　　岳

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