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平成１７年（行ケ）第１０７８７号審決取消請求事件
平成１８年１１月２９日判決言渡，平成１８年１０月２５日口頭弁論終結
判決
原告スパンションエルエルシー
訴訟代理人弁理士片山修平，横山照夫，高林芳孝，八田俊之，菊地挙人
被告特許庁長官中嶋誠
指定代理人長谷山健，松本邦夫，河合章，立川功，田中敬規
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
この判決に対する上告及び上告受理の申立てのための付加期間を３０日と定める。
事実及び理由
第１原告の求めた裁判
「特許庁が不服２００３−７２３６号事件について平成１７年６月２８日にした
審決を取り消す。」との判決。
第２事案の概要
本件は，拒絶査定に対する不服審判請求を不成立とした審決の取消しを求める事
案である。
１特許庁における手続の経緯
(1)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド及び富士
通株式会社は，平成１０年４月１０日（パリ条約に基づく優先権主張１９９７年
（平成９年）９月３０日，米国），発明の名称を「メモリセル，プログラミング禁
止の方法，及びプログラミングの方法」とする特許出願（請求項の数１７）をした
ところ（甲２），平成１４年１２月２７日付けの拒絶査定を受けたので，平成１５
年４月２８日，拒絶査定に対する審判を請求し（不服２００３−７２３６号事件と
して係属），さらに，同年５月２８日付け手続補正書により明細書を補正した（甲
３，以下「本件補正」という。）。
(2)原告（旧名称ファスル・エル・エル・シー）は，上記特許を受ける権利
（各持分の全部）の譲渡を受け，平成１６年６月２５日，その旨を特許庁長官に届
け出た（甲１４，１５）。
(3)特許庁は，平成１７年６月２８日，「本件審判の請求は，成り立たない。」
との審決をし，同年７月１２日，その謄本を原告に送達した。
２特許請求の範囲の請求項１の記載（本件補正後のもの，請求項２以下の記載
を省略）
【請求項１】メモリセル（４０１，４０２）であって，
ＮＡＮＤ列を形成するように直列に接続された複数のデータ記憶トランジスタ
（４０７，４０８）であって，ドレインを有する最初のデータ記憶トランジスタと
ソースを有する最後のデータ記憶トランジスタとを有し，各データ記憶トランジス
タが，トンネル酸化物層厚さを有するトンネル酸化物層によってチャネルから分離
されたフローティングゲート（４０９，４１０）を有している，前記複数のデータ
記憶トランジスタと，
ソース（４１２），ドレイン（４１１），ゲート（４１４）及びチャネル（５０
８）を有し且つ正のしきい電圧を有する直列選択トランジスタ（４０３，４０５）
であって，該ドレインが，前記最後のデータ記憶トランジスタのソースに接続さ
れ，該ゲートが，前記トンネル酸化物層厚さと同じ厚さを有する直列選択酸化物層
によってチャネルから分離されている，前記直列選択トランジスタと，
ソース（５０１），ドレイン（４１２），ゲート（４１５）及びチャネルを有し
且つ前記正のしきい電圧を有するソース選択トランジスタ（４０４，４０６）であ
って，該ドレインが，前記直列選択トランジスタのソースに接続され，該ゲート
が，前記トンネル酸化物層厚さと同じ厚さを有するソース選択酸化物層によってチ
ャネルから分離されている，前記ソース選択トランジスタとを備え，
前記各選択トランジスタのゲートが，互いに電気的に短絡された２層の多結晶シ
リコンによって形成されていることを特徴とするメモリセル。
３審決の理由の要旨
審決の理由は，以下のとおりであるが，要するに，本件補正後の請求項１に係る
発明（以下「本件発明」という。）は，優先権主張日前に頒布された特開平８−２
５５４９４号公報（甲６，以下「刊行物１」という。）に記載された発明及び周知
技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２
９条２項の規定により特許を受けることができない，というものである。
()刊行物1
刊行物１には，以下の発明（以下「刊行物発明」という。）が記載されている。
「直列接続された複数のメモリセルと，ビット線コンタクト側選択ゲートＳＧと，ソース線側選１
択ゲートＳＧ及びソース線側選択ゲートＳＧとを備えたＮＡＮＤセルであって，２−２２−１
前記ＮＡＮＤセルのドレイン側はビット線コンタクト側選択ゲートＳＧを介してビット線に接続１
され，前記ＮＡＮＤセルのソース側はソース線側選択ゲートＳＧ，ソース線側選択ゲートＳＧ２−２
を介してソース線に接続されており，２−１
基板に形成されたゲート絶縁膜と，前記ゲート絶縁膜上に形成された浮遊ゲートと，前記浮遊ゲー
ト上に層間絶縁膜を介して形成された制御ゲートとを備えた，前記複数のメモリセルと，
ｎ型拡散層からなるソース・ドレインが形成されたｐ型基板上にゲート絶縁膜を介して，前記複数
のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲートを備えるとともに，前記直
２−２列接続された複数のメモリセルのソースにドレインが接続された前記ソース線側選択ゲートＳＧ
と，
ｎ型拡散層からなるソース・ドレインが形成されたｐ型基板上にゲート絶縁膜を介して，前記複数
のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲート１４，１４を備え，９１０
ソースがソース線に接続されるとともに，ドレインが前記ソース線側選択ゲートＳＧのソース２−２
に接続された前記ソース線側選択ゲートＳＧとを備えたことを特徴とするＮＡＮＤセル。」２−１
()対比・判断2
刊行物発明の「複数のメモリセル」は，データを記憶するための個々の浮遊ゲートを備えたＭＯＳ
型トランジスタであり，一方，本件発明の「複数のデータ記憶トランジスタ」もデータを記憶するた
めの個々の浮遊ゲートを備えたＭＯＳ型トランジスタであるから，刊行物発明の「複数のメモリセ
ル」は，本件発明の「複数のデータ記憶トランジスタ」に相当する。
刊行物発明においては，「前記ＮＡＮＤセルのドレイン側はビット線コンタクト側選択ゲートＳＧ
を介してビット線に接続され，前記ＮＡＮＤセルのソース側はソース線側選択ゲートＳＧ，１２−２
ソース線側選択ゲートＳＧを介してソース線に接続されて」おり，即ち，「ＮＡＮＤセル」を２−１
構成する「複数のメモリセル」であって，「ビット線コンタクト側選択ゲートＳＧ」に接続される１
「メモリセル」は，そのドレインが「ビット線コンタクト側選択ゲートＳＧ」に接続され，一方，１
「ＮＡＮＤセル」を構成する「複数のメモリセル」であって，「ソース線側選択ゲートＳＧ」２−２
に接続される「メモリセル」は，そのソースが，「ソース線側選択ゲートＳＧ」に接続される２−２
ことは明らかであるから，刊行物発明は，本件発明の「ドレインを有する最初のデータ記憶トランジ
スタ」及び「ソースを有する最後のデータ記憶トランジスタ」を実質的に備えていることは当業者に
明らかである。
刊行物発明では，「ＮＡＮＤセル」は直列接続された複数のメモリセル，直列接続された複数のメ
モリセルのソースにドレインが接続されたソース線側選択ゲートＳＧ，ソース線にソースが接２−２
続され，ソース線側選択ゲートＳＧのソースにドレインが接続されたソース線側選択ゲートＳ２−２
Ｇを備えており，一方，本件発明では，「メモリセル」は「複数のデータ記憶トランジスタ」，２−１
最後のデータ記憶トランジスタのソースにドレインが接続された直列選択トランジスタ，直列選択ト
ランジスタのドレインにソースが接続されたソース選択トランジスタを備えているから，刊行物発明
の「ＮＡＮＤセル」，「ソース線側選択ゲートＳＧ」，「ソース線側選択ゲートＳＧ」は２−２２−１
それぞれ，本件発明の「メモリセル」，「直列選択トランジスタ」，「ソース選択トランジスタ」に
相当する。
刊行物発明の，「ソース線側選択ゲートＳＧ」及び「ソース線側選択ゲートＳＧ」がチ２−１２−２
ャネルを備えることは明らかであり，また，「ソース線側選択ゲートＳＧ」及び「ソース線側２−１
選択ゲートＳＧ」の「選択ゲート」が，本件発明の「直列選択トランジスタ」及び「ソース選２−２
択トランジスタ」の「ゲート」に相当することは明らかであって，さらに，「ソース線側選択ゲート
ＳＧ」及び「ソース線側選択ゲートＳＧ」の「選択ゲート」が「ゲート絶縁膜」により，２−１２−２
「チャネル」から分離されていることも明らかであるから，刊行物発明の「ソース線側選択ゲートＳ
Ｇ」の「ゲート絶縁膜」及び「ソース線側選択ゲートＳＧ」の「ゲート絶縁膜」は，それ２−２２−１
ぞれ，本件発明の「直列選択酸化物層」及び「ソース選択酸化物層」に相当する。
刊行物発明の「複数のメモリセル」それぞれが，浮遊ゲートの下に「ゲート絶縁膜」を介して基板
にチャネルを形成したものであることは，当業者に明らかであるから，刊行物発明の「複数のメモリ
セル」の「ゲート絶縁膜」は，本件発明の「酸化物層によってチャネルから分離されたフローティン
グゲート」の「酸化物層」に相当する。
よって，両者は，
「メモリセル（４０１，４０２）であって，
ＮＡＮＤ列を形成するように直列に接続された複数のデータ記憶トランジスタ（４０７，４０８）
であって，ドレインを有する最初のデータ記憶トランジスタとソースを有する最後のデータ記憶トラ
ンジスタとを有し，各データ記憶トランジスタが，酸化物層によってチャネルから分離されたフロー
ティングゲート（４０９，４１０）を有している，前記複数のデータ記憶トランジスタと，
ソース（４１２），ドレイン（４１１），ゲート（４１４）及びチャネル（５０８）を有し直列選
択トランジスタ（４０３，４０５）であって，該ドレインが，前記最後のデータ記憶トランジスタの
ソースに接続され，該ゲートが，直列選択酸化物層によってチャネルから分離されている，前記直列
選択トランジスタと，
ソース（５０１），ドレイン（４１２），ゲート（４１５）及びチャネルを有しソース選択トラン
ジスタ（４０４，４０６）であって，該ドレインが，前記直列選択トランジスタのソースに接続さ
れ，該ゲートが，ソース選択酸化物層によってチャネルから分離されている，前記ソース選択トラン
ジスタとを備える
ことを特徴とするメモリセル。」である点で一致し，以下の各点で相違する。
相違点１
本件発明が，「各データ記憶トランジスタが，トンネル酸化物層厚さを有するトンネル酸化物層に
よってチャネルから分離されたフローティングゲート（４０９，４１０）を有している」のに対して，
刊行物発明の「複数のメモリセル」が「基板に形成されたゲート絶縁膜」を備えているが，「ゲー
ト絶縁膜」が「トンネル酸化物層」であるか否か明らかでない点。
相違点２
本件発明の「直列選択トランジスタ」が「正のしきい値を有する」のに対して，
刊行物発明の「ソース線側選択ゲートＳＧ」がどのようなしきい値を持つか明らかでない点。２−２
相違点３
本件発明の，「直列選択トランジスタ」の「該ゲートが，前記トンネル酸化物層厚さと同じ厚さを
有する直列選択酸化物層によってチャネルから分離されている」のに対して，
刊行物発明の「ソース線側選択ゲートＳＧ」の「ゲート絶縁膜」の厚さが「トンネル酸化物２−２
層厚さと同じ厚さ」であるか否か明らかでない点。
相違点４
本件発明の「ソース選択トランジスタ」が「正のしきい値を有する」のに対して，
刊行物発明の「ソース線側選択ゲートＳＧ」がどのようなしきい値を持つか明らかでない点。２−１
相違点５
本件発明の，「ソース選択トランジスタ」の「該ゲートが，前記トンネル酸化物層厚さと同じ厚さ
を有する直列選択酸化物層によってチャネルから分離されている」のに対して，
刊行物発明の「ソース線側選択ゲートＳＧ」の「ゲート絶縁膜」の厚さは明らかでない点。２−１
相違点６
本件発明の「直列選択トランジスタ」と「ソース選択トランジスタ」の「各選択トランジスタのゲ
ートが，互いに電気的に短絡された２層の多結晶シリコンによって形成されている」のに対して，
刊行物発明では，「ソース線側選択ゲートＳＧ」及び「ソース線側選択ゲートＳＧ」の２−２２−１
「選択ゲート」が「前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲー
ト」を備えている点。
以下，各相違点について検討する。
相違点１について
刊行物発明においては，「複数のメモリセル」の「ゲート絶縁膜」が，キャリアがトンネル現象に
より通り抜けられる程度の厚さの「トンネル酸化物層」であるとの記載はないものの，刊行物１の０
００２段落から０００７段落にはＮＡＮＤ型ＥＥＰＲＯＭの()データ書込み動作における，メモリa
セルの制御ゲート及び選択ゲート，ビット線，ドレインへの印加電圧及びそのときの動作，()デーb
タ消去時における，制御ゲート，ビット線，ソース線，選択ゲート，ｐ型ウエル及びｎ型基板への印
加電圧及びそのときの動作について記載されており，これらのＮＡＮＤ型ＥＥＰＲＯＭの動作説明か
ら，前記ＮＡＮＤ型ＥＥＰＲＯＭが「書込み」及び「消去」のうち少なくともいずれか一方におい
て，ファウラー・ノルドハイムトンネル電流によりなされることは，当業者に明らかである。
よって，刊行物発明における「複数のメモリセル」の「ゲート絶縁膜」が，トンネル電流を利用し
て，キャリアを浮遊ゲートに蓄積又は浮遊ゲートから抜き去ることで，「書込み」及び「消去」がで
きる程度の厚さであることは，当業者に明らかであるから，刊行物発明の「複数のメモリセル」の
「ゲート絶縁膜」は，本件発明の「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さ
である。仮に，刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」が，本件発明の「トンネル酸
化物層厚さを有するトンネル酸化物層」と同等の厚さでないとしても，ＮＡＮＤ型ＥＥＰＲＯＭにお
いて，トンネル電流を用いて選択ゲートへのキャリアの蓄積及び消去を行うこと，即ち，トンネル酸
化膜を浮遊電極下のゲート絶縁膜として用いることは従来周知であるから，刊行物発明の「複数のメ
モリセル」の「ゲート絶縁膜」を，本件発明の「トンネル酸化物層厚さを有するトンネル酸化物層」
と同等の厚さの酸化膜とすることは，当業者が容易になしえたものである。
相違点２について
刊行物発明のソース線側選択ゲートＳＧ及びソース線側選択ゲートＳＧは，ソース，ド２−１２−２
レイン，ゲート，及びチャネルを備えており，また，刊行物１の００２５段落から００２７段落の記
載から，ｐ型基板にソース・ドレインとなるｎ型不純物領域を形成したものであり，さらに，刊行物
１の０００２段落から０００７段落のＮＡＮＤ型ＥＥＰＲＯＭのデータ書込み動作，データ消去及び
データ読出し動作における記載（特に，「データ読出し動作は，選択されたメモリセルの制御ゲート
を０Ｖとし，それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖ（＝５Ｖ）としcc
て，選択メモリセルで電流が流れるか否かを検出することにより行われる。」（０００７段落））に
注意。）より，ソース線側選択ゲートＳＧ及びソース線側選択ゲートＳＧが，正のしきい２−１２−２
値を持つことは，当業者に明らかであるから，この点は，実質的な相違点ではない。
相違点３について
刊行物１の００２５段落から００２７段落にＮＡＮＤセルの製造方法が記載され，００２６段落の
「メモリセルはそれぞれ，基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４，１４，１２
・・・，１４）を形成し，この上に層間絶縁膜１５を介して制御ゲート１６（１６，１６，・８１２
・・，１６）を形成して，構成されている。」及び００２７段落の「ＮＡＮＤセルのドレイン側及８
びソース側には，メモリセルの浮遊ゲート，制御ゲートと同時に形成された選択ゲート１４，１６９
及び１４，１６がそれぞれ設けられている。」との記載を参照すると，仮に，「ソース線側９１０１０
選択トランジスタ」のゲート絶縁膜と，「メモリセル」のゲート絶縁膜との厚さを異なるものとする
ための工程，即ち，「ソース線側選択ゲート」のゲート絶縁膜を形成するための別の工程が必要であ
るが，上記００２６段落の記載には，「ソース線側選択ゲート」のゲート絶縁膜を，「メモリセル」
のゲート絶縁膜とは異なる工程で形成することは記載されておらず，上記００２７段落の記載には，
「ＮＡＮＤセルのドレイン側及びソース側には，メモリセルの浮遊ゲート，制御ゲートと同時に形成
された選択ゲート１４，１６及び１４，１６がそれぞれ設けられている。」と記載されて９９１０１０
いることより，００２５段落から００２８段落及び図２，３に記載された実施例においては，「ソー
ス線側選択ゲート」のゲート絶縁膜は，「メモリセル」のゲート絶縁膜と同時に形成されたとするの
が妥当である。
したがって，「ソース線側選択ゲート」のゲート絶縁膜の厚さは，「メモリセル」のゲート絶縁膜
の厚さと同等であることは実質的に記載されている。
さらに，ゲート絶縁膜としてゲート酸化膜を用いることは，従来周知である。
よって，刊行物発明の「ソース線側選択ゲートＳＧ」の「ゲート絶縁膜」の厚さが「トンネ２−２
ル酸化物層厚さと同じ厚さ」であるか否か明らかでないものの，「ソース線側選択ゲート」のゲート
絶縁膜は，「メモリセル」のゲート絶縁膜と実質的に同じ厚さ，即ち，「トンネル酸化物層厚さを有
するトンネル酸化物層」と同等の厚さとすることが実質的に記載されているか，または，仮にこの点
が，刊行物１に記載されていないとしても，「ソース線側選択ゲート」のゲート絶縁膜を，「トンネ
ル酸化物層厚さを有するトンネル酸化物層」と同等の厚さとすることは，当業者が容易になしえたも
のである。
さらに，刊行物１の００２８段落には，「なお，選択ゲート１４，１４と基板１１との間の９１０
ゲート絶縁膜１３をメモリセル部のゲート絶縁膜よりも厚く形成して，その信頼性を高めるようにし
てもよい。」と記載されており，「ゲート絶縁膜１３をメモリセル部のゲート絶縁膜よりも厚く形成
して，その信頼性を高めるようにしてもよい。」という記載を，日本語として解釈する際に，「より
も厚く形成して，その信頼性を高めるようにしてもよい。」を反対解釈すると，「選択ゲート１４
，１４と基板１１との間のゲート絶縁膜」は「メモリセル部のゲート絶縁膜」と「同程度」ま９１０
たは「より薄い」のであって，「メモリセル部のゲート絶縁膜」の厚さが，トンネル酸化膜程度の厚
さであるから，その厚さ「より薄い」ということは，ＮＡＮＤセルの動作を考慮すると現実的でな
く，結局，「選択ゲート１４，１４と基板１１との間」の「ゲート絶縁膜」は「メモリセル部９１０
のゲート絶縁膜」と「同程度」の厚さと解するのが妥当である。
よって，「選択ゲート１４，１４と基板１１との間のゲート絶縁膜」は，トンネル酸化膜と９１０
同程度の「メモリセル部のゲート絶縁膜」と同程度の厚さであって，相違点３は，実質的な相違点で
はない。
相違点４について
相違点４は，刊行物発明の「ソース線側選択ゲートＳＧ」のしきい値についてのものである２−１
が，「ソース線側選択ゲートＳＧ」が「ソース線側選択ゲートＳＧ」と同時に形成される２−１２−２
ことは，刊行物１の００２３段落から００２７段落及び００８９段落から００９０段落の記載及び図
２，図３（ａ），（ｂ），図２３，図２４から当業者に明らかであるから，「ソース線側選択ゲート
ＳＧ」のしきい値は「ソース線側選択ゲートＳＧ」のしきい値と同等であって，相違点４２−１２−２
は，「相違点２について」において検討したとおりである。
相違点５について
相違点５は，「ソース線側選択ゲートＳＧ」の「ゲート絶縁膜」の厚さについてのものであ２−１
るが，「ソース線側選択ゲートＳＧ」が「ソース線側選択ゲートＳＧ」と同時に形成され２−１２−２
ることは，刊行物１の００２３段落から００２７段落及び００８９段落から００９０段落の記載及び
図２，図３（ａ），（ｂ），図２３，図２４から当業者に明らかであるから，「ソース線側選択ゲー
トＳＧ」の「ゲート絶縁膜」の厚さは，「ソース線側選択ゲートＳＧ」の「ゲート絶縁２−１２−２
膜」の厚さと同等であって，相違点５は，「相違点３について」において検討したとおりである。
相違点６について
ＥＥＰＲＯＭの選択トランジスタのゲート電極を，電気的に短絡された２層の多結晶シリコン層に
より形成することは，特開平２−１１７６号公報（本訴甲７）の第１図から第４図及び３頁右下欄９
行から４頁右下欄１７行（特に，「第１層多結晶シリコン膜４」，「第２層多結晶シリコン膜７」及
び「選択トランジスタの積層ゲート電極４，７」に注意。），特開平５−２９１５８７号公報２２
（本訴甲８）の図８及び，０００５段落と０００９段落（特に，「第３の多結晶シリコン９」，「第
４の多結晶シリコン１０」に注意。）及び，特開平８−１７９４９号公報（本訴甲９）の図４及び，
００７２段落から００７６段落（特に「多結晶シリコン膜からなるゲート電極１２」に注意。）に記
載されるように従来周知の技術的事項であるから，刊行物発明の「ソース線側選択ゲートＳＧ」２−２
及び「ソース線側選択ゲートＳＧ」の「前記複数のメモリセルの浮遊ゲート及び制御ゲートと２−１
同時に形成された選択ゲート」において，浮遊ゲートと制御ゲートを絶縁物を介することなく直接接
触させるか，浮遊ゲートと制御ゲートとの間に介在させた絶縁物にコンタクトホールを形成すること
により浮遊ゲートと制御ゲートを導電的に接続するとともに，「ソース線側選択ゲートＳＧ」２−２
及び「ソース線側選択ゲートＳＧ」の「浮遊ゲート」及び「制御ゲート」のそれぞれに，ゲー２−１
ト電極として従来周知の材料である多結晶シリコンを用いることにより，「選択ゲート」を，本願発
明の如く，「互いに電気的に短絡された２層の多結晶シリコンによって形成され」たものとすること
は，当業者が容易になしえたものである。
よって，本件発明は，刊行物１に記載された発明及び周知技術に基づいて当業者が容易に発明をす
ることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
()審決のむすび3
以上のとおりであるから，本件は，請求項２ないし１７に係る発明については検討するまでもな
く，特許法２９条２項の規定により特許を受けることができない。
第３当事者の主張の要点
１原告主張の審決取消事由
(1)取消事由１（相違点３の判断の誤り）
審決は，本件発明と刊行物発明との相違点３について，「「選択ゲート１４，９
１４と基板１１との間のゲート絶縁膜」は，トンネル酸化膜と同程度の「メモ１０
リセル部のゲート絶縁膜」と同程度の厚さであって，相違点３は，実質的な相違点
ではない。」と判断したが，以下のとおり誤りである。
ア審決は，「００２５段落から００２８段落及び図２，３に記載された実施例
においては，「ソース線側選択ゲート」のゲート絶縁膜は，「メモリセル」のゲー
ト絶縁膜と同時に形成されたとするのが妥当である。」として，「「ソース線側選
択ゲート」のゲート絶縁膜の厚さは，「メモリセル」のゲート絶縁膜の厚さと同等
であることは実質的に記載されている。」と判断した。
(ｱ)「００２５段落から００２８段落及び図２，３に記載された実施例」と
は，刊行物発明から「ソース線側選択ゲートＳＧ」を除き，「ソース線側選２−２
択ゲート」を１つとした構成の発明として捉えたもの（以下「刊行物実施例発明」
という。）であるところ，以下のように，本件発明の優先権主張日における当業者
の技術常識によれば，選択トランジスタのゲート酸化膜をメモリセルのゲート絶縁
膜の膜厚より厚く形成していたことは明らかである。
ａ特開平８−７８５５１号公報（甲１０）について
特開平８−７８５５１号公報の段落【０００３】ないし【００２２】，図３０な
いし４５に記載された発明（以下「甲１０発明」という。）と刊行物実施例発明と
は，いずれも，同じ構造を有するＮＡＮＤセルであって，データ書込み動作の際に
は，選択トランジスタの選択ゲートに１０Ｖ程度が印加され，メモリセルの制御ゲ
ートに２０Ｖ程度が印加され，データ消去動作の際には，メモリセルの制御ゲート
に０Ｖが印加され，基板に２０Ｖが印加される。
そして，特開平８−７８５５１号公報の段落【００１０】には，「このような構
成によれば，通常メモリセルには書込みあるいは消去を行うためトンネル電流を流
すのに十分な薄さの酸化膜（通常１０ｎｍ程度）を半導体基板と電荷蓄積領域の間
に設ける。選択トランジスタのゲート酸化膜は通常のトランジスタ動作を行うので
トンネル現象の起こらない，つまりトンネル電流が流れない程度の厚い酸化膜が必
要である。例えば，書込み動作時の選択トランジスタのゲート電圧が１０Ｖとすれ
ば選択トランジスタ（ＳＧ）のゲート酸化膜厚は３０ｎｍ程度必要である。」との
記載があるから，刊行物実施例発明と同じＮＡＮＤセル構造において，データ書込
み動作及びデータ消去動作の際は，選択トランジスタのゲート絶縁膜はメモリセル
のゲート絶縁膜より厚いことが必要である。
ｂ特開平７−２３０６９５号公報（甲１１）について
特開平７−２３０６９５号公報の段落【０００２】ないし【０００８】，図２３
に記載された発明（以下「甲１１発明」という。）と刊行物実施例発明とは，いず
れも，同じ構造を有するＮＡＮＤセルであって，データ書込み動作の際には，選択
トランジスタの選択ゲートに１０Ｖ程度が印加され，メモリセルの制御ゲートに２
０Ｖ程度が印加される，データ消去動作の際には，メモリセルの制御ゲートに０Ｖ
が印加され，基板に２０Ｖが印加され，また，選択トランジスタの選択ゲートに２
０Ｖが印加される。
そして，特開平７−２３０６９５号公報の段落【０００８】には，「上記構成で
は，消去及び書込み時に，高電圧Ｖpp（２０Ｖ）と，０ＶとＶppの中間電圧Ｖm
（１０Ｖ）の２種類の高電圧が選択トランジスタのゲート酸化膜にかかる。そのた
め，メモリセルアレー内で選択トランジスタにおけるゲート酸化膜とメモリセルの
トンネル酸化膜を作り分け」るとの記載があるから，刊行物実施例発明と同じＮＡ
ＮＤセル構造において，データ書込み動作及びデータ消去動作の際は，選択トラン
ジスタのゲート絶縁膜をメモリセルのトンネル絶縁膜に比べ厚く形成することが必
要である。
ｃ特開平８−６４７００号公報（甲１２）について
特開平８−６４７００号公報の段落【００３９】ないし【００６９】，図１ない
し１４に記載された発明（以下「甲１２発明」という。）と刊行物実施例発明と
は，いずれも，同じ構造を有するＮＡＮＤセルであって，データ書込みの際には，
選択トランジスタの選択ゲートに１０Ｖ程度が印加され，メモリセルの制御ゲート
に２０Ｖ程度が印加され，データ消去動作の際には，メモリセルの制御ゲートに０
Ｖが印加され，基板に２０Ｖが印加される。
そして，特開平８−６４７００号公報の段落【００６１】には，「第１ポリＳｉ
直下の酸化膜厚（ＳＧは∼２５ｎｍ，一方ＣＧは∼１０ｎｍ）」との記載があり，
選択トランジスタのゲート酸化膜厚がメモリセルのゲート酸化膜厚より厚いことが
示されているから，刊行物実施例発明と同じＮＡＮＤセル構造において，データ書
込み動作及びデータ消去動作の際は，選択トランジスタのゲート酸化膜厚がメモリ
セルのゲート酸化膜厚より厚く形成されているものである。
ｄ上記ａないしｃによると，刊行物実施例発明と同じＮＡＮＤセルにおいて，
データ書込み動作及びデータ消去動作において，①メモリセルのゲート絶縁膜は，
データ書込み動作時には制御ゲートに２０Ｖ程度を印加し，データ消去動作時には
制御ゲートに０Ｖ，基板に２０Ｖを印加した状態でトンネル現象が生ずるような薄
さが必要であり，②選択トランジスタのゲート絶縁膜は，データ書込み動作時には
選択ゲートに１０Ｖ程度が印加されてもトンネル現象が起こらない厚さが必要であ
る。
このように，選択トランジスタのゲート絶縁膜をメモリセルのゲート絶縁膜の膜
厚より厚く形成する必要があることは，本件発明の優先権主張日における当業者の
技術常識であるから，刊行物実施例発明において，選択トランジスタのゲート酸化
膜をメモリセルのゲート絶縁膜の膜厚より厚く形成していたことは明らかである。
(ｲ)上記(ｱ)のとおり，本件発明の優先権主張日における当業者の技術常識によ
れば，刊行物実施例発明において，選択トランジスタのゲート酸化膜をメモリセル
のゲート絶縁膜の膜厚より厚く形成していたのであるから，そのために，選択トラ
ンジスタのゲート酸化膜とメモリセルのゲート絶縁膜とが別に形成されていたこと
は明らかである。
(ｳ)そうであれば，「００２５段落から００２８段落及び図２，３に記載され
た実施例においては，「ソース線側選択ゲート」のゲート絶縁膜は，「メモリセ
ル」のゲート絶縁膜と同時に形成されたとするのが妥当である。」とした審決の判
断は誤りであり，これを前提として，「「ソース線側選択ゲート」のゲート絶縁膜
の厚さは，「メモリセル」のゲート絶縁膜の厚さと同等であることは実質的に記載
されている。」とした審決の判断も誤りである。
イ審決は，刊行物１の段落【００２８】に，「なお，選択ゲート１４，１４９
と基板１１との間のゲート絶縁膜１３をメモリセル部のゲート絶縁膜よりも厚１０
く形成して，その信頼性を高めるようにしてもよい。」との記載があることから，
「結局，「選択ゲート１４，１４と基板１１との間」の「ゲート絶縁膜」は９１０
「メモリセル部のゲート絶縁膜」と「同程度」の厚さと解するのが妥当である。」
と判断した。
上記ア(ｱ)のとおり，本件発明の優先権主張日における当業者の技術常識によれ
ば，刊行物実施例発明において，選択トランジスタのゲート酸化膜をメモリセルの
ゲート絶縁膜の膜厚より厚く形成していたのであるから，選択トランジスタのゲー
ト絶縁膜とメモリセルのゲート絶縁膜とが同程度の厚さと解釈することは，当業者
の技術常識に反する。なお，刊行物１の上記記載は，信頼性を高めるため，「選択
ゲート１４，１４と基板１１との間のゲート絶縁膜１３をメモリセル部のゲ９１０
ート絶縁膜よりも厚く形成」することを述べているにすぎない。
そうであれば，「結局，「選択ゲート１４，１４と基板１１との間」の９１０
「ゲート絶縁膜」は「メモリセル部のゲート絶縁膜」と「同程度」の厚さと解する
のが妥当である。」とした審決の判断は誤りである。
(2)取消事由２（相違点５の判断の誤り）
審決は，「「ソース線側選択ゲートＳＧ」の「ゲート絶縁膜」の厚さは，２−１
「ソース線側選択ゲートＳＧ」の「ゲート絶縁膜」の厚さと同等であって，２−２
相違点５は，「相違点３について」において検討したとおりである。」と判断し
た。
上記(1)のとおり，相違点３についての判断は誤りであるから，同様に，審決の
この判断は誤りである。
２被告の反論
(1)取消事由１（相違点３の判断の誤り）に対して
ア「「ソース線側選択ゲート」のゲート絶縁膜の厚さは，「メモリセル」のゲ
ート絶縁膜の厚さと同等であることは実質的に記載されている。」との判断につい
て
(ｱ)審決は，本件発明と刊行物発明の一致点として，「複数のデータ記憶トラ
ンジスタ」のソースに順次直列接続された「直列選択トランジスタ」及び「ソース
選択トランジスタ」の２つの「選択トランジスタ」を備える「メモリセル」として
認定しており，このことは，原告も争わない。そうすると，「ソース線側選択ゲー
ト」を１つとした構成の刊行物実施例発明は，本件発明と刊行物発明との相違点の
判断の検討対象ではないから，刊行物実施例発明を検討対象とする原告の主張は，
そもそも失当である。
(ｲ)以下のように，原告が主張する技術常識を説明する根拠として甲１０ない
し１２を用いることはできないし，仮に原告が主張する技術常識があるとしても，
これは特定のデータ書込み動作及びデータ消去動作を前提とするもので，それ以外
の動作において，「ソース線側選択ゲート」のゲート絶縁膜を「メモリセル」のゲ
ート絶縁膜より厚く形成することが明らかであるとはいえないところ，本件発明の
「メモリセル」において，動作に関する限定は一切ないから，本件発明の進歩性判
断に際しては特定の動作に拘束されない。
ａ特開平８−７８５５１号公報（甲１０）について
(a)段落【０００５】には，「選択されたセルの制御ゲート」，「非選択セル
の制御ゲート」及び「ビット線」に印加する電圧が記載されているだけ，選択ゲー
トのゲート電圧については記載がない。
(b)ＮＡＮＤ型メモリセル構造において，データ書込み動作時には，ソース線
側の選択トランジスタを遮断状態とするためにソース線側の選択トランジスタのゲ
ートには１０Ｖ程度の中間電位を印加しないことは，当業者であれば技術的に明ら
かであるから，段落【００１０】の「書込み動作時の選択トランジスタのゲート電
圧が１０Ｖとすれば選択トランジスタ（ＳＧ）のゲート酸化膜厚は３０ｎｍ程度必
要である。」における「選択トランジスタ」は，ビット線側の選択トランジスタで
ある。
また，製造工程簡略化の観点から，ソース線側の選択トランジスタのゲート酸化
膜厚をメモリセルのゲート酸化膜厚に合わせて同等にしても，ＮＡＮＤ型メモリセ
ル構造のゲート酸化膜厚を２種類にできる点で，同程度に製造工程を簡略化できた
ものと判断されるから，ソース側の選択トランジスタのゲート酸化膜厚をビット線
側の選択トランジスタのゲート酸化膜厚に不可避的に合わせる必然性はない。
そうすると，段落【００１０】の記載は，ビット線側の選択トランジスタのゲー
ト酸化膜厚が３０ｎｍ程度必要なことの根拠になり得るとしても，審決が検討対象
としているソース線側の選択トランジスタのゲート酸化膜厚が３０ｎｍ程度必要な
ことの根拠にはなり得ない。
ｂ特開平７−２３０６９５号公報（甲１１）について
(a)特開平７−２３０６９５号公報の段落【０００２】ないし【０００８】，
図２３は，従来技術に関する記載であるところ，段落【０００３】には，「従来の
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセル」の断面構造については何ら記載
がないにもかかわらず，原告は，【実施例】の図３を根拠なく引用して，複数のメ
モリセル（Ｍ１∼Ｍ８）及びソース側選択ゲート（ＳＧ２）を備える旨の主張をし
ている。
(b)データの書込み動作に関しては，１０Ｖの中間電圧Ｖｍが印加されるのは
ビット線側の選択ゲートであるＳＧであって，ソース線側の選択ゲートであるＳ１
Ｇへの印加電圧は０Ｖであり（段落【０００５】），また，データの消去動作に２
関しては，基板Ｗと選択ゲートＳＧに共に２０Ｖの消去電圧Ｖが印加され，選ＥＥ
択トランジスタのゲート酸化膜には電位差が発生しない（段落【０００４】）か
ら，段落【０００８】の記載は，データ書込み動作時にビット線側の選択トランジ
スタのゲート酸化膜とメモリセルのトンネル酸化膜を作り分けることを意味してい
ると解釈できるのであって，ソース線側の選択トランジスタのゲート酸化膜とメモ
リセルのトンネル酸化膜を作り分けることの根拠にはならない。
また，製造工程簡略化の観点から，ソース線側の選択トランジスタのゲート酸化
膜厚をメモリセルのゲート酸化膜厚に合わせて同等にしても，ＮＡＮＤ型メモリセ
ル構造のゲート酸化膜厚を２種類にできる点で，同程度に製造工程を簡略化できた
ものと判断されるから，ソース側の選択トランジスタのゲート酸化膜厚をビット線
側の選択トランジスタのゲート酸化膜厚に不可避的に合わせる必然性はない。
そうすると，段落【０００８】の記載は，ビット線側の選択トランジスタのゲー
ト酸化膜とメモリセルのトンネル酸化膜を作り分けることの根拠になり得るとして
も，審決が検討対象としているソース線側の選択トランジスタのゲート酸化膜とメ
モリセルのトンネル酸化膜を作り分けることの根拠にはなり得ない。
ｃ特開平８−６４７００号公報（甲１２）について
(a)データの書込み動作に関しては，∼１０Ｖ程度の中間電圧Ｖｍが印加され
るのは，ビット線側の選択ゲートであって，ソース線側の選択ゲートではない（段
落【０００５】）から，ソース線側の選択ゲートのゲート酸化膜をメモリセルのゲ
ート酸化膜よりも厚く形成する必然性があることの根拠にはならない。
また，製造工程簡略化の観点から，ソース線側の選択トランジスタのゲート酸化
膜厚をメモリセルのゲート酸化膜厚に合わせて同等にしても，ＮＡＮＤ型メモリセ
ル構造のゲート酸化膜厚を２種類にできる点で，同程度に製造工程を簡略化できた
ものと判断されるから，ソース側の選択トランジスタのゲート酸化膜厚をビット線
側の選択トランジスタのゲート酸化膜厚に不可避的に合わせる必然性はない。
そうすると，段落【０００５】の記載は，ビット線側の選択ゲートのゲート酸化
膜をメモリセルのゲート酸化膜よりも厚く形成することの根拠になり得るとして
も，審決が検討対象としているソース線側の選択ゲートのゲート酸化膜をメモリセ
ルのゲート酸化膜よりも厚く形成する必然性があることの根拠にはなり得ない。
(b)データ消去動作に関しては，刊行物発明が，「選択ゲート」と「ｐ型ウェ
ル及びｎ型基板」の両者に２０Ｖを印加している（刊行物１の段落【０００６】）
のに対して，甲１２発明は，全ての「選択ゲート」に０Ｖを，「ｐ型ウェル及びｎ
型基板」に高電圧２０Ｖを印加している（特開平８−６４７００号公報の段落【０
００６】）のであって，刊行物発明のソース線側選択ゲートと甲１２発明の選択ゲ
ートとではゲート印加電圧が相違しているから，甲１２発明の選択ゲートのゲート
酸化膜をメモリセルのゲート酸化膜よりも厚く形成する必要があったとしても，刊
行物発明のソース線側選択ゲートのゲート絶縁膜をメモリセルのゲート酸化膜より
も厚く形成する必然性があることの根拠にはなり得ない。
(ｳ)そうであれば，「００２５段落から００２８段落及び図２，３に記載され
た実施例においては，「ソース線側選択ゲート」のゲート絶縁膜は，「メモリセ
ル」のゲート絶縁膜と同時に形成されたとするのが妥当である。」とした審決の判
断に誤りはなく，これを前提として，「「ソース線側選択ゲート」のゲート絶縁膜
の厚さは，「メモリセル」のゲート絶縁膜の厚さと同等であることは実質的に記載
されている。」とした審決の判断にも誤りはない。
イ「「選択ゲート１４，１４と基板１１との間」の「ゲート絶縁膜」は９１０
「メモリセル部のゲート絶縁膜」と「同程度」の厚さと解するのが妥当である。」
との判断について
上記ア(ｲ)のとおり，原告が主張する技術常識は，特定のデータ書込み動作及び
データ消去動作を前提とするもので，それ以外の動作において，「ソース線側選択
ゲート」のゲート絶縁膜を「メモリセル」のゲート絶縁膜より厚く形成することが
明らかであるとはいえない。
そして，刊行物１の段落【００２８】の「よりも厚く形成して，その信頼性を高
めるようにしてもよい。」を反対解釈すると，「選択ゲート１４，１４と基９１０
板１１との間のゲート絶縁膜」は，「メモリセル部のゲート絶縁膜」と「同程度」
又は「より薄い」ものであるところ，「選択ゲート１４，１４」を有するト９１０
ランジスタは，ゲート絶縁膜にトンネル現象を伴わない通常のトランジスタ動作に
よって，それぞれビット線又はソース線との接続の有無を選択する機能を有するの
であって，あえてそのゲート絶縁膜を「メモリセル部のゲート絶縁膜」よりも薄く
形成するという動機はないから，「より薄い」ものが排除されることは，当業者で
あれば技術的に明らかなことである。
そうであれば，「結局，「選択ゲート１４，１４と基板１１との間」の９１０
「ゲート絶縁膜」は「メモリセル部のゲート絶縁膜」と「同程度」の厚さと解する
のが妥当である。」とした審決の判断に誤りはない。
(2)取消事由２（相違点５の判断の誤り）
上記(1)のとおり，相違点３についての判断に誤りはないから，同様に，「「ソ
ース線側選択ゲートＳＧ」の「ゲート絶縁膜」の厚さは，「ソース線側選択２−１
ゲートＳＧ」の「ゲート絶縁膜」の厚さと同等であって，相違点５は，「相２−２
違点３について」において検討したとおりである。」とした審決の判断に誤りはな
い。
第４当裁判所の判断
１取消事由１（相違点３の判断の誤り）について
(1)刊行物１（甲６）には，次の記載がある。
「【実施例】以下，本発明の実施例を図面を参照して説明する。」（段落【００
２３】）
「図２（ａ）（ｂ）は，メモリセルアレイの一つのＮＡＮＤセル部分の平面図と
等価回路図であり，図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及びＢ−
Ｂ′断面図である。素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウ
ェル）１１に，複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。
一つのＮＡＮＤセルに着目して説明すると，この実施例では，８個のメモリセルＭ
１∼Ｍ８が直列接続されて一つのＮＡＮＤセルを構成している。」（段落【００２
５】）
「メモリセルはそれぞれ，基板１１にゲート絶縁膜１３を介して浮遊ゲート１４
（１４，１４，・・・，１４）を形成し，この上に層間絶縁膜１５を介して１２８
制御ゲート１６（１６，１６，・・・，１６）を形成して，構成されてい１２８
る。これらのメモリセルのソース・ドレインであるｎ型拡散層１９は，隣接するも
の同士共用する形で接続され，これによりメモリセルが直列接続される。」（段落
【００２６】）
「ＮＡＮＤセルのドレイン側及びソース側には，メモリセルの浮遊ゲート，制御
ゲートと同時に形成された選択ゲート１４，１６及び１４，１６がそれ９９１０１０
ぞれ設けられている。素子形成された基板上はＣＶＤ酸化膜１７により覆われ，こ
の上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレ
イン側拡散層１９にコンタクトさせている。行方向に並ぶＮＡＮＤセルの制御ゲー
ト１６は，共通に制御ゲート線ＣＧ（１），ＣＧ（２），・・・，ＣＧ（８）とし
て配設されている。これら制御ゲート線はワード線となる。選択ゲート１４，１９
６及び１４，１６もそれぞれ行方向に連続的に選択ゲート線ＳＧ，ＳＧ９１０１０１
として配設されている。」（段落【００２７】）２
「なお，選択ゲート１４，１４と基板１１との間のゲート絶縁膜１３をメ９１０
モリセル部のゲート絶縁膜よりも厚く形成して，その信頼性を高めるようにしても
よい。」（段落【００２８】）
(2)上記(1)の記載によれば，「ソース線側選択ゲートＳＧ」を含む選択ゲー２
ト１４，１６及び１４，１６は，メモリセルの浮遊ゲート，制御ゲート９９１０１０
と同時に形成される（段落【００２７】）ところ，「メモリセルはそれぞれ，基板
１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４，１４，・・・，１４１２
）を形成し，この上に層間絶縁膜１５を介して制御ゲート１６（１６，１６８１
，・・・，１６）を形成して，構成されている。」（段落【００２６】）もの２８
であるから，これらと同時に形成される選択ゲート１４，１６及び１４，９９１０
１６も，そのゲート絶縁膜が同時に形成されるということができる。１０
また，刊行物（甲６）には，「ソース線側選択ゲートＳＧ」のゲート絶縁膜と２
「メモリセル」のゲート絶縁膜とが同時に形成される場合に，それぞれのゲート絶
縁膜の厚さが同じになることについての記載も示唆もないが，半導体ウェハの基本
プロセスとして，絶縁膜である酸化膜を薄膜材料として熱酸化により半導体基板の
上に均一に形成する技術は，当該技術分野において極めて周知である。このこと
は，例えば，特開平８−７８５５１号公報（甲１０）の段落【００１２】に，メモ
リセルと選択トランジスタのゲート酸化膜の製造工程として，熱酸化により半導体
基板上に均一な薄膜としてのゲート酸化膜を形成することが記載されていることに
照らして明らかである。もっとも，この段落の記載は，メモリセルと選択トランジ
スタのゲート酸化膜厚が異なる場合についての製造工程の説明であって，第１のゲ
ート酸化膜が２５ｎｍ程度，第２のゲート酸化膜が１０ｎｍと異なる厚さに形成す
ることが記載されているものではあるが，その形成は時系列的に別々の過程であ
り，個々の形成過程では，それぞれの厚さのゲート酸化膜を均一に，すなわち，同
じ厚さに形成しているものである（さらに，付け加えるならば，実施例は，選択ト
ランジスタとメモリセルの両者のゲート電極を同様な構造（すなわち，同様の浮遊
ゲートを有する構造）とするものであり（段落【００２８】，【００４１】），こ
れにより，メモリセルと選択トランジスタに対するゲート絶縁膜は作り分ける必要
がなく（段落【００２８】，【００３９】），メモリセルと選択トランジスタのゲ
ート部を同時に形成する（段落【００３４】，【００３９】），すなわち，両者の
ゲート絶縁膜は同一工程になるものであって，このことを参酌すれば，ゲート絶縁
膜を同時に形成することが，その膜厚さを同じにするものであることは明らかであ
る。）。
そして，「なお，選択ゲート１４，１４と基板１１との間のゲート絶縁膜９１０
１３をメモリセル部のゲート絶縁膜よりも厚く形成して，その信頼性を高めるよう
にしてもよい。」（刊行物（甲６）の段落【００２８】）というのであるから，
「ソース線側選択ゲートＳＧ」のゲート絶縁膜と「メモリセル」のゲート絶縁膜２
とが同時に形成されるということは，それぞれのゲート酸化膜が，均一に，すなわ
ち，同じ厚さになることを意味していると理解することができる。
(3)原告は，甲１０ないし１２を援用して，本件発明の優先権主張日における
当業者の技術常識によれば，選択トランジスタのゲート酸化膜をメモリセルのゲー
ト絶縁膜の膜厚より厚く形成していたのであり，そのために，選択トランジスタの
ゲート酸化膜とメモリセルのゲート絶縁膜とは別に形成されていたことは明らかで
あると主張する。
確かに，特開平８−７８５５１号公報（甲１０）の段落【００１０】には，「こ
のような構成によれば，通常メモリセルには書込みあるいは消去を行うためトンネ
ル電流を流すのに十分な薄さの酸化膜（通常１０ｎｍ程度）を半導体基板と電荷蓄
積領域の間に設ける。選択トランジスタのゲート酸化膜は通常のトランジスタ動作
を行うのでトンネル現象の起こらない，つまりトンネル電流が流れない程度の厚い
酸化膜が必要である。例えば，書込み動作時の選択トランジスタのゲート電圧が１
０Ｖとすれば選択トランジスタ（ＳＧ）のゲート酸化膜厚は３０ｎｍ程度必要であ
る。」との記載があり，特開平７−２３０６９５号公報（甲１１）の段落【０００
８】には，「上記構成では，消去及び書込み時に，高電圧Ｖpp（２０Ｖ）と，０Ｖ
とＶppの中間電圧Ｖm（１０Ｖ）の２種類の高電圧が選択トランジスタのゲート酸
化膜にかかる。そのため，メモリセルアレー内で選択トランジスタにおけるゲート
酸化膜とメモリセルのトンネル酸化膜を作り分け」るとして，選択トランジスタの
ゲート絶縁膜とメモリセルのトンネル絶縁膜の厚さが相違することが記載され，特
開平８−６４７００号公報（甲１２）の段落【００６１】には，「第１ポリＳｉ直
下の酸化膜厚（ＳＧは∼２５ｎｍ，一方ＣＧは∼１０ｎｍ）」として，選択トラン
ジスタ（ＳＧ）のゲート酸化膜厚がメモリセル制御ゲート（ＣＧ）のゲート酸化膜
厚より厚いことが記載されている。
しかし，特開平７−２３０６９５号公報（甲１１）には，「従来では２種類の高
電圧を扱うためトランジスタの酸化膜質の低下，占有面積増大を招くという欠点が
ある。この発明は上記のような事情を考慮してなされたものであり，その目的は，
書き込み時の中間電圧を不要にし，セルアレー内でゲート酸化膜を作り分ける必要
をなくす・・・」（段落【０００９】），「選択ゲートへの制御電圧として書き込
み禁止用の高い電圧（０Ｖと書き込み電圧Ｖppの中間の電圧Ｖm）を用いない。従
って，メモリセルアレー内で従来中間電圧を扱っていた選択ゲートと，メモリセル
トランジスタのゲート酸化膜を作り分ける必要がない。よってプロセス上信頼性の
高いゲート酸化膜を形成することができる。」（段落【００４１】）との記載があ
り，これらの記載によれば，選択ゲートへの制御電圧を適宜変更することにより，
メモリセルと選択トランジスタの両者のゲート酸化膜の厚さを同じにできることが
示唆されている。そして，原告が主張（原告の平成１８年４月１０日付け準備書面
（第２回）の４２頁３ないし５行）するように，選択トランジスタのゲート絶縁膜
及びメモリセルのゲート酸化膜の厚さは，動作の際ゲート絶縁膜に印加される電圧
により設計されることが常識であるから，選択ゲートへの制御電圧を適宜に設計す
ることにより，メモリセルと選択トランジスタの両者のゲート酸化膜の厚さを同じ
にできることは，当業者が容易に認識することのできる技術事項である。
そうであれば，本件発明の優先権主張日における当業者の技術常識に照らして
も，選択トランジスタのゲート酸化膜とメモリセルのゲート絶縁膜とが別に形成さ
れていたということはできない。
(4)以上のとおり，「ソース線側選択ゲートＳＧ」のゲート絶縁膜と「メモ２
リセル」のゲート絶縁膜とが同時に形成されることは，それぞれのゲート酸化膜
が，均一に，すなわち，同じ厚さになることを意味していると理解することができ
るのであるから，刊行物実施例発明の１つの選択トランジスタ「ソース線側選択ゲ
ートＳＧ」のゲート絶縁膜の厚さが「メモリセル」のゲート絶縁膜の厚さと同等２
であることは，刊行物１に実質的に記載されているということができる。
そして，刊行物１には，「これまでは，ＮＡＮＤセル型ＥＥＰＲＯＭにおいて，
単体ＮＡＮＤセル中のビット線コンタクト側選択ゲート・ソース線側選択ゲートの
本数が共に１本ずつの場合を例に取って説明したが，本発明はこれらの実施例に限
られるものではない。例えば，単体ＮＡＮＤセル中のビット線コンタクト側選択ゲ
ートやソース線側選択ゲートの片方，若しくは両方の本数が２本以上である場合も
有効である。図２３∼図３０にビット線コンタクト側選択ゲートとソース線側選択
ゲートの両方が複数ある場合の実施例を示す。図２３，図２４はソース線に隣接し
た選択ゲート（ブロック当たり１本）のみ同電位とする場合の実施例であり，図２
５，図２６はソース線を挟む隣接ブロック間で，ソース線側選択ゲートｋ本を全て
対応するもの同士同電位とする場合の実施例である。また，図２７，図２８，図２
９，図３０はそれぞれ図２３，図２４，図２５，図２６において本発明を適用する
選択ゲートをソース線側のものからビット線コンタクト側のものに変えた実施例で
ある。・・・」（段落【００８９】，【００９０】）との記載があるところ，これ
らの記載によれば，選択ゲートの形成に当たり，ビット線コンタクト側及びソース
線側の片方又は両方の選択ゲートの本数が２本以上の場合においても，共に１本ず
つの場合の「ＮＡＮＤセルのドレイン側及びソース側には，メモリセルの浮遊ゲー
９９１０１ト，制御ゲートと同時に形成された選択ゲート１４，１６及び１４，１６
がそれぞれ設けられている」（段落【００２７】）と同様に，２本以上の選択ゲ０
ートがメモリセルの浮遊ゲート，制御ゲートと同時に形成されることは，当業者に
とっては自明の技術事項であると認められる。そうすると，２本のソース線側選択
トランジスタを備えた刊行物発明においても，(2)で述べたところと同様に，本件
発明の「直列選択トランジスタ」に相当する「ソース線側選択ゲートＳＧ」２−２
のゲート絶縁膜の厚さが「メモリセル」のゲート絶縁膜の厚さと同等であること
は，刊行物１に実質的に記載されているということができる。
(5)したがって，「「選択ゲート１４，１４と基板１１との間のゲート絶９１０
縁膜」は，トンネル酸化膜と同程度の「メモリセル部のゲート絶縁膜」と同程度の
厚さであって，相違点３は，実質的な相違点ではない。」とした審決の判断に誤り
はなく，原告主張の取消事由１は，理由がない。
２取消事由２（相違点５の判断の誤り）について
２本のソース線側選択トランジスタを備えた刊行物発明において，相違点３が一
方の「ソース線側選択ゲートＳＧ」を対象としているのに対し，相違点５は２−２
他方の「ソース線側選択ゲートＳＧ」を対象としている点が異なるのみで，２−１
相違する技術内容及びこれに対する審決の判断は同様である。
そして，相違点３についての審決の判断に誤りはないから，同様に，「「ソース
線側選択ゲートＳＧ」の「ゲート絶縁膜」の厚さは，「ソース線側選択ゲー２−１
トＳＧ」の「ゲート絶縁膜」の厚さと同等であって，相違点５は，「相違点２−２
３について」において検討したとおりである。」とした審決の判断にも誤りはな
く，原告主張の取消事由２も，理由がない。
第５結論
よって，原告の主張する審決取消事由は，いずれも理由がないから，原告の請求
は棄却されるべきである。
知的財産高等裁判所第４部
裁判長裁判官
塚原朋一
裁判官
高野輝久
裁判官
佐藤達文

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