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平成２０年（行ケ）第１０１０８号審決取消請求事件
平成２０年１０月１日判決言渡，平成２０年９月３日口頭弁論終結
判決
原告アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
訴訟代理人弁理士深見久郎，森田俊雄，仲村義平，竹内耕三，堀井豊，野田久
登，酒井將行，荒川伸夫
被告特許庁長官鈴木隆史
指定代理人河合章，北島健次，岩崎伸二，森山啓
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
この判決に対する上告及び上告受理の申立てのための付加期間を３０日と定める。
事実及び理由
第１原告の求めた裁判
特許庁が不服２００５−２３４４５号事件について平成１９年１１月１２日にし
た審決を取り消す。
第２事案の概要
本件は，原告がした下記(1)の特許出願（以下「本件特許出願」という。）につ
いての拒絶査定に対する不服審判請求を成り立たないとした審決の取消しを求める
事案である。
１特許庁における手続の経緯
(1)本件特許出願手続（甲第２，第３，第５号証）及び拒絶査定
出願人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド（原
告）
発明の名称：「フラッシュＥＰＲＯＭおよびそれを動作させる方法」
出願日：平成６年１１月３０日
出願番号：特願平６−２９６７００号
優先権主張日：１９９３年（平成５年）１２月１日（米国）
手続補正日：平成１６年１１月１０日（甲第５号証）
拒絶査定日：平成１７年８月３１日
(2)本件手続
審判請求日：平成１７年１２月５日（不服２００５−２３４４５号）
手続補正日：平成１７年１２月５日（甲第４号証。以下「本件補正」という。）
審決日：平成１９年１１月１２日
審決の結論：「本件審判の請求は，成り立たない。」
審決謄本送達日：平成１９年１１月２７日
２特許請求の範囲の記載
審決は，本件補正の適否を判断するに当たって本件補正後の請求項５記載の発明
を対象とし，また，本件特許出願の許否を判断するに当たって本件補正前（平成１
６年１１月１０日付け手続補正後）の請求項５記載の発明を対象としたところ，そ
れぞれの請求項の記載は，下記(1)及び(2)のとおりである（請求項の数は，本件補
正の前後とも全２５項。以下，本件補正前の請求項５に記載された発明を「本願発
明」といい，本件補正後の請求項５に記載された発明を「補正発明」という。）。
(1)本件補正前の請求項５の記載
「【請求項５】フローティングゲート，接地に結合されるソース，およびドレイ
ンを有するＭＯＳ装置と，
前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに
結合される，接地電圧と異なる第１の電圧と，
前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに
結合される，接地電圧と異なる第２の電圧とを含む，メモリセル。」
(2)本件補正後の請求項５の記載（下線部分は補正箇所である。）
「【請求項５】フローティングゲート，接地に結合されるソース，およびドレイ
ンを有するＭＯＳ装置と，
前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに
結合される，接地電圧と異なる第１の電圧と，
前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しき
い値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記
フローティングゲートに結合される，接地電圧より高い第２の電圧とを含む，メモ
リセル。」
３審決の理由の要旨
審決は，補正発明は，本件特許出願に係る優先権主張日前の特許出願であって，
本件特許出願後に出願公開がされた特願平４−３４１３２８号の願書に最初に添付
された明細書又は図面（特開平６−７６５８９号（甲第１号証）。以下この明細書
を「先願明細書」といい，この図面を「先願図面」という。）に記載された発明
（以下「先願発明」という。）と実質的に同一であるから，補正発明は独立特許要
件を満たさないとして本件補正を却下し，本願発明の要旨を本件補正前の請求項５
の記載のとおり認定した上，本願発明は先願発明と実質的に同一であり，特許法２
９条の２の規定により特許を受けることができないと判断した。
審決の理由中，補正発明の独立特許要件，本願発明及び先願発明の対比・判断に
関する部分は以下のとおりである。なお，項目の符号を改めた部分がある。
(1)補正発明の独立特許要件について
ア先願発明
先願の明細書：特願平４−３４１３２８号（特開平６−７６５８９号公報）
本願の優先権主張日前の特許出願であって，その出願後に出願公開がされた特願平４−３４
１３２８号の願書に最初に添付された明細書又は図面には，フラッシュ型ＥＰＲＯＭの消去２
方法，に関して，図１ないし図４及び図６，図８，図９，図１１及び図１２とともに，以下の
記載がなされている。
「【特許請求の範囲】
【請求項１】ファウラ−ノルドハイム・トンネリングによる消去の後に，ドレイン電圧を印加
してアバランシェ・ホット・キャリヤを注入するフラッシュ型ＥＰＲＯＭの消去方法におい２
て，
コントロールゲート−フローティングゲート間の結合容量をＣ，フローティングゲート−Ｃ
ドレイン間の結合容量をＣ，紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖ，Ｄｔｈ
プロセスに依存する電圧をＶとするとき，Ｐ
消去後ドレイン電圧Ｖを印加する際に，Ｄ
【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するＧＤＣＤｔｈＰ
ゲート電圧Ｖをコントロールゲートに印加することを特徴とするフラッシュ型ＥＰＲＯＭＧ２
の消去方法。
【請求項２】アバランシェ・ホット・キャリヤの注入によって自動的に収束する閾値電圧を収
束Ｖとするとき，前記ゲート電圧Ｖを，ｔｈＧ
【数２】収束Ｖ＝ＵＶ・Ｅ・Ｖとなる値に設定することを特徴とする請求項１記載ｔｈｔｈ
のフラッシュ型ＥＰＲＯＭの消去方法。」２
「【産業上の利用分野】本発明は，フラッシュ型ＥＰＲＯＭの消去方法に関し，特にファウ２
ラ−ノルドハイム（Ｆ−Ｎ）・トンネリングによる消去の後に，ドレイン電圧を印加してアバ
ランシェ・ホット・キャリヤを注入するフラッシュ型ＥＰＲＯＭの消去方法に関する。２
【０００２】
【従来の技術】フラッシュ（一括消去）型ＥＰＲＯＭにおいては，ソースとフローティング２
ゲートの間の容量結合比がセルによって違うため，消去後の閾値電圧Ｖにバラツキが生じｔｈ
る。この閾値電圧Ｖのバラツキは，閾値電圧Ｖが０Ｖ未満となる過剰消去の原因となｔｈｔｈ
る。
・・・
【０００４】このフラッシュ型ＥＰＲＯＭの最大の課題であった過剰消去の問題を解決する２
消去方法として，従来のＦ−Ｎ・トンネリングによる消去後，ドレイン電圧を印加してアバラ
ンシェ・ホット・キャリヤを注入する方法が開発された（ＮＩＫＫＥＩＭＩＣＲＯＤＥＶＩ
ＣＥＳ１９９２年２月号Ｐ８５∼Ｐ９１参照）。
【０００５】この消去方法によれば，消去中に，仮に過剰消去になり得るセルがあったとして
も，アバランシェ・ホット・キャリヤ注入後には回復し，最終的にはチャネル不純物濃度（以
下，チャネル濃度と略称する）とゲート電圧によって決まる閾値電圧Ｖ（以下，収束ｔｈ
Ｖと称する）に自動的に収束し（セルフ・コンバージェンス），過剰消去にはならない。ｔｈ
例えば，コントロールゲートのゲート電圧Ｖが０Ｖであれば，紫外線によって消去したときＧ
の閾値電圧Ｖ（以下，ＵＶ・Ｅ・Ｖと称する）を３Ｖとすると，収束Ｖが１．１ｔｈｔｈｔｈ
Ｖとなり，よって過剰消去を抑止することができる。
【０００６】
【発明が解決しようとする課題】しかしながら，上記の従来の消去方法では，ゲート電圧
Ｖおよびソース電圧Ｖが共に０Ｖ，ドレイン電圧Ｖが例えば６Ｖの条件下で行われるＧＳＤ
が，この状態は書込み時の半選択セル（ビット線；選択，ワード線；非選択）と全く同じ状態
であり，収束Ｖのところでも書込み時にリーク電流が流れるために，書込み時の消費電流ｔｈ
が増大するという問題点がある。
【０００７】例えば，ワード線の数が２０４８本の場合であって，２０４８番目のワード線が
選択されている場合の書込み時の状態を示す図６において，書込み電流はおよそ４００∼６
００μＡであるから，半選択セルのリーク電流として許容できる限度はおよそ１０％（４０∼
６０μＡ）である。本願発明者による実験結果を図７に示す。この実験結果は１．０μｍルー
ルのメモリセルの値ではあるが，収束Ｖにおけるドレイン電流ＩＤは８４μＡと非常に大ｔｈ
きい。また，チャネル長Ｌの依存性を図８に，ＵＶ・Ｅ・Ｖの依存性を図９にそれぞれ示ｔｈ
す。
【０００８】本発明は，上述した点に鑑みてなされたものであって，セルフ・コンバージェン
スによる過剰消去抑止の効果を維持しつつ書込み時の消費電流の低減を可能としたフラッシュ
型ＥＰＲＯＭの消去方法を提供することを目的とする。」（０００１段落ないし０００８段２
落）
「【実施例】以下，本発明の実施例を図面に基づいて詳細に説明する。図２は，本発明による
消去方法が適用されるＥＰＲＯＭの単位セルについての回路構成例を示す回路図である。図２
２において，メモリセル１のソースＳは接地され，そのコントロールゲートＣＧはワード線２
に，ドレインＤはビット線３にそれぞれ接続されている。メモリセル１のコントロールゲート
ＣＧには，Ｖ用定電圧発生回路４で発生されるゲート電圧Ｖがワード線２を介して印加さＧＧ
れる。一方，メモリセル１のドレインＤには，Ｖ用定電圧発生回路５で発生されるドレインＤ
電圧Ｖがビット線３を介して印加される。Ｄ
【００１２】次に，本発明による消去方法の処理手順につき，図１のフローチャートにしたが
って説明する。なお，Ｖ用定電圧発生回路４およびＶ用定電圧発生回路５では，各ステッＧＤ
プの処理に応じた適当な値のゲート電圧Ｖおよびドレイン電圧Ｖが適宜発生されるものとＧＤ
する。
【００１３】先ず，Ｆ−Ｎ・トンネリングによる消去を行う（ステップＳ１）。この処理ステ
ップでは，コントロールゲートＣＧに高電圧を印加し，ドレインＤを０Ｖにする。コントロー
ルゲートＣＧに高電圧が印加されたことにより，フローティングゲートＦＧも高い電位となる
ため，フローティングゲートＦＧのトンネル部の酸化膜に高電界がかかる。その結果，フロー
ティングゲートＦＧからドレインＤへトンネル電流（Ｆ−Ｎ電流）が流れ出るため，消去が行
われる。
【００１４】このＦ−Ｎ・トンネリングによる消去の後，ドレインＤに例えば６Ｖのドレイン
電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入する（ステップＳ２）。このと
き，コントロールゲートＣＧには，以下の条件を満足するゲート電圧Ｖを印加する。Ｇ
【００１５】すなわち，コントロールゲートＣＧ−フローティングゲートＦＧ間の結合容量を
Ｃ，フローティングゲートＦＧ−ドレインＤ間の結合容量をＣ，紫外線によって消去したＣＤ
ときの閾値電圧ＶをＵＶ・Ｅ・Ｖ，プロセスに依存する電圧をＶとするとき，ｔｈｔｈＰ
【数６】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するゲＧＤＣＤｔｈＰ
ート電圧ＶをコントロールゲートＣＧに印加する。図３に，収束Ｖのゲート電圧Ｖに対ＧｔｈＧ
する依存性を示す。これを数式で表わすと，
【数７】収束Ｖ＝ＵＶ・Ｅ・Ｖ＋Ｖ−Ｖ＋Ｖとなる。ｔｈｔｈＧＤＰ
【００１６】上述したように，Ｆ−Ｎ・トンネリングによる消去後，ドレイン電圧Ｖを印加Ｄ
してアバランシェ・ホット・キャリヤを注入することにより，チャネル濃度とゲート電圧
Ｖによって決まる閾値電圧である収束Ｖに収束する（セルフ・コンバージェンス）。すＧｔｈ
なわち，Ｆ−Ｎ・トンネリングによる消去中に，仮に過剰消去になり得るメモリセル１があっ
たとしても，アバランシェ・ホット・キャリヤの注入によって回復し，最終的に収束Ｖにｔｈ
収束するために，過剰消去を防止できる。
【００１７】また，Ｆ−Ｎ・トンネリングによる消去後のセルフ・コンバージェンス時に，コ
ントロールゲートＣＧに印加するゲート電圧Ｖを上記条件を満足するように設定することにＧ
より，収束ＶをフローティングゲートＦＧ−ドレインＤ間の結合容量Ｃで決まるドレイｔｈＤ
ン電流Ｉが流れ始める閾値電圧以上にすることができる。Ｄ
【００１８】これによれば，ワード線の数が２０４８本の場合であって，２０４８番目のワー
ド線が選択されている場合の書込み時を示す図４において，ビット線選択による半選択のメモ
リセル１０∼１２０４６がセルフ・コンバージェンスによって既に収束Ｖにあり，この収ｔｈ
束Ｖｔｈがドレイン電流Ｉが流れ始める閾値電圧以上であるため，これらのメモリセル１Ｄ
０∼１２０４６にはセル電流（リーク電流）が流れなく，書込み中のメモリセル１２０４７の
みにセル電流が流れる。したがって，書込み時の消費電流を低減できる。
【００１９】ところで，セルフ・コンバージェンスによる収束Ｖが，ドレイン電流ＩがｔｈＤ
流れ始める閾値電圧以上であっても，収束Ｖ≠ＵＶ・Ｅ・Ｖのときは，フローティングｔｈｔｈ
ゲートＦＧに電荷が入っている状態である。フローティングゲートＦＧに電荷が入っている
と，熱や時間などの外部ストレスによって閾値電圧Ｖが変化し易く，この閾値電圧Ｖのｔｈｔｈ
変化は，フラッシュ型ＥＰＲＯＭの読出し速度などの仕様の変化につながる。２
【００２０】そこで，収束Ｖがドレイン電流Ｉが流れ始める閾値電圧以上であって，しｔｈＤ
かもＵＶ・Ｅ・Ｖの値になるように，セルフ・コンバージェンス時のゲート電圧Ｖを設ｔｈＧ
定する。このように，収束ＶをＵＶ・Ｅ・Ｖとすることにより，ＵＶ・Ｅ・Ｖではｔｈｔｈｔｈ
メモリセル１のフローティングゲートＦＧには電荷がないことから，収束Ｖが変化しにくｔｈ
く，外部ストレスに対して安定なセルとすることができる。」（００１１段落ないし００２
０段落）
「【００２６】上述したように，セルフコンバージェンスによって書込み後の閾値電圧
Ｖのばらつきを小さくできることにより，図１１（Ａ）に示すようにＶばらつきが大きｔｈｔｈ
く，まだ点線以上に閾値電圧Ｖが達していないビットがあったとしても，セルフコンバーｔｈ
ジェンスをかけることによって図１１（Ｂ）の状態にすることができるので，再度の書込みが
必要なくなり，書込み時間の高速化が図れる。また，セルフコンバージェンスは，前述したよ
うに閾値電圧Ｖをある電圧に収束させるものであることから，図１２に示すように，書込ｔｈ
みディスターブで落ちたビットも，セルフコンバージェンスをかけることによって点線以上の
ビットに戻すことができるため，書込みディスターブの低減化も図れる。」（００２６段落）
「【発明の効果】以上説明したように，本発明によれば，Ｆ−Ｎ・トンネリングによる消去後
のセルフ・コンバージェンスによる収束Ｖをフローティングゲート−ドレイン間の結合容ｔｈ
量Ｃで決まるドレイン電流が流れ始める閾値電圧以上としたことにより，書込み時においてＤ
半選択状態のメモリセルにリーク電流が流れることがないため，セルフ・コンバージェンスに
よる過剰消去抑止の効果を維持しつつ書込み時の消費電流を低減できることになる。また，収
束ＶをＵＶ・Ｅ・Ｖとすることにより，ＵＶ・Ｅ・Ｖではメモリセルのフローティｔｈｔｈｔｈ
ングゲートには電荷がないことから，収束Ｖが変化しにくく，外部ストレスに対して安定ｔｈ
なメモリセルを得ることができる。」（００２８段落）
よって，先願の明細書には，（判決注：「以下の発明が記載されている。」との文言を脱漏
した誤記と認める。）
「Ｆ−Ｎ・トンネリングによる消去後，ドレイン電圧Ｖを印加してアバランシェ・ホット・Ｄ
キャリヤを注入して，チャネル濃度とゲート電圧Ｖによって決まる閾値電圧である収束Ｇ
Ｖに収束（セルフ・コンバージェンス）させるフラッシュ型ＥＰＲＯＭの消去方法におｔｈ２
いて，
コントロールゲート−フローティングゲート間の結合容量をＣ，フローティングゲート−Ｃ
ドレイン間の結合容量をＣ，紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖ，Ｄｔｈ
プロセスに依存する電圧をＶとするとき，Ｐ
消去後ドレイン電圧Ｖを印加する際に，Ｄ
【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するゲＧＤＣＤｔｈＰ
ート電圧Ｖをコントロールゲートに印加することを特徴とするフラッシュ型ＥＰＲＯＭのＧ２
消去方法。」（先願発明）
イ対比
本件補正後の請求項５に係る発明（補正発明）と先願発明とを対比する。
（ａ）先願発明の「フラッシュ型ＥＰＲＯＭ」は，図２の記載から，「フローティングゲー２
ト」，「接地に結合されるソース」及び「ドレイン」を有していることは明らかであるから，
先願発明の「フラッシュ型ＥＰＲＯＭ」は，補正発明の「フローティングゲート，接地に結２
合されるソース，およびドレインを有するＭＯＳ装置」に相当する。
（ｂ）先願明細書の【０００５】段落の「この消去方法によれば，消去中に，仮に過剰消去に
なり得るセルがあったとしても，アバランシェ・ホット・キャリヤ注入後には回復し，最終的
にはチャネル不純物濃度（以下，チャネル濃度と略称する）とゲート電圧によって決まる閾値
電圧Ｖ（以下，収束Ｖと称する）に自動的に収束し（セルフ・コンバージェンス），過ｔｈｔｈ
剰消去にはならない。」との記載及び，本願明細書の「この自己収束消去メカニズムは，ファ
ウラー−ノルドハイムトンネリングによる消去後にアバランシ−ホットキャリア注入を用い
る。アバランシ−ホットキャリア注入により，メモリセルのしきい値電圧が，ある「定常状
態」に収束する。」（００１７段落）との記載から，先願発明の「収束Ｖ」は，補正発明ｔｈ
の「定常状態しきい値電圧」に相当する。
（ｃ）先願明細書の【００１４】段落の「このＦ−Ｎ・トンネリングによる消去の後，ドレイ
ンＤに例えば６Ｖのドレイン電圧Ｖを印加してアバランシェ・ホット・キャリヤを注入するＤ
（ステップＳ２）。」の記載から，先願発明の「消去後ドレイン電圧Ｖ」は，接地電圧と異Ｄ
なった値であることは明らかであり，この「消去後ドレイン電圧Ｖ」は，「収束Ｖ」がＤｔｈ
得られるように「ドレイン」に結合されているので，先願発明の「消去後ドレイン電圧Ｖ」Ｄ
は，補正発明の「前記ＭＯＳ装置に関して定常状態しきい値電圧」が得られる「ように前記ド
レインに結合される，接地電圧と異なる第１の電圧」に相当する。
（ｄ）先願発明の「ゲート電圧Ｖ」は，図３の縦軸の収束Ｖが「０Ｖ」より大きな電圧Ｇｔｈ
に対応する，図３の横軸の「ゲート電圧Ｖ［Ｖ］」の値が「０Ｖ」より大きい値であるかＧ
ら，接地電圧よりも大きい値（高い値）であることは明らかであり，また，先願発明の「ゲー
ト電圧Ｖ」は，先願明細書の【００１４】段落の「このＦ−Ｎ・トンネリングによる消去のＧ
後，ドレインＤに例えば６Ｖのドレイン電圧Ｖを印加してアバランシェ・ホット・キャリヤＤ
を注入する（ステップＳ２）。このとき，コントロールゲートＣＧには，以下の条件を満足す
るゲート電圧Ｖを印加する。」の記載から，「消去後ドレイン電圧Ｖ」の「ドレイン」へＧＤ
の印加と平行して「フローティングゲート」に印加するために，「フローティングゲート」に
結合されていることは明らかである。
よって，先願発明の「消去後ドレイン電圧Ｖを印加する際に，Ｄ
【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するゲＧＤＣＤｔｈＰ
ート電圧Ｖをコントロールゲートに印加する」は，補正発明の「前記第１の電圧の前記ドレＧ
インへの印加と並行して印加されて前記定常状態しきい値電圧を」「オフセットするように前
記フローティングゲートに結合される，接地電圧より高い第２の電圧とを含む」に相当してお
り，先願発明の「ゲート電圧Ｖ」は，補正発明の「接地電圧より高い第２の電圧」に相当すＧ
る。
よって，補正発明と先願発明とは，
「フローティングゲート，接地に結合されるソース，およびドレインを有するＭＯＳ装置
と，
前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合され
る，接地電圧と異なる第１の電圧と，
前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を
オフセットするように前記フローティングゲートに結合される，接地電圧より高い第２の電圧
とを含む，メモリセル。」である点で一致し，以下の点で一応相違している。
［相違点］
補正発明は，「前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態
しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フロー
ティングゲートに結合される，接地電圧より高い第２の電圧とを含む」のに対して，
先願発明は，「コントロールゲート−フローティングゲート間の結合容量をＣ，フローテＣ
ィングゲート−ドレイン間の結合容量をＣ，紫外線によって消去したときの閾値電圧をＤ
ＵＶ・Ｅ・Ｖ，プロセスに依存する電圧をＶとするとき，消去後ドレイン電圧Ｖを印加ｔｈＰＤ
する際に，
【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するＧＤＣＤｔｈＰ
ゲート電圧Ｖをコントロールゲートに印加する」ものである点，言い換えると，Ｇ
補正発明は，定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセッ
トさせているのに対して，先願発明は，「収束Ｖ」を「紫外線によって消去したときの閾ｔｈ
値電圧をＵＶ・Ｅ・Ｖ」より小さな値としているか否か明らかでない点。ｔｈ
ウ相違点の検討
以下，相違点について検討する。
（ａ）先願発明は，「フラッシュ（一括消去）型ＥＰＲＯＭにおいては，ソースとフローテ２
ィングゲートの間の容量結合比がセルによって違うため，消去後の閾値電圧Ｖにバラツキｔｈ
が生じる。この閾値電圧Ｖのバラツキは，閾値電圧Ｖが０Ｖ未満となる過剰消去の原因ｔｈｔｈ
となる。」（先願明細書０００２段落）との課題を解決するものである。
（ｂ）先願発明の「【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−ＶＧＤＣＤｔｈＰ
なる条件を満足するゲート電圧Ｖをコントロールゲートに印加すること」の技術的意味を検Ｇ
討する際に，
先願発明の上記構成を含む先願明細書の特許請求の範囲の請求項１を引用する，先願明細書
の請求項２において，「【請求項２】アバランシェ・ホット・キャリヤの注入によって自動的
に収束する閾値電圧を収束Ｖとするとき，前記ゲート電圧Ｖを，【数２】収束ｔｈＧ
Ｖ＝ＵＶ・Ｅ・Ｖとなる値に設定することを特徴とする請求項１記載のフラッシュ型ｔｈｔｈ
ＥＰＲＯＭの消去方法。」と，「収束Ｖ」と「ＵＶ・Ｅ・Ｖ」との関係を限定してい２ｔｈｔｈ
る。
また，先願明細書の００１７段落及び００１９段落の記載から，請求項１に記載した【数
１】を満たすことが，収束Ｖ＝ＵＶ・Ｅ・Ｖであることのみを意味することにはならなｔｈｔｈ
いことも明らかである。
したがって，請求項２が引用する請求項１の「【数１】」での限定構成に関連する先願発明
の「【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖ」の記載におけるＧＤＣＤｔｈＰ
「ＵＶ・Ｅ・Ｖ」と「収束Ｖ」との関係について，ｔｈｔｈ
先願発明は，（ア）収束Ｖ＞ＵＶ・Ｅ・Ｖとなる場合，ｔｈｔｈ
（イ）収束Ｖ＝ＵＶ・Ｅ・Ｖとなる場合，及びｔｈｔｈ
（ウ）収束Ｖ＜ＵＶ・Ｅ・Ｖとなる場合を含むことは明らかである。ｔｈｔｈ
（ｃ）先願明細書の０００５段落及び０００６段落には，「この消去方法によれば，消去中
に，仮に過剰消去になり得るセルがあったとしても，アバランシェ・ホット・キャリヤ注入後
には回復し，最終的にはチャネル不純物濃度（以下，チャネル濃度と略称する）とゲート電圧
によって決まる閾値電圧Ｖ（以下，収束Ｖと称する）に自動的に収束し（セルフ・コンｔｈｔｈ
バージェンス），過剰消去にはならない。例えば，コントロールゲートのゲート電圧ＶがＧ
０Ｖであれば，紫外線によって消去したときの閾値電圧Ｖ（以下，ＵＶ・Ｅ・Ｖと称すｔｈｔｈ
る）を３Ｖとすると，収束Ｖが１．１Ｖとなり，よって過剰消去を抑止することができｔｈ
る。・・・しかしながら，上記の従来の消去方法では，ゲート電圧Ｖおよびソース電圧Ｇ
Ｖが共に０Ｖ，ドレイン電圧Ｖが例えば６Ｖの条件下で行われる。」との記載より，「コＳＤ
ントロールゲートのゲート電圧Ｖが０Ｖであれば，紫外線によって消去したときの閾値電圧Ｇ
Ｖ（以下，ＵＶ・Ｅ・Ｖと称する）」が３Ｖであって，「ゲート電圧ＶおよびソースｔｈｔｈＧ
電圧Ｖが共に０Ｖ，ドレイン電圧Ｖが」「６Ｖの条件下で行わ」れた際に，「収束ＶがＳＤｔｈ
１．１Ｖとな」ることにより，過剰消去が抑止できる。
（ｄ）先願明細書の００１５段落及び００１６段落には，「【数６】
Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するゲートＧＤＣＤｔｈＰ
電圧ＶをコントロールゲートＣＧに印加する。図３に，収束Ｖのゲート電圧Ｖに対するＧｔｈＧ
依存性を示す。これを数式で表わすと，【数７】収束Ｖ＝ＵＶ・Ｅ・Ｖ＋Ｖ−ｔｈｔｈＧ
Ｖ＋Ｖとなる。上述したように，Ｆ−Ｎ・トンネリングによる消去後，ドレイン電圧ＤＰ
ＶＤを印加してアバランシェ・ホット・キャリヤを注入することにより，チャネル濃度とゲー
ト電圧Ｖによって決まる閾値電圧である収束Ｖに収束する（セルフ・コンバージェンＧｔｈ
ス）。すなわち，Ｆ−Ｎ・トンネリングによる消去中に，仮に過剰消去になり得るメモリセル
１があったとしても，アバランシェ・ホット・キャリヤの注入によって回復し，最終的に収束
Ｖに収束するために，過剰消去を防止できる。」と記載され，また，図３には，横軸がｔｈ
「ゲート電圧Ｖ［Ｖ］」で，縦軸が「収束Ｖ［Ｖ］」のグラフが記載され，「ゲート電Ｇｔｈ
圧Ｖ［Ｖ］」と「収束Ｖ［Ｖ］」との関係は，「数７」で表される一次関数であり，さＧｔｈ
らに，ゲート電圧Ｖが０Ｖより大きく，収束Ｖ［Ｖ］が１．１Ｖより大きく，３ＶよりＧｔｈ
小さい（１．１Ｖ＜Ｖ＜３Ｖ）領域には，複数の○が記載されており，この○印は，実測ｔｈ
値と判断するのが相当である。
（ｅ）先願明細書の図１１及び００２６段落には，「上述したように，セルフコンバージェン
スによって書込み後の閾値電圧Ｖのばらつきを小さくできることにより，図１１（Ａ）にｔｈ
示すようにＶばらつきが大きく，まだ点線以上に閾値電圧Ｖが達していないビットがあｔｈｔｈ
ったとしても，セルフコンバージェンスをかけることによって図１１（Ｂ）の状態にすること
ができるので，再度の書込みが必要なくなり，書込み時間の高速化が図れる。」と記載されて
おり，セルフコンバージェンスにより収束後のＶのバラツキが軽減されることも明らかでｔｈ
ある。
（ｆ）上記（ａ）ないし（ｅ）より，先願発明は，上記（ｂ）（ウ）の「収束Ｖ＜ＵＶ・ｔｈ
Ｅ・Ｖとなる場合」を含むことは明らかであり，また，上記（ｃ），図３及びその説明かｔｈ
ら，収束Ｖ［Ｖ］が，ＵＶ・Ｅ・Ｖ（３Ｖ）より小さい値として，実測値が測定されてｔｈｔｈ
おり，さらに，セルフコンバージェンスをかけること（収束Ｖとすること）そのものによｔｈ
り，書込み後の閾値電圧Ｖのばらつきを小さくできる。ｔｈ
したがって，先願発明は，上記（ｂ）の（イ）「収束Ｖ＝ＵＶ・Ｅ・Ｖとなる場合」ｔｈｔｈ
のみでなく，上記（ｂ）の（ウ）「収束Ｖ＜ＵＶ・Ｅ・Ｖとなる場合」，言い換えるｔｈｔｈ
と，「収束Ｖ」が「ＵＶ・Ｅ・Ｖ」より小さな値となる場合も含むことは明らかであｔｈｔｈ
る。
（ｇ）一方，本願明細書の００１７段落及び００２６段落には，「この自己収束消去メカニズ
ムは，ファウラー−ノルドハイムトンネリングによる消去後にアバランシ−ホットキャリア注
入を用いる。アバランシ−ホットキャリア注入により，メモリセルのしきい値電圧が，ある
「定常状態」に収束する。フローティングゲートのアバランシ−ホットホール注入とアバラン
シ−ホットエレクトロン注入との間のバランスが取られると，定常状態に達する。このメカニ
ズムを用いると，過消去されたメモリセルのしきい値電圧をより高いレベルに引上げることが
できる。」（００１７段落），「【発明の概要】本発明は，メモリセルの狭い消去しきい値電
圧分布を達成する回路を提供する。」（００２６段落）と記載されている。
（ｈ）本願明細書の図１３，図１４及び００５８段落及び００５９段落には，「図１３は，
ＶｔｈがＶｇに直接関係する式が引出されることを確認するための実験データを示してい＊
る。メモリセルのしきい値電圧を定常状態に収束させるために，ドレイン妨害電圧およびゲー
ト電圧が印加される。図１３には，３組のデータが示されている。３つのデータの組の各々に
は，６．５ボルトのドレイン妨害電圧Ｖｄが印加される。・・・より大きいゲート電圧Ｖｇを
印加するたびに定常状態のしきい値電圧は上方向にシフトされる。データは，ゲート電圧Ｖｇ
と定常状態のしきい値電圧における電圧のシフトとの間に本質的に直接関係があることを示し
ている。・・・図１４は，ゲート電圧Ｖｇと定常状態しきい値電圧との関係を用いて，自己収
束の間にゲート電圧Ｖｇを消去後の分布７５に与えた場合のデータプロットを示している。・
・・図１４では，過去の定常状態のしきい値電圧Ｖｔｈ７４が，ＵＶ消去しきい値電圧７２＊
と等しくなるようにシフトされる。定常状態しきい値電圧のこのシフトは，印加されるゲート
電圧Ｖｇに直接関係する。印加される１．０ボルトのゲート電圧Ｖｇにより，定常状態しきい
値電圧は，１．０ボルトシフトされる。」と記載されている。
（ｉ）本願明細書の図１１及び００６０落及び００６３段落には，「図１４の領域７８および
７９を図１１の領域７８および７９と比較すると，自己収束の間にゲート電圧Ｖｇを印加する
ことによりメモリセルにおける電子の注入が実質的に増加しかつホール注入が実質的に低減す
ることがわかる。」（００６０段落），「定常状態しきい値電圧をＵＶ消去しきい値電圧
ＵＶ−Ｖｔに近づけるようにシフトさせることにより，消去後のしきい値電圧分布をより狭く
することができる。図１１を参照すると，定常状態しきい値電圧７４はＵＶ消去しきい値電圧
７２よりも約２ボルト低い。図１４においてゲート電圧Ｖｇを印加することにより，定常状態
しきい値電圧７４とＵＶ消去しきい値電圧７２との間の差が解消される。したがって，実質的
により狭い消去後のしきい値電圧分布が得られる。」（００６３段落）と記載されている。
（ｊ）上記（ｇ）及び（ｉ）より，補正発明は，「メモリセルの狭い消去しきい値電圧分布を
達成する回路を提供する」ものであり，また，図１４に記載されるようにＶｔｈ（定常状態＊
しきい値電圧）をＶｔ，ｕｖ（ＵＶ消去しきい値電圧ＵＶ−Ｖｔ）と等しくした場合，及び，
図１３にＶｔが「０．６６Ｖ」，「０．１７Ｖ」と，ＶｔｈをＶｔ，ｕｖより小さくした場＊
合（この場合は本願発明に相当）の，いずれの場合も本願明細書に開示された発明であり，且
つ，いずれの場合も「メモリセルの狭い消去しきい値電圧分布を達成する」ことができること
は明らかである。
（ｋ）したがって，上記（ｆ）及び（ｊ）より，先願発明における「収束Ｖ＜ＵＶ・Ｅ・ｔｈ
Ｖとなる場合」は，補正発明における「Ｖｔｈ（定常状態しきい値電圧）をＶｔ，ｕｖｔｈ＊
（ＵＶ消去しきい値電圧ＵＶ−Ｖｔ）より小さくオフセットした場合」に相当し，両者におい
て，作用効果が同等であるから，補正発明と先願発明は，相違点について，実質的に相違しな
い。
よって，補正発明は，先願発明と実質的に同一であり，しかも，本願の発明者が先願発明に
係る発明者と同一でなく，また，本願の出願時において，その出願人が先願の出願人と同一で
もないから，特許法第２９条の２の規定により特許を受けることができず，補正発明は，その
特許出願の際，独立して特許を受けることができないから，特許法第１７条の２第５項により
準用する同法第１２６条第５項の規定に適合しない。
エ補正却下の結論
以上のとおりであるから，補正後の請求項５に係る発明は，特許法第２９条の２に規定によ
り特許を受けることができず，その特許出願の際，独立して特許を受けることができないか
ら，特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。
よって，請求項５についての補正を含む本件補正は，特許法第１５９条第１項で読み替えて
準用する同法第５３条第１項の規定により却下すべきものである。
(2)本願発明の認定
平成１７年１２月５日付の手続補正は上記のとおり却下されたので，本願の請求項１ないし
２５に係る発明は，平成１６年１１月１０日付けの手続補正書により補正された明細書及び図
面の記載からみて，その特許請求の範囲の請求項１ないし２５に記載された事項により特定さ
れるものであり，その請求項５に係る発明は，その請求項５に記載されている事項により特定
される以下のとおりのものである。
「【請求項５】フローティングゲート，接地に結合されるソース，およびドレインを有す
るＭＯＳ装置と，
前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合され
る，接地電圧と異なる第１の電圧と，
前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合され
る，接地電圧と異なる第２の電圧とを含む，メモリセル。」
(3)先願発明の認定
先願の明細書：特願平４−３４１３２８号（特開平６−７６５８９号公報）
本願の出願の日前の特許出願であって，その出願後に出願公開がされた特願平４−３４１３
２８号の願書に最初に添付された明細書又は図面には，前記(1)アに記載された事項が記載さ
れ，先願明細書には，以下の発明が記載されている。
「Ｆ−Ｎ・トンネリングによる消去後，ドレイン電圧Ｖを印加してアバランシェ・ホットＤ
・キャリヤを注入して，チャネル濃度とゲート電圧Ｖによって決まる閾値電圧である収束Ｇ
Ｖに収束（セルフ・コンバージェンス）させるフラッシュ型ＥＰＲＯＭの消去方法におｔｈ２
いて，
コントロールゲート−フローティングゲート間の結合容量をＣ，フローティングゲート−Ｃ
ドレイン間の結合容量をＣ，紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖ，Ｄｔｈ
プロセスに依存する電圧をＶとするとき，Ｐ
消去後ドレイン電圧Ｖを印加する際に，Ｄ
【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するＧＤＣＤｔｈＰ
ゲート電圧Ｖをコントロールゲートに印加することを特徴とするフラッシュ型ＥＰＲＯＭＧ２
の消去方法。」
(4)本願発明と先願発明の対比
本願の請求項５に係る発明（本願発明）と，先願の明細書に記載された発明（先願発明）と
を対比する。
（ａ）先願発明の「フラッシュ型ＥＰＲＯＭ」は，図２の記載から，「フローティングゲー２
ト」，「接地に結合されるソース」及び「ドレイン」を有していることは明らかであるから，
先願発明の「フラッシュ型ＥＰＲＯＭ」は，本願発明の「フローティングゲート，接地に結２
合されるソース，およびドレインを有するＭＯＳ装置」に相当する。
（ｂ）先願明細書の【０００５】段落の「この消去方法によれば，消去中に，仮に過剰消去に
なり得るセルがあったとしても，アバランシェ・ホット・キャリヤ注入後には回復し，最終的
にはチャネル不純物濃度（以下，チャネル濃度と略称する）とゲート電圧によって決まる閾値
電圧Ｖ（以下，収束Ｖと称する）に自動的に収束し（セルフ・コンバージェンス），過ｔｈｔｈ
剰消去にはならない。」との記載及び，本願明細書の「この自己収束消去メカニズムは，ファ
ウラー−ノルドハイムトンネリングによる消去後にアバランシ−ホットキャリア注入を用い
る。アバランシ−ホットキャリア注入により，メモリセルのしきい値電圧が，ある「定常状
態」に収束する。」（００１７段落）との記載から，先願発明の「収束Ｖ」は，本願発明ｔｈ
の「定常状態しきい値電圧」に相当する。
（ｃ）先願明細書の【００１４】段落の「このＦ−Ｎ・トンネリングによる消去の後，ドレイ
ンＤに例えば６Ｖのドレイン電圧Ｖを印加してアバランシェ・ホット・キャリヤを注入するＤ
（ステップＳ２）。」との記載から，先願発明の「消去後ドレイン電圧Ｖ」は，接地電圧とＤ
異なった値であることは明らかであり，この「消去後ドレイン電圧Ｖ」は，「収束Ｖ」Ｄｔｈ
が得られるように「ドレイン」に結合されているので，先願発明の「消去後ドレイン電圧
Ｖ」は，本願発明の「前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記Ｄ
ドレインに結合される，接地電圧と異なる第１の電圧」に相当する。
（ｄ）先願発明の「ゲート電圧Ｖ」は，図３の縦軸の収束Ｖが「０Ｖ」より大きな電圧Ｇｔｈ
に対応する，図３の横軸の「ゲート電圧Ｖ［Ｖ］」の値が「０Ｖ」より大きい値であるかＧ
ら，接地電圧よりも大きい値（高い値）であることは明らかであり，また，先願発明の「ゲー
ト電圧Ｖ」は，先願明細書の【００１４】段落の「このＦ−Ｎ・トンネリングによる消去のＧ
後，ドレインＤに例えば６Ｖのドレイン電圧Ｖを印加してアバランシェ・ホット・キャリヤＤ
を注入する（ステップＳ２）。このとき，コントロールゲートＣＧには，以下の条件を満足す
るゲート電圧Ｖを印加する。」の記載から，「消去後ドレイン電圧Ｖ」の「ドレイン」へＧＤ
の印加と平行して「フローティングゲート」に印加するために，「フローティングゲート」に
結合されていることは明らかであるから，先願発明の「ゲート電圧Ｖ」は，本願発明の「接Ｇ
地電圧より高い第２の電圧」に相当する。
そして，先願発明の「消去後ドレイン電圧Ｖを印加する際に，Ｄ
【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するＧＤＣＤｔｈＰ
ゲート電圧Ｖをコントロールゲートに印加する」における「ゲート電圧Ｖ」を印加するこＧＧ
とによって，「収束Ｖ」をオフセットしているから，先願発明の「消去後ドレイン電圧ｔｈ
Ｖを印加する際に，Ｄ
【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖなる条件を満足するＧＤＣＤｔｈＰ
ゲート電圧Ｖをコントロールゲートに印加する」ことは，本願発明の「前記定常状態しきいＧ
値電圧をオフセットするように前記フローティングゲートに結合される，接地電圧と異なる第
２の電圧とを含む」ことに相当する。
よって，本願発明と先願発明とは，
「フローティングゲート，接地に結合されるソース，およびドレインを有するＭＯＳ装置
と，
前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合され
る，接地電圧と異なる第１の電圧と，
前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合され
る，接地電圧と異なる第２の電圧とを含む，メモリセル。」である点で一致し，両者の間に相
違点は認められない。
よって，本願発明は，先願発明と実質的に同一であり，しかも，本願の発明者が先願発明に
係る発明者と同一でなく，また，本願の出願時において，その出願人が先願の出願人と同一で
もないから，特許法第２９条の２の規定により特許を受けることができない。
(5)結論
以上のとおりであるから，本願は，請求項１ないし４及び６ないし２５に係る発明を検討す
るまでもなく，拒絶すべきものである。
よって，結論のとおり審決する。
第３当事者の主張
１審決取消事由の要点（本件補正についての判断の誤り）
(1)審決は，補正発明は先願発明と実質的に同一であるので特許法２９条の２の
規定により特許を受けることができず，本件補正は独立特許要件を満たしていない
として本件補正を却下した。
しかしながら，補正発明と先願発明は，①補正発明においては定常状態しきい値
電圧をＵＶ消去しきい値電圧より小さくオフセットするが，先願発明においては，
収束ＶとＵＶ・Ｅ・Ｖとの関係は，収束Ｖ＝ＵＶ・Ｅ・Ｖに限定さｔｈｔｈｔｈｔｈ
れる点，②補正発明ではゲート電圧（第２の電圧）が接地電圧（０Ｖ）よりも高い
ことが限定されているが，先願発明ではゲート電圧が接地電圧（０Ｖ）よりも高く
なければならないという要求は存在しておらず，ゼロよりも低くなる場合がある点
において，実質的に相違している。
上記①について，先願明細書の段落【００１９】，【００２０】の記載による
と，収束Ｖについて，ドレイン電流が流れ始めるのに必要なしきい値電圧（閾ｔｈ
値電圧と同様。以下同じ）よりも高くなるのに十分なようにゲート電圧が設定され
たときの唯一の現実的な関係は，収束Ｖ＝ＵＶ・Ｅ・Ｖである。他方，補ｔｈｔｈ
正発明は定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さい値にオフ
セットするものであり，これはＶ＜ＵＶ・Ｅ・Ｖを意味するから，補正発ｔｈｔｈ
明は，この点において先願発明と相違する。なお，先願図面の図３の直線のグラフ
は，数式に値を代入して算術的に計算された値を示しているに過ぎないから，同図
に収束ＶがＵＶ・Ｅ・Ｖよりも小さくなる場合が記載されているからといｔｈｔｈ
って，先願発明において収束ＶがＵＶ・Ｅ・Ｖよりも小さくなることが証ｔｈｔｈ
明されたということはできない。
上記②について，先願発明は，ゲート電圧を
【数１】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−ＶＧＤＣＤｔｈＰ
によって規定しているところ，先願明細書には【数１】の左辺がゼロよりも大きく
なるような変数は一切記載されていないから，先願発明にはゲート電圧が接地電圧
よりも高くなければならないという要求は存在しない。他方，補正発明はゲート電
圧が接地電圧よりも高いという限定が付加されているものであるから，補正発明は
この点において先願発明と相違する。
したがって，これらの実質的な相違点を看過したされた審決の補正却下の判断は
誤りである。
(2)また，審決は，先願明細書の段落【００２１】∼【００２５】の記載に基づ
くことなく先願発明を認定しているが，段落【００２１】∼【００２５】には先願
発明の他の実施例として，プログラミング後に，しきい値電圧のばらつきを減少す
るために一連の消去動作を繰り返して実行し，その後セルフ・コンバージェンスを
再度実行することが開示されている。これに対して，補正発明は，しきい値電圧分
布を収束させることがメモリ装置の劣化を引き起こしたことを認識してなされたも
のであり，先願発明のセルフ・コンバージェンス及び複数回消去方式のような，し
きい値電圧の収束及び自己収束方式に対し，その改良をもたらすものであるから，
補正発明は，この点においても先願発明と相違するものである。
被告は，この点に関して，段落【００２１】∼【００２５】は，「アバランシェ
・ホット・キャリアの注入」と「メモリセルの消去」の順序が異なる先願明細書の
請求項３∼５に関する記載であると主張するが，キャリアの注入と消去の順序の違
いに重要性は認められず，段落【００２１】∼【００２５】を先願発明の認定の基
礎から除外するべきではない。
(3)以上のとおり，審決は，本件補正に係る独立特許要件についての判断を誤っ
て，本件補正を却下するとの誤った判断をしたものであり，その結果，本件補正後
の請求項に基づいて認定されるべき発明の要旨を，本件補正前の請求項５の記載の
とおり認定したものであるから，発明の要旨認定を誤ったものとして，取消しを免
れない。
なお，仮に，本件補正前の請求項５のとおり発明の要旨認定がされるべきである
としても，当該要旨認定に係る発明（本願発明）と先願発明とは，上記(1)，(2)の
各点と同様の実質的な相違点があるから，本願発明と先願発明が実質的に同一であ
るとした審決の判断は誤りであり，審決は取消しを免れない。
２被告の反論の要点
(1)原告は，補正発明と先願発明との間には，①補正発明においては定常状態し
きい値電圧をＵＶ消去しきい値電圧より小さくオフセットするが，先願発明におい
ては，収束ＶとＵＶ・Ｅ・Ｖとの関係は，収束Ｖ＝ＵＶ・Ｅ・Ｖにｔｈｔｈｔｈｔｈ
限定される点，②補正発明ではゲート電圧（第２の電圧）が接地電圧よりも高いこ
とが限定されているが，先願発明ではゲート電圧が接地電圧よりも高くなければな
らないという要求は存在しておらず，ゼロよりも低くなる場合がある点において，
実質的に相違する旨主張する。
しかしながら，先願明細書には，収束ＶはＵＶ・Ｅ・Ｖより小さいことｔｈｔｈ
が実質的に記載されており，定常状態しきい値電圧をＵＶ消去しきい値電圧より小
さくオフセットすることが実質的に記載されているということができる。また，先
願発明において，セルフ・コンバージェンスのために印加するゲート電圧ＶをＧ
０Ｖより大きくすることは明らかであるから，先願発明のゲート電圧Ｖは補正発Ｇ
明における「接地電圧より高い第２の電圧」に相当する。
審決は，原告が主張する「実質的な相違点」について，上記のとおり判断した
上，補正発明と先願発明が実質的に同一であるとしたものであり，審決の判断に誤
りはない。
(2)また，原告が指摘する先願明細書の段落【００２１】∼【００２５】は，先
願明細書の請求項３∼５についての記載であり，これらは「アバランシェ・ホット
・キャリアの注入」の後に「メモリセルに対する消去を行うことを特徴とするフラ
ッシュ型ＥＰＲＯＭの消去方法」であるから，先願発明とは「アバランシェ・ホ２
ット・キャリアの注入」と「メモリセルの消去」の順序が異なるものであることは
明らかであり，原告の主張は失当である。
(3)したがって，審決の補正却下の判断に誤りはなく，これを前提とする本願発
明の認定，本願発明と先願発明の対比にも誤りはないから，取消事由は理由がな
い。
第４当裁判所の判断
１補正発明
補正発明は，上記第２の２(2)のとおり，本件補正後の請求項５に記載された発
明であり，同請求項を再掲すると，以下のとおりである（下線部分は補正箇所であ
る。）。
「【請求項５】フローティングゲート，接地に結合されるソース，およびドレイ
ンを有するＭＯＳ装置と，
前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに
結合される，接地電圧と異なる第１の電圧と，
前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しき
い値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記
フローティングゲートに結合される，接地電圧より高い第２の電圧とを含む，メモ
リセル。」
２先願発明
(1)先願明細書等における開示
ア先願明細書には下記(ｱ)∼(ｶ)の各記載があり，先願図面には下記(ｷ)の図３
が示されている。
「【産業上の利用分野】本発明は，フラッシュ型ＥＰＲＯＭの消去方法に関し，特に(ｱ)2
ファウラ−ノルドハイム（Ｆ−Ｎ）・トンネリングによる消去の後に，ドレイン電圧を印加し
てアバランシェ・ホット・キャリヤを注入するフラッシュ型ＥＰＲＯＭの消去方法に関す2
（段落【０００１】）る。」
「【従来の技術】フラッシュ（一括消去）型ＥＰＲＯＭにおいては，ソースとフロー(ｲ)2
ティングゲートの間の容量結合比がセルによって違うため，消去後の閾値電圧Ｖにバラツｔｈ
キが生じる。この閾値電圧Ｖのバラツキは，閾値電圧Ｖが０Ｖ未満となる過剰消去の原ｔｈｔｈ
因となる。
過剰消去状態のセルは致命的な欠陥となる。すなわち，ビット線上のあるセルを読み出すと
きに，同一ビット線上に過剰消去のセルがあると，過剰消去状態のセルを通って電流が流れる
ために，オフ状態（書込み状態）のセルをオン状態と誤って判断してしまうことになる。ま
た，過剰消去状態のセルを通って電流が流れることにより，ビット線電位が十分に上がらなく
なるため，書込みもできなくなってしまう。
このフラッシュ型ＥＰＲＯＭの最大の課題であった過剰消去の問題を解決する消去方法と2
して，従来のＦ−Ｎ・トンネリングによる消去後，ドレイン電圧を印加してアバランシェ・ホ
ット・キャリヤを注入する方法が開発された・・・。
この消去方法によれば，消去中に，仮に過剰消去になり得るセルがあったとしても，アバラ
ンシェ・ホット・キャリヤ注入後には回復し，最終的にはチャネル不純物濃度（以下，チャネ
ル濃度と略称する）とゲート電圧によって決まる閾値電圧Ｖ（以下，収束Ｖと称する）ｔｈｔｈ
に自動的に収束し（セルフ・コンバージェンス），過剰消去にはならない。例えば，コントロ
ールゲートのゲート電圧Ｖが０Ｖであれば，紫外線によって消去したときの閾値電圧Ｇ
Ｖ（以下，ＵＶ・Ｅ・Ｖと称する）を３Ｖとすると，収束Ｖが１．１Ｖとなり，よｔｈｔｈｔｈ
（段落【０００２】∼【０００５】）って過剰消去を抑止することができる。」
「【発明が解決しようとする課題】しかしながら，上記の従来の消去方法では，ゲー(ｳ)
ト電圧Ｖおよびソース電圧Ｖが共に０Ｖ，ドレイン電圧Ｖが例えば６Ｖの条件下で行わＧＳＤ
れるが，この状態は書込み時の半選択セル（ビット線；選択，ワード線；非選択）と全く同じ
状態であり，収束Ｖのところでも書込み時にリーク電流が流れるために，書込み時の消費ｔｈ
電流が増大するという問題点がある。
・・・（中略）・・・
本発明は，上述した点に鑑みてなされたものであって，セルフ・コンバージェンスによる過
剰消去抑止の効果を維持しつつ書込み時の消費電流の低減を可能としたフラッシュ型ＥＰＲ2
（段落【０００６】，【０００８】）ＯＭの消去方法を提供することを目的とする。」
「【課題を解決するための手段】上記目的を達成するために，本発明は，Ｆ−Ｎ・ト(ｴ)
ンネリングによる消去の後に，ドレイン電圧Ｖを印加してアバランシェ・ホット・キャリヤＤ
を注入するフラッシュ型ＥＰＲＯＭの消去方法において，コントロールゲート−フローティ2
ングゲート間の結合容量をＣ，フローティングゲート−ドレイン間の結合容量をＣ，紫外ＣＤ
線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖ，プロセスに依存する電圧をＶとすｔｈＰ
るとき，消去後ドレイン電圧Ｖを印加する際に，Ｄ
【数５】
Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−ＶＧＤＣＤｔｈＰ
（段落なる条件を満足するゲート電圧Ｖをコントロールゲートに印加する。」Ｇ
【０００９】）
「【作用】Ｆ−Ｎ・トンネリングによる消去後のセルフ・コンバージェンス時に，上(ｵ)
記条件を満足するゲート電圧Ｖをコントロールゲートに印加することにより，セルフ・コンＧ
バージェンスで収束させる収束Ｖを，フローティングゲート−ドレイン間の結合容量ｔｈ
Ｃで決まるドレイン電流が流れ始める閾値電圧以上にする。これにより，半選択セルにリーＤ
ク電流が流れないため，書込み時の消費電流を低減できる。また，収束ＶをＵＶ・Ｅ・ｔｈ
Ｖとすることにより，ＵＶ・Ｅ・Ｖではメモリセルのフローティングゲートには電荷がｔｈｔｈ
ないことから，収束Ｖが変化しにくく，外部ストレスに対して安定なメモリセルとするこｔｈ
（段落【００１０】）とができる。」
「【実施例】以下，本発明の実施例を図面に基づいて詳細に説明する。・・・（中(ｶ)
略）・・・
次に，本発明による消去方法の処理手順につき，図１のフローチャートにしたがって説明す
る。なお，Ｖ用定電圧発生回路４およびＶ用定電圧発生回路５では，各ステップの処理にＧＤ
応じた適当な値のゲート電圧Ｖおよびドレイン電圧Ｖが適宜発生されるものとする。ＧＤ
先ず，Ｆ−Ｎ・トンネリングによる消去を行う（ステップＳ１）。この処理ステップでは，
コントロールゲートＣＧに高電圧を印加し，ドレインＤを０Ｖにする。コントロールゲート
ＣＧに高電圧が印加されたことにより，フローティングゲートＦＧも高い電位となるため，フ
ローティングゲートＦＧのトンネル部の酸化膜に高電界がかかる。その結果，フローティング
ゲートＦＧからドレインＤへトンネル電流（Ｆ−Ｎ電流）が流れ出るため，消去が行われる。
このＦ−Ｎ・トンネリングによる消去の後，ドレインＤに例えば６Ｖのドレイン電圧ＶをＤ
印加してアバランシェ・ホット・キャリヤを注入する（ステップＳ２）。このとき，コントロ
ールゲートＣＧには，以下の条件を満足するゲート電圧Ｖを印加する。Ｇ
すなわち，コントロールゲートＣＧ−フローティングゲートＦＧ間の結合容量をＣ，フロＣ
ーティングゲートＦＧ−ドレインＤ間の結合容量をＣ，紫外線によって消去したときの閾値Ｄ
電圧ＶをＵＶ・Ｅ・Ｖ，プロセスに依存する電圧をＶとするとき，ｔｈｔｈＰ
【数６】
Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−ＶＧＤＣＤｔｈＰ
なる条件を満足するゲート電圧ＶをコントロールゲートＣＧに印加する。図３に，収束Ｇ
Ｖのゲート電圧Ｖに対する依存性を示す。これを数式で表わすと，ｔｈＧ
【数７】
収束Ｖ＝ＵＶ・Ｅ・Ｖ＋Ｖ−Ｖ＋ＶｔｈｔｈＧＤＰ
となる。
上述したように，Ｆ−Ｎ・トンネリングによる消去後，ドレイン電圧Ｖを印加してアバラＤ
ンシェ・ホット・キャリヤを注入することにより，チャネル濃度とゲート電圧Ｖによって決Ｇ
まる閾値電圧である収束Ｖに収束する（セルフ・コンバージェンス）。すなわち，Ｆ−Ｎｔｈ
・トンネリングによる消去中に，仮に過剰消去になり得るメモリセル１があったとしても，ア
バランシェ・ホット・キャリヤの注入によって回復し，最終的に収束Ｖに収束するためｔｈ
に，過剰消去を防止できる。
・・・（中略）・・・
ところで，セルフ・コンバージェンスによる収束Ｖが，ドレイン電流Ｉが流れ始めるｔｈＤ
閾値電圧以上であっても，収束Ｖ≠ＵＶ・Ｅ・Ｖのときは，フローティングゲートｔｈｔｈ
ＦＧに電荷が入っている状態である。フローティングゲートＦＧに電荷が入っていると，熱や
時間などの外部ストレスによって閾値電圧Ｖが変化し易く，この閾値電圧Ｖの変化は，ｔｈｔｈ
フラッシュ型ＥＰＲＯＭの読出し速度などの仕様の変化につながる。2
そこで，収束Ｖがドレイン電流Ｉが流れ始める閾値電圧以上であって，しかもＵＶ・ｔｈＤ
Ｅ・Ｖの値になるように，セルフ・コンバージェンス時のゲート電圧Ｖを設定する。こｔｈＧ
のように，収束ＶをＵＶ・Ｅ・Ｖとすることにより，ＵＶ・Ｅ・Ｖではメモリセルｔｈｔｈｔｈ
１のフローティングゲートＦＧには電荷がないことから，収束Ｖが変化しにくく，外部スｔｈ
（段落【００１１】∼【００１トレスに対して安定なセルとすることができる。」
６】，【００１９】，【００２０】）
(ｷ)図３
イ上記アの各記載及び図示によると，先願明細書には次の事項が記載されてい
るということができる。
(ｱ)フラッシュ（一括消去）型ＥＰＲＯＭにおいて，しきい値電圧Ｖが２ｔｈ
０Ｖ未満となる過剰消去状態のセルが生じることは，致命的な欠陥となるところ，
この問題を解決する消去方法として，ドレイン電圧を印加してアバランシェ・ホッ
ト・キャリアを注入する方法が開発された。
この方法によると，消去中に仮に過剰消去になり得るセルがあったとしても，ア
バランシェ・ホット・キャリア注入後には回復し，しきい値電圧Ｖ（収束ｔｈ
Ｖ）に自動的に収束（セルフ・コンバージェンス）し，過剰消去とならない。ｔｈ
しかしながら，このような従来の消去方法では，ゲート電圧Ｖ及びソース電圧Ｇ
Ｖが共に０Ｖ，ドレイン電圧Ｖが６Ｖの条件で行われ，書込み時にリーク電流ＳＤ
が流れるために消費電流が増大するという問題点がある。
先願明細書記載の発明は，セルフ・コンバージェンスの効果を維持しつつ，書込
み時の消費電流の低減を可能とするフラッシュ型ＥＰＲＯＭの消去方法の提供を２
目的とする。
(ｲ)先願明細書記載の発明においては，セルフ・コンバージェンスによる収束
Ｖはゲート電圧Ｖに依存し，両者には上記ア(ｷ)の図３に示されるような関係ｔｈＧ
（これを式で表すと，「【数７】収束Ｖ＝ＵＶ・Ｅ・Ｖ＋Ｖ−Ｖ＋ｔｈｔｈＧＤ
Ｖ」となる。ただし，ＵＶ・Ｅ・Ｖは紫外線消去時のしきい値電圧，ＶはＰｔｈＤ
ドレイン電圧，Ｖはプロセスに依存する電圧を意味する。以下同じ。）があるとＰ
の知見に基づいて，Ｆ−Ｎ・トンネリングによる消去後のセルフ・コンバージェン
ス時に，一定の条件（「【数５】Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・ＧＤＣＤ
Ｖ−Ｖ）」との条件。ただし，Ｃはフローティングゲート−ドレイン間のｔｈＰＤ
結合容量，Ｃはコントロールゲート−フローティングゲート間の結合容量を意味Ｃ
する。）を満たすゲート電圧Ｖをコントロールゲートに印加し，収束ＶをドＧｔｈ
レイン電流（リーク電流）が流れ始めるしきい値電圧以上にすることによって，リ
ーク電流が流れないようにし，書込時の消費電流を低減するという発明の目的を達
成する。
(ｳ)さらに，収束Ｖを紫外線消去時のしきい値電圧ＵＶ・Ｅ・Ｖとするｔｈｔｈ
ことにより，フローティングゲートに電荷が入らない状態となり，収束Ｖが変ｔｈ
化しにくく，外部ストレスに対して安定なセルとすることができる。
(2)先願発明の認定
上記(1)によると，先願明細書には，「Ｆ−Ｎ・トンネリングによる消去後，ド
レイン電圧Ｖを印加してアバランシェ・ホット・キャリヤを注入して，チャネルＤ
濃度とゲート電圧Ｖによって決まる閾値電圧である収束Ｖに収束（セルフ・Ｇｔｈ
コンバージェンス）させるフラッシュ型ＥＰＲＯＭの消去方法において，２
コントロールゲート−フローティングゲート間の結合容量をＣ，フローティンＣ
グゲート−ドレイン間の結合容量をＣ，紫外線によって消去したときの閾値電圧Ｄ
をＵＶ・Ｅ・Ｖ，プロセスに依存する電圧をＶとするとき，ｔｈＰ
消去後ドレイン電圧Ｖを印加する際に，Ｄ
Ｖ＞｛１＋（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−ＶＧＤＣＤｔｈＰ
なる条件を満足するゲート電圧Ｖをコントロールゲートに印加することを特徴とＧ
するフラッシュ型ＥＰＲＯＭの消去方法。」との，審決が認定したとおりの先願２
発明が記載されているものと認められる。
さらに，先願明細書には，先願発明を前提として，上記における収束Ｖを紫ｔｈ
外線消去時のしきい値電圧ＵＶ・Ｅ・Ｖとすることにより，外部ストレスに対ｔｈ
する安定性を高めるフラッシュ型ＥＰＲＯＭの消去方法の発明についても記載さ２
れているものと認められる。
３取消事由の検討
先願発明における「フラッシュ型ＥＰＲＯＭ」，「収束Ｖ」及び「消去後２ｔｈ
ドレイン電圧Ｖ」が，補正発明における「フローティングゲート，接地に結合さＤ
れるソース，およびドレインを有するＭＯＳ装置」，「定常状態しきい値電圧」及
び「『前記ＭＯＳ装置に関して定常状態しきい値電圧』が得られる『ように前記ド
レインに結合される，接地電圧と異なる第１の電圧』」に，それぞれ相当すること
について，当事者間に争いはない。
(1)原告は，先願発明においては，「収束Ｖについて，ドレイン電流が流れｔｈ
始めるのに必要なしきい値電圧よりも高くなるのに十分なようにゲート電圧が設定
されたときの唯一の現実的な関係は，収束Ｖ＝ＵＶ・Ｅ・Ｖである。他ｔｈｔｈ
方，補正発明は定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さい値
にオフセットするものであり，これはＶ＜ＵＶ・Ｅ・Ｖを意味するから，ｔｈｔｈ
補正発明は，この点において先願発明と相違する」と主張する。
確かに，先願明細書には，上記２のとおり，収束Ｖを紫外線消去時のしきいｔｈ
値電圧ＵＶ・Ｅ・Ｖとすることにより，外部ストレスに対する安定性を高めるｔｈ
フラッシュ型ＥＰＲＯＭの消去方法の発明が記載されている。２
しかしながら，先願明細書には，上記２(1)のとおり，リーク電流が流れないよ
うにし，書込時の消費電流を低減するという発明の目的が明示されており，この目
的を達成するものとして，先願発明に係る技術思想が開示されているのであるか
ら，先願明細書には，上記のような外部ストレスに対する安定性を高めるフラッシ
ュ型ＥＰＲＯＭの消去方法の前提となる先願発明が，独立の技術思想として開示２
されていることは明らかである。
そうすると，先願発明における収束Ｖは，収束Ｖ＝ＵＶ・Ｅ・Ｖの場ｔｈｔｈｔｈ
合に限定されないものであり，先願発明は，「定常状態しきい値電圧をＵＶ消去電
圧よりも小さくオフセットするもの」（収束Ｖ＜ＵＶ・Ｅ・Ｖ）を含むもｔｈｔｈ
のであるというべきであるから，原告の主張を採用することはできない。
(2)また，原告は，「先願発明にはゲート電圧が接地電圧よりも高くなければな
らないという要求は存在しない。他方，補正発明はゲート電圧が接地電圧よりも高
いという限定が付加されているものであるから，補正発明はこの点において先願発
明と相違する」と主張する。
先願発明は，上記２(1)イ(ｲ)のとおり，セルフ・コンバージェンスによる収束
Ｖはゲート電圧Ｖに依存し，両者には図３（上記２(1)ア(ｷ)）に示されるよｔｈＧ
うな関係があるとの知見に基づくものであり，図３の関係を式で表すと，「【数
７】収束Ｖ＝ＵＶ・Ｅ・Ｖ＋Ｖ−Ｖ＋Ｖ」となるとされるほか，図３ｔｈｔｈＧＤＰ
のグラフは，ゲート電圧＝０Ｖの座標点よりも左下方向（つまり，横軸であるゲー
ト電圧がマイナスの方向）に，わずかではあるが延びていることが認められ，上記
【数７】によって示される式及び図３のグラフのみからすると，ゲート電圧が接地
電圧（０Ｖ）よりも低い場合が想定され得るようにも見える。
しかしながら，先願発明は，上記２(1)イ(ｱ)，(ｲ)のとおり，ゲート電圧ＶがＧ
０Ｖの条件で行われる従来の消去方法において，リーク電流が流れるために書込時
の消費電流が増大するという問題を解決するために，Ｆ−Ｎ・トンネリングによる
消去後のセルフ・コンバージェンス時に，一定の条件（「【数５】Ｖ＞｛１＋Ｇ
（Ｃ／Ｃ）｝Ｖ−ＵＶ・Ｅ・Ｖ−Ｖ）」との条件）を満たすゲート電圧ＤＣＤｔｈＰ
Ｖをコントロールゲートに印加し，収束Ｖをドレイン電流（リーク電流）がＧｔｈ
流れ始めるしきい値電圧以上にするというものであるから，ここで印可するゲート
電圧Ｖが０Ｖ（接地電圧）よりも高いものであることは明らかである。Ｇ
そうすると，先願発明のゲート電圧は，補正発明のゲート電圧と同様，接地電圧
よりも高いものであるから，原告の主張を採用することはできない。
(3)さらに，原告は，先願明細書における段落【００２１】∼【００２５】の記
載を根拠として，先願発明は「セルフ・コンバージェンス及び複数回消去方式のよ
うな，しきい値電圧の収束及び自己収束方式」であるとし，補正発明はこれに対す
る改良をもたらすものであるから，補正発明は，この点においても先願発明と相違
する旨主張する。
ア先願明細書の特許請求の範囲の請求項３∼５は，次のとおり記載されてい
る。
「【請求項３】ＥＰＲＯＭからなるメモリセルがマトリクス状に配置されて構成されたメモ2
リアレイにおいて，ゲート電圧をＶ，紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｇ
Ｖ，プロセスに依存する電圧をＶ，アバランシェ・ホット・キャリヤの注入によって自ｔｈＰ
動的に収束する閾値電圧を収束Ｖとするとき，前記メモリアレイを構成する全てのメモリｔｈ
セルを書込み状態にした後に，
【数３】
Ｖ＝Ｖ＋ＵＶ・Ｅ・Ｖ＋Ｖ−収束ＶＤＧｔｈＰｔｈ
なる条件を満足するドレイン電圧Ｖをドレインに印加することによって閾値電圧を前記収束Ｄ
Ｖに収束させ，しかる後前記メモリアレイを構成するメモリセルに対する消去を行うことｔｈ
を特徴とするフラッシュ型ＥＰＲＯＭの消去方法。2
【請求項４】前記メモリセルに対する消去を，前記メモリアレイを構成する全てのメモリセ
ルに対して，又はセル単位で選択的に行うことを特徴とする請求項３記載のフラッシュ型Ｅ2
ＰＲＯＭの消去方法。
【請求項５】前記メモリセルに対する消去を，
【数４】収束Ｖ＝ＵＶ・Ｅ・Ｖｔｈｔｈ
なる条件を満足する収束Ｖをコントロールゲートに印加することによって行うことを特徴ｔｈ
とする請求項４記載のフラッシュ型ＥＰＲＯＭの消去方法。」2
イ先願明細書の段落【００２１】∼【００２５】には，次の記載がある。
「なお，上記実施例では，図４の例において，１ワード線（＝１セクタ）で，１ワード線の
み消去する場合について説明したが，一括消去を狙う場合には，図５に示すように，ほとんど
のビットの消去Ｖ分布を１Ｖの幅の範囲に入れる必要がある。これは，１本のビット線のｔｈ
２０４８セルのうち１／４が収束Ｖよりも下にいったとしただけでも，５１２セルがリーｔｈ
ク電流を流してしまうからである（１０Ａ／セルとして１ｍＡ）。μ
上述した一連の消去動作を行う場合，メモリアレイを構成するＥＰＲＯＭからなるメモリ2
セルの全てを書込み状態（フローティングゲートに電子が入っている状態）にする動作が消去
動作に先立って行われる。この書込み動作において，書込み速度と書込みディスターブなどの
原因によって書込み後のメモリセルの閾値電圧Ｖが数Ｖの範囲でばらつくことになる。こｔｈ
こで，書込みディスターブとは，書込み時にドレイン又はゲートのいずれか一方にしか電圧を
印加しなかった場合に閾値電圧Ｖが変化しないようにセルが作られるのであるが，ドレイｔｈ
ン又はゲートのいずれか一方だけに電圧を印加した場合でも閾値電圧Ｖがシフトする現象ｔｈ
を言う。
このように，書込み後のメモリセルの閾値電圧Ｖがばらつくことから，深めに閾値電圧ｔｈ
Ｖを書き込まないと，Ｖシフト不足のセルが発生してしまうことになるため，書込み時ｔｈｔｈ
間を長くしなければならない。また，書込みディスターブ特性が悪いときも，Ｖシフト不ｔｈ
足になり，読出し速度が遅くなるなどの悪影響を及ぼすことになる。そこで，本発明による他
の実施例では，メモリセル全てが書込み状態にあるとき，セルフコンバージェンスによって書
込み後のメモリセルの閾値電圧Ｖを，ある一定のＶに収束させるようにしている。ｔｈｔｈ
すなわち，図１０のフローチャートにおいて，先ず，メモリアレイを構成する全てのメモリ
セル（又は，あるブロック内のメモリセル）を書込み状態にし（ステップＳ１１），続いて書
込み後の閾値電圧Ｖのばらつきを小さくするためにセルフコンバージェンスを行う（ステｔｈ
ップＳ１２）。このセルフコンバージェンスでは，書込み後の閾値電圧Ｖを例えば６．５ｔｈ
Ｖに収束させる場合，数７の数式に収束Ｖ＝６．５Ｖを代入することにより，【数８】ｔｈ
Ｖ＝Ｖ＋ＵＶ・Ｅ・Ｖ＋Ｖ−６．５となり，この数式の条件を満足するドレイン電圧ＤＧｔｈＰ
Ｖ，ゲート電圧Ｖをドレイン，ゲートに印加する。ＤＧ
その結果，メモリセルの閾値電圧Ｖは６．５Ｖ付近に収束し，Ｖのばらつきは小さくｔｈｔｈ
なる。このようにしてメモリセルの閾値電圧Ｖを６．５Ｖ付近に収束させ，Ｖのばらつｔｈｔｈ
きを小さくした後，先述した本発明に係る一連の消去動作を実行し（ステップＳ１３），この
消去動作を全ビットに対して終了したと判定する（ステップＳ１４）まで繰り返す。」
ウ上記ア，イによると，先願明細書の段落【００２１】∼【００２５】の記載
は，請求項３∼５に記載された発明の実施例についての記載であると認められ，先
願明細書には，これらの記載によって，書込み後のメモリセルのしきい値電圧
Ｖがばらつくことによる問題を解決するため，メモリセルすべてが書込み状態ｔｈ
にあるとき，セルフ・コンバージェンスによって書込み後のメモリセルのしきい値
電圧Ｖを，ある一定のＶに収束させるようにする発明が開示されているもｔｈｔｈ
のと認められる。
しかしながら，審決及び本判決が，先願明細書に基づいて認定した「先願発明」
は，上記２(1)のとおり，リーク電流が流れないようにし，書込時の消費電流を低
減するという目的を達成するため，同(2)の構成を備えた発明であって，この先願
発明が，先願明細書の請求項３∼５及び段落【００２１】∼【００２５】に開示さ
れた上記発明とは別個の発明と観念されることは明らかである。そして，先願発明
とは別個の発明が，先願発明と並んで先願明細書に開示されており，この発明と補
正発明との間に，仮に原告が主張するような相違があるとしても，先願発明と補正
発明との間に相違があることにはならないから，原告の主張は失当であるといわざ
るを得ない。
(4)上記(1)∼(3)のとおり，補正発明と先願発明との間に原告が主張する相違点
が存在するとは認められず，これらが実質的に同一であるとして，本件補正を却下
した審決の判断に誤りはないから，審決が発明の要旨を本件補正前の請求項５の記
載のとおり認定したことは正当である。
なお，原告は，本願発明と先願発明の対比に関し，両発明は，上記(1)∼(3)にお
ける原告主張と同様の各点において，実質的に相違するとも主張する。
しかしながら，上記第２の２(1)，(2)の各特許請求の範囲を対比すれば明らかな
とおり，補正発明において，「定常しきい値電圧」をオフセットする値が「紫外線
消去時のしきい値電圧より小さな値」に限定され，かつ，「第２の電圧」が「接地
電圧より高い」と限定されているのに対して，本願発明においては，「定常しきい
値電圧」をオフセットする値に限定はなく，「第２の電圧」についても「接地電圧
と異なる」とされる点でのみ先願発明と異なるのであるから，上記(1)∼(3)におい
て説示したところに照らし，本願発明が先願発明と相違しないことは明らかであ
る。
(5)以上によれば，原告主張の取消事由は理由がなく，本件補正を却下した上，
本願発明と先願発明の対比を行い，これらが実質的に同一であるとした審決の判断
に誤りはない。
４結論
以上の次第で，本訴請求は棄却されるべきであるから，主文のとおり判決する。
知的財産高等裁判所第４部
裁判長裁判官
石原直樹
裁判官
榎戸道也
裁判官
杜下弘記

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