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　　　　　　　主　　　文
一　原告の別紙イ号物件目録及び別紙ロ号物件目録記載の各半導体装置の製造及び
販売について、被告が原告に対して特許登録番号第三二〇二七五号特許権の侵害を
理由とする損害賠償請求権を有しないことを確認する。
二　訴訟費用は被告の負担とする。
　　　　　　　事　　　実
第一　当事者の求めた裁判
一　原告
主文と同旨。
二　被告
１　原告の請求を棄却する。
２　訴訟費用は原告の負担とする。
第二　当事者の主張
一　請求の原因
１（一）　原告は、各種の半導体装置及び電子機器等の製造販売を業としている会
社である。
（二）　被告は、アメリカ合衆国デラウエア州法に基づき設立され、肩書地に主た
る事務所を有して、各種の半導体装置の製造販売を業としている会社である。
２　被告は、次の特許権（以下「本件特許権」といい、その発明を「本件発明」と
いう。）を有する。
発明の名称　半導体装置
出願日（特願昭三五―三七四五号（以下「原々出願」という。）の出願日）
昭和三五年二月六日（一九五九年（昭和三四年）二月六日米国特許出願第七九一六
〇二号に基づく優先権を主張）
原々出願に基づく分割出願（特願昭三九―四六八九号。以下「原出願」という。）
の出願日
昭和三九年一月三〇日（前記米国特許出願に基づく優先権を主張）
原出願に基づく分割出願の出願日（特願昭四六―一六三二八〇号）
昭和四六年一二月二一日（前記米国特許出願に基づく優先権を主張）
出願公告日　昭和六一年一一月二七日（特公昭六一―五五二五六号）
登録日　平成元年一〇月三〇日
発録番号　第三二〇二七五号
３　原告は、業として別紙イ号物件目録記載の半導体装置（以下「イ号物件」とい
う。）及びロ号物件目録記載の半導体装置（以下「ロ号物件」という。）を製造
し、使用し、販売している。
　なお、イ号物件のセンスアンプ部分の単位回路ＵＣｎ内のＭＯＳＦＥＴ間の接続
関係は、別紙「センスアンプ部分の単位回路ＵＣｎ内のＭＯＳＦＥＴ間の接続関
係」のとおりである。
４　原告被告間には、従来半導体装置に関する特許について期限を平成二年一二月
末日までとする相互実施許諾契約が存していたが、被告が日本において本件特許権
を取得したのに伴い、被告は、右契約の更新に際し、本件特許権が半導体集積回路
についての基本特許であって原告を含む日本の業者が製造販売する右装置のほとん
ど全てが本件発明の技術的範囲に属すると主張し、このことを理由として原告に対
してもイ号物件及びロ号物件を含む種々の半導体装置につき、原告の売上額に対す
る実施料相当額の金銭支払を要求している。
　しかし、本件発明の優先権主張日後約三〇年にわたる技術的進歩の成果であるイ
号物件及びロ号物件のような超高集積度の装置は、本件発明の技術的範囲に属さ
ず、したがって、原告は、被告に対して、本件特許権の侵害による損害賠償義務を
負うものではない。
　原告被告間には、右のとおり本件特許権侵害による金銭支払いの要否につき深刻
な法律紛争が生じているので、訴えの利益がある。
５　よって、被告が、原告に対して、原告のイ号物件及びロ号物件の製造及び販売
について、本件特許権の侵害を理由とする損害賠償請求権を有しないことの確認を
求める。
二　請求の原因に対する認否
　請求の原因１から３は認める。
　同４は、原告に訴えの利益があることは認め、イ号物件及びロ号物件が本件発明
の技術的範囲に属さず、原告が被告に対して本件特許権の侵害による損害賠償義務
を負うものではないとする点は否認する。
　同５は争う。
三　被告の主張
１　本件特許発明の特許願に添付した明細書（以下「本件明細書」という。）の特
許請求の範囲の記載は、本判決添付の特許出願公告公報（以下「本件公報」とい
う。）の写しの該当欄記載のとおりである。
２　本件発明の構成要件を分説すると、次の構成を有する電子回路用の半導体装置
である。
Ａ１　主要な表面及び裏面を有する単一の半導体薄板を有すること。
Ａ２　右半導体薄板は複数の回路素子を含んでいること。
Ａ３　右回路素子のうち、右薄板の外部に接続が必要とされる回路素子に対して電
気的に接続された複数の引出線を有すること。
ａ　右各回路素子は、右薄板の種々の区域に互いに距離的に離間して形成されてい
ること。
ｂ　右各回路素子は、右薄板の主要な表面に終わる接合により画定されている薄い
領域を少なくともひとつ含んでいること。
ｃ１　不活性絶縁物質が右薄板の表面上に形成されていること。
ｃ２　複数の回路接続用導電物質が、右薄板の表面上に、右不活性絶縁物質上に被
着され、形成されていること。
ｄ１　右各回路素子中の選ばれた薄い領域が右回路接続用導電物質によって電気的
に接続されていること。
ｄ２　かかる電気的接続により右各回路素子間に必要なる電気的回路接続がなさ
れ、電子回路が達成されていること。
ｅ　右電子回路は、右各回路素子及び右回路接続用導電物質によって、本質的に平
面状に配置されていること。
３　本件発明の特徴、作用効果
（一）　本件発明の特徴
　本件発明は、半導体薄板上に電子回路を構成するために、単一の半導体薄板の一
主面上に、離間して形成された複数の回路素子と、それらの回路素子中の選ばれた
薄い領域を相互に接続する不活性絶縁物質上の回路接続用導電物質とを、本質的に
平面状に（二次元的拡がりをもって）配置するという技術的思想を特徴とするもの
であって、「回路素子間の必要な電気的分離と電気的接続とを行い、一個の電子回
路装置にしようとするもの」でもなければ、ましてや、「メサ型の回路素子を集積
し、半導体のバルクの抵抗を利用して回路素子の分離と接続を行う態様のもの」で
もない。
（二）　本件発明の作用効果
　本件発明の作用効果は、次のとおりである。
　即ち、「回路素子が半導体薄板の一面上の不活性絶縁物質上に置かれた複数の導
線により容易に相互接続し得るように、半導体薄板の一面上に、上記表面上で相互
に距離的に離間された関係に形成された回路素子を有する一体化回路にして、これ
により、上記回路素子とそれらの相互接続とを単一の構造になし、コンパクトで機
械的電気的に安定な装置で、かつ高度の複雑さの回路の多様性を可能ならしめたも
のである」（本件公報１欄一三行から二一行）。
　また、本件発明では、「複数の回路素子は前述した様に半導体薄板の一主面上に
平板上に配置され、マスキング、エッチング及び拡散の様な両立性ある工程が一主
面から成し得るので半導体装置の大量生産に適している。更に複数の回路素子の接
続が絶縁物質上で行なうことができるので回路に融通性、多様性があると共に大量
生産に適している」（同５欄二四行から三〇行）。
　このような本件発明の作用効果は、右（一）の技術的思想により初めて達成しう
るものである。
　即ち単一の半導体薄板の一主面上に、離間して形成された複数の回路素子と、そ
れらの回路素子中の選ばれた薄い領域を相互に接続する不活性絶縁物質上の回路接
続用導電物質とを、本質的に平面状に（二次元的拡がりをもって）配置することに
より、半導体薄板上にコンパクトでかつ高度に複雑な電子回路用半導体装置を提供
しうるとともに、かかる半導体装置の大量生産を可能可能としたのである。
（三）　原告は、【Ａ】、【Ｂ】、【Ｃ】、【Ｅ】等の発明を挙げて本件発明が画
期的な発明でないかのような印象を与えようとしているが、原告が主張する【Ａ】
以下の本件発明の特許出願の優先権主張日以前の発明には、本件発明の特徴、即
ち、半導体薄板の一主面上に回路素子と回路接続用導電物質の平面状配置により一
体化された電子回路を形成することを全く開示ないし示唆していない。したがっ
て、右（一）の本件発明の特徴は、本件発明の特許出願の優先権主張日以前におい
て全く新規な技術的思想であったのである。
４　イ号物件及びロ号物件の構成
（一）　イ号物件の構成を本件発明の構成要件の分説に対比して示せば次のとおり
である。
Ａ１′　半導体装置は、単一のＰ型シリコン基板（１）を有し、右基板は表面と裏
面を有する。
Ａ２′　Ｐ型シリコン基板（１）は、二個のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅ
及び（２１）Ｇ並びに二個のＮチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒを含
んでいる。
Ａ３′　各Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇは、端子パッド
（４）ａを介し、電源線（５）ａに電気的に接続されており、また、各Ｎチャネル
型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒは、端子パッド（４）ｂを介し、接地線
（５）ｂに電気的に接続されている。
ａ′　各Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇ並びに各Ｎチャネル
型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒは、互いに間隔をおいて形成されている。
ｂ′　各Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇは、Ｐ型シリコン基
板（１）の表面下に薄く形成された、Ｐ―Ｎ接合により画定されているソース（２
２）Ｅ及び（２２）Ｇ、ドレイン（２３）Ｅ及び（２３）Ｇの各領域を含み、ソー
ス（２２）Ｅ及び（２２）Ｇ、ドレイン（２３）Ｅ及び（２３）Ｇの各領域を画定
するＰ―Ｎ接合はいずれも、右基板（１）内に形成したＮウエル（１６）の表面に
終端部を有している。また、各Ｎチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒ
は、Ｐ型シリコン基板（１）の表面下に薄く形成された、Ｐ―Ｎ接合により画定さ
れているソース（１２）ｍ及び（１２）ｒ、ドレイン（１３）ｍ及び（１３）ｒの
各領域を含み、ソース（１２）ｍ及び（１２）ｒ、ドレイン（１３）ｍ及び（１
３）ｒの各領域を画定するＰ―Ｎ接合はいずれも、Ｐ型シリコン基板（１）の表面
に終端部を有している。
ｃ１′　酸化シリコン膜（２４）及びリンガラス中間層（２９）は、Ｐ型シリコン
基板（１）の表面上に形成されている。
ｃ２′　アルミニウム層（３０）は、シリコン基板（１）の表面上に、酸化シリコ
ン膜（２４）及びリンガラス中間層（２９）上に密着して形成されている。
ｄ１′　一方のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅのソース（２２）Ｅと他方の
Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｇのソース（２２）Ｇは、アルミニウム層（３
０）によって電気的に接続され、一方のＮチャネル型ＭＯＳＦＥＴ（９）ｍのソー
ス（１２）ｍと他方のＮチャネル型ＭＯＳＦＥＴ（９）ｒのソース（１２）ｒは、
アルミニウム層（３０）によって電気的に接続されている。また、一方の、Ｐチャ
ネル型ＭＯＳＦＥＴ（２１）Ｅのドレイン（２３）ＥとＮチャネル型ＭＯＳＦＥＴ
（９）ｍのドレイン（１３）ｍは、アルミニウム層（３０）によって電気的に接続
され、他方の、Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｇのドレイン（２３）ＧとＮチ
ャネル型ＭＯＳＦＥＴ（９）ｒのドレイン（１３）ｒはアルミニウム層（３０）に
よって電気的に接続されている。
ｄ２′　右のような電気的接続により、各二個のＰチャネル型ＭＯＳＦＥＴ（２
１）Ｅ及び（２１）Ｇ並びにＮチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒ間に
必要なる電気的回路接続がなされ、二個のインバータ回路（２０）ａ及び（２０）
ｂからなる遅延電子回路を構成する。
ｅ′　この遅延電子回路は、二個のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２
１）Ｇ、二個のＮチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒ、アルミニウム層
（３０）により、Ｐ型シリコン基板（１）の表面に平面的広がりをもって形成され
ている。
（二）　ロ号物件の構成を本件発明の構成要件の分説に対比して示せば次のとおり
である。
（１）　記憶回路の構成
Ａ１″　半導体装置は、単一のＰ型シリコン基板（１）及びＮ型エピタキシャル層
（９）（以下単に「基板」という。）を有し、右基板は表面と裏面を有する。
Ａ２″　基板は、約三万二〇〇〇個のメモリセル（１０）（たとえば、（１０）ａ
ないしｄ。以下同じ。）を含んでいる。
Ａ３″　メモリセル（１０）は、端子パッド（４）ａないしｃを介し、電源線
（５）ａ、接地線（５）ｂ及び出力線（５）ｃに電気的に接続されている。
ａ″　メモリセル（１０）は、互いに間隔をおいて形成されている。
ｂ″　メモリセル（１０）は、基板の表面下に薄く形成された、Ｐ―Ｎ接合により
画定されているＮ型不純物領域のカソード（１２）（たとえば、（１２）ａないし
ｄ。以下同じ。）及びＰ型不純物領域のアノード（１３）、（１６）（たとえば、
（１３）、（１６）ａないしｄ。以下同じ。）の各領域を含み、右アノード及びカ
ソードの各領域を画定するＰ―Ｎ接合はいずれも、基板の表面に終端部を有してい
る。
ｃ１″　酸化シリコン膜（２６）は、基板の表面上に形成されている。
ｃ２″　ポリシリコン層（２７）及び第１アルミニウム層（２９）は、
基板の表面上に、酸化シリコン膜（２６）上に密着して形成されている。
ｄ１″　メモリセル（１０）のＮ型不純物領域のカソード（１２）は、ポリシリコ
ン層（２７）及び第１アルミニウム層（２９）によって電気的に接続されている。
ｄ２″　右のような電気的接続により、メモリセル（１０）間に必要なる電気的回
路接続がなされ、記憶回路を構成する。
ｅ″　この記憶回路は、メモリセル（１０）、ポリシリコン層（２７）及び第１ア
ルミニウム層（２９）により、基板（１）の表面に平画的広がりをもって形成され
ている。
（２）　出力バッファ回路の構成
Ａ１″　半導体装置は、単一のＰ型シリコン基板（１）及びＮ型エピタキシャル層
（９）（以下単に「基板」という。）を有し、右基板は表面と裏面を有する。
Ａ２″　基板は、ＰＮＰトランジスタ（１７）′ａ、ショットキー・クランプト・
トランジスタ（１７）ＡないしＣ、抵抗（３４）ａないしｅ、ショットキーダイオ
ード（２１）ｄ及び（２１）ｅを含んでいる。
Ａ３″　抵抗（３４）ｂ及び（３４）ｅは、端子パッド（４）ａを介し、電源線
（５）ａに電気的に接続されており、ＰＮＰトランジスタ（１７）′ａ、ショット
キー・クランプト・トランジスタ（１７）Ａを構成するＮＰＮトランジスタ（１
７）ａ及び抵抗（３４）ｄは、端子パッド（４）ｂを介し、接地線（５）ｂに電気
的に接続されており、ショットキー・クランプト・トランジスタ（１７）Ａを構成
するＮＰＮトランジスタ（１７）ａ及びショットキーダイオード（２１）ａ並びに
ショットキーダイオード（２１）ｅは、端子パッド（４）ｃを介し、出力線（５）
ｃに電気的に接続されている。
ａ″　ＰＮＰトランジスタ（１７）′ａ、ショットキー・クランプト・トランジス
タ（１７）ＡないしＣ、抵抗（３４）ａないしｅ、ショットキーダイオード（２
１）ｄ及び（２１）ｅは、互いに間隔をおいて形成されている。
ｂ″①　ＰＮＰトランジスタ（１７）′ａは、基板の表面下に薄く形成された、Ｐ
―Ｎの接合により画定されているＰ型エミッタ領域（１８）′ａ及びＮ＋Ｎ境界
（Ｎ＋型領域とＮ型領域とが接する境界をいう。
以下同じ。）により画定されているＮ＋型コンタクト領域（２８）を含み、これら
の各領域を画定するＰ―Ｎ接合及びＮ＋Ｎ境界は、基板の表面に終端部を有してい
る。
②　ショットキー・クランプト・トランジスタ（１７）ＡないしＣは、基板の表面
下に薄く形成された、Ｐ―Ｎ接合により画定されているＮ型エミッタ領域（１８）
ａないしｃ及びＰ型ベース領域（１９）ａないしｃ並びにＮ＋Ｎ境界により画定さ
れているＮ＋型コンタクト領域（２８）の各領域を含み、これらの各領域を画定す
るＰ―Ｎ接合及びＮ＋Ｎ境界は、いずれも、基板の表面に終端部を有している。
③　抵抗（３４）ａないしｅは、いずれも、基板の表面下に薄く形成された、Ｐ―
Ｎ接合により画定されているＰ型不純物領域（３５）を含み、この領域を画定する
Ｐ―Ｎ接合は、いずれも、基板の表面に終端部を有している。
④　ショットキーダイオード（２１）ｄは、基板の表面下に薄く形成された、Ｎ＋
Ｎ境界により画定されているＮ＋型コンタクト領域（２８）を含み、この領域を画
定するＮ＋Ｎ境界は、基板の表面に終端部を有している。また、ショットキーダイ
オード（２１）ｅは、基板の表面下に薄く形成された、Ｐ―Ｎ接合により画定され
ているＰ型ガードリング領域（３３）を含み、この領域を画定するＰ―Ｎ接合は、
基板の表面に終端部を有している。
ｃ１″　二酸化シリコン隔壁（２４）、（２５）及び酸化シリコン膜（２６）は、
基板の表面上に形成されている。
ｃ２″　ポリシリコン層（２７）及び第１アルミニウム層（２９）は、基板の表面
上に、二酸化シリコン隔壁（２４）、（２５）及び酸化シリコン膜（２６）に密着
して形成されている。
ｄ１″　前記ｂ″①ないし④記載の、ＰＮＰトランジスタ（１７）′ａ、ショット
キー・クランプト・トランジスタ（１７）ＡないしＣ、抵抗（３４）ａないしｅ、
ショットキーダイオード（２１）ｄ及び（２１）ｅの各領域は、ロ号物件目録添付
別表「出力バッファ回路内のトランジスタ、ダイオード、抵抗の接続関係」に示す
とおり、電気的に接続されており、いずれも、
ポリシリコン層（２７）及び第１アルミニウム層（２９）によって、電気的に接続
されている。（なお、右ロ号物件目録添付別表中のアノード（２３）は、いずれも
第１アルミニウム層（２９）により構成されている。）
ｄ２″　右のような電気的接続により、ＰＮＰトランジスタ（１７）′ａ、ショッ
トキー・クランプト・トランジスタ（１７）ＡないしＣ、抵抗（３４）ａないし
ｅ、ショットキーダイオード（２１）ｄ及び（２１）ｅ間に必要なる電気的回路接
続がなされ、出力バッファ回路を構成する。
ｅ″　この出力バッファ回路は、ＰＮＰトランジスタ（１７）′ａ、ショットキ
ー・クランプト・トランジスタ（１７）ＡないしＣ、抵抗（３４）ａないしｅ、シ
ョットキーダイオード（２１）ｄ及び（２１）ｅ並びにポリシリコン層（２７）及
び第１アルミニウム層（２９）により、基板の表面上に平面的広がりをもって形成
されている。
５　イ号物件は、本件発明の構成要件を全て充足するから、本件発明の技術的範囲
に属する。
（一）　イ号物件の遅延電子回路は、本件発明の構成要件の「電子回路」に該当
し、イ号物件は本件発明の構成要件の「電子回路用の半導体装置」を充足する。
（１）　「電子回路」について
（ア）　本件発明における「電子回路」とは、二つ以上の回路素子を電気的に結合
し、電子を利用して所定の動作をする回路である。
（イ）　イ号物件の基板バイアス回路には、入力された電位を二度の反転により同
一の電位を出力させ、電位反転に要した時間分だけ出力信号を遅延させる遅延電子
回路が設けられている。右遅延電子回路は本件発明の「電子回路」に該当する。
（２）　「電子回路用の半導体装置」について
（ア）　本件発明は、単一の半導体薄板に、複数の回路素子及び回路接続用導電物
質等からなる平面状配置された「電子回路」に関するものである。
　したがって、本件発明の技術的範囲に属する半導体装置であるためには、半導体
装置が本件発明の構成要件を充足する電子回路を有していれば足り、同じ半導体装
置が有する他の電子回路がどういうものであるかは問うところではなく、イ号物件
の遅延電子回路が本件特許請求の範囲にいう電子回路の要件を充たしていれば、他
の電子回路がどのようなものであるかを問うまでもない。
（イ）　本件発明の特許請求の範囲には、「複数の回路素子」、「単一の半導体薄
板」、「複数の引出線」、「不活性絶縁物質」、「回路接続用導電物質」、「電子
回路」が規定されており、これらが、構成要件Ａ１ないしｅに規定されたように配
置、形成されたものが、本件発明にいう「電子回路用の半導体装置」である。
　また、本件発明の特許請求の範囲には、半導体装置が「複数の回路素子を含み主
要な表面および裏面を有する単一の半導体薄板」と「複数の引出線」とを有してお
り、「上記複数の回路素子」、「不活性絶縁物質」及び「回路接続用導電物質」が
ａないしｅの要件を充たして、電子回路が形成される旨が明瞭に記載されている。
また、本件発明にあっては、少なくとも一つの「電子回路」の存在を要件とするも
のではあるが、複数の「電子回路」の存在を要件とするものではない。
　したがって、「単一の半導体薄板」に、本件発明の「電子回路」が一つでも形成
されていれば、それ以外の部分にどのようなものが形成されているかに関係なく
（たとえ、それが本件発明の「電子回路」以外の電子回路であっても）、その装置
は、本件発明の技術的範囲に属することになるのである。
（ウ）　原告は、構成要件に「電子回路用の半導体装置」と記載されていることを
根拠として、イ号物件に形成された全ての回路素子、電子回路が本件発明の構成要
件を充足しなければならないと主張する。
　しかしながら、「半導体装置」という語は、極めて多義的であり、「半導体装
置」だから全体の装置に着目しなければならないのではない。本件発明が「電子回
路用の半導体装置」であることをもって、単一の半導体薄板上には、他の電子回路
があってはならないということはできない。本件発明の「半導体装置」は、単一の
半導体薄板に、複数の回路素子及び回路接続用導電物質等からなる平面状配置され
た「電子回路」が形成されたものであるから、単一の半導体薄板に、本件発明の
「電子回路」が形成されている以上、これと一体にいかなる電子回路が形成されて
いても、イ号物件が全体として本件発明の技術的範囲に属するものと解する妨げに
なるものではない。
（二）　イ号物件の構成Ａ１′は、本件発明の構成要件Ａ１を充足する。
（１）　「単一の半導体薄板」について
（ア）　本件発明の構成要件Ａ１の「半導体薄板」とは、文字どおり、半導体から
なる薄板状の物をいい、「単一」とは単体即ち一個という意味である。また、「半
導体薄板」として、実施例ではＰ型ゲルマニウムが用いられているが、シリコンま
たはゲルマニウムが望ましいことが開示されている（本件公報３欄二三行から二五
行）。
（イ）　イ号物件の構成Ａ１′の「単一のＰ型シリコン基板（１）」は、本件発明
の構成要件Ａ１の「単一の半導体薄板」に当たる。
（ウ）　原告は、イ号物件のシリコン基板のような厚い板体が本件発明にいう「半
導体薄板」であるとはいえない旨主張するが、右主張は、「半導体薄板」の厚みま
で特許請求の範囲に記載しなければ、それは実施例に開示された厚みに限定される
というに等しく、失当である。
（２）　「主要な表面及び裏面」について
　本件発明の構成要件Ａ１の「主要な表面及び裏面」とは、「主要な表面」及び
「主要な裏面」である。
　「主要な表面及び裏面」とは、通常にいう薄板の表面及び裏面（他の面よりもは
るかに面積の大きい対向する一対の面）のことを指している。「主要な」というの
は、薄板の表面及び裏面が他の面よりもはるかに面積の大きい面であるから、「主
要な」と記載したまでである。
　実施例では、「主要な表面及び裏面」とは、本件明細書の第１図でいえば、それ
ぞれ、他の面よりもはるかに面積の大きい、上側の面及び下側の面を指している。
　したがって、半導体薄板の表面及び裏面がともに主要な面であるが、右構成要件
は、「主要な表面」及び「主要な裏面」間に形成されたトランジスタの構成につい
て規定するものではない。
（三）　イ号物件の構成Ａ２′は、本件発明の構成要件Ａ２を充足する。
（１）　「回路素子」について
（ア）　本件発明の構成要件Ａ２の「右半導体薄板は複数の回路素子を含んでい
る」とは、文字どおり「半導体薄板」が「複数の回路素子」を有しているという趣
旨であり、「回路素子」とは「電子回路」の構成要素となる素子を意味し、具体的
には、トランジスタ、ダイオード、抵抗蓄電器、抵抗等をいい、ＭＯＳＦＥＴも
「回路素子」に含まれる。
（イ）　本件発明は、回路素子そのものの構成をクレームとするものではない。ま
た、ＭＯＳＦＥＴトランジスタは、前述した本件発明の特徴である平面状配置を可
能にした技術でもなければ、これを不要にした技術でもない。したがって、イ号物
件におけるＭＯＳＦＥＴトランジスタの使用は、イ号物件が本件発明の技術的思想
を利用しているという事実にいささかも影響を与えるものではない。
（ウ）　本件明細書に開示されているバイポーラトランジスタは、【Ｆ】及び
【Ｇ】の発明にかかるプレーナ型のバイポーラトランジスタとは異なるものである
が、右プレーナ型バイポーラトランジスタも本件明細書に開示された従来のバイポ
ーラトランジスタ技術にその基礎を置いており、またＭＯＳＦＥＴトランジスタは
プレーナ型トランジスタに基礎を置いている。
　そうすると、ＭＯＳＦＥＴトランジスタは、本件明細書にいうトランジスタある
いは回路素子という概念を本質的に変えたものではないし、イ号物件におけるＭＯ
ＳＦＥＴトランジスタの機能も回路素子という機能の観点からすれば、本件明細書
の実施例のメサ型バイポーラトランジスタと何ら異なるところはない。
　しかも、【Ｆ】及び【Ｇ】のバイポーラトランジスタの発明は、本件発明の特許
出願の優先権主張日直後であるし、ＭＯＳＦＥＴトランジスタの発明は、その約一
年後にすぎない。
（エ）　原告は、本件発明者が発明当時にＭＯＳＦＥＴを認識していたはずがな
く、仮にＭＯＳＦＥＴを発想したとしても実施できなかったことが明らかであり、
このような出願時に知られておらず実現不可能であった回路素子まで本件発明の回
路素子中に包含されるとする解釈は失当である旨主張する。
　しかし、特許発明の技術的範囲は発明者の認識ないし予想と無関係であり、発明
者の認識や予想の有無にかかわらず、先駆的発明ないし基本発明の技術的思想が利
用されている限り、これらの改良技術は先駆的発明ないし基本発明に対する特許権
の支配に服するものである。
（オ）　イ号物件の構成Ａ２′の「Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅおよび
（２１）Ｇ」、「Ｎチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒ」は、本件発明
の構成要件Ａ２の「回路素子」に当たる。
（２）　「複数の回路素子を含み」について
（ア）　本件発明の構成要件Ａ２の「複数の回路素子を含み」とは、本件発明の
「複数の回路素子」を有することを意味するものの、「含み」といえば、ある物を
有することを意味し、少なくとも、それ以外の物を有してはならないことは意味し
ないこと、本件明細書には、半導体薄板上に本件発明の「複数の回路素子」以外の
回路素子が形成されてはならない、という記載や示唆はないこと、本件明細書の特
許請求の範囲の記載からして、本件発明の「電子回路」は少なくとも一つあれば足
り、また、本件発明の「電子回路」を構成する「複数の回路素子」は数量には何ら
限定がなく、「複数」であれば足りることから、本件発明の「複数の回路素子」以
外の回路素子を有してはならないことを意味するものではない。
（イ）　「抵抗」は、一般には回路素子といわれるものであること、本件公報の第
２図の回路図には本件発明の「回路素子」だけでなくＲとして抵抗が示されている
が、これは本件発明の「回路素子」ではないことから、本件発明の「電子回路」
が、本件発明の「回路素子」でない回路素子をも含みうることは明らかである。
　したがって、半導体薄板に形成された回路素子であれば全て本件発明にいう回路
素子でなければならないものではない。
　仮に、第２図に図示されたＲを回路素子といいがたいとしても、実施例のみをみ
ても、本件発明が、本件発明の「回路素子」でない回路素子を含みうることは開示
されている。
（ウ）　原告は、本件発明の特許出願の優先権証明書に添付されている米国出願の
明細書中の記載を引用して、
構成要件Ａ２にいう「複数の回路素子」とは、本件発明の装置に化体された電子回
路を構成するために必要な全回路素子であり、右回路素子の全構成部分が単一の半
導体薄板内に存し、その「主要な表面及び裏面」にわたる半導体薄板の厚みの全部
を利用して形成されているものである旨主張する。
　しかしながら、右引用中の「ａｎ　ｅｎｔｉｒｅ　ｅｌｅｃｔｒｏｎｉｃ　ｃｉ
ｒｃｉｔ」の冒頭には定冠詞「ｔｈｅ」ではなく不定冠詞「ａｎ」が付されてお
り、また「ｓｉｎｇｌｅ」等の単一を意味する語も付されていないので、英文本来
の意味は、ある電子回路全体のことを指しているにすぎず、全体として単一の電子
回路が半導体薄板に形成されることを述べているものではない。また「Ａｃｃｏｒ
ｄｉｎｇ　ｔｏ　ｔｈｅ　ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　ｔｈｉｓ　ｉｎｖｅｔｉ
ｏｎ」を「本発明の原理によって」と訳すことも誤りであり、本件明細書のとおり
に「本発明の原理によれば」と訳すべきである。したがって、右英文の記載は、
「本発明の原理によれば、……全成分が……組立てられる」という趣旨に理解すべ
きであるから、原告の主張は誤りである。
　また、仮に原告のような解釈が成り立ちうるとしても、右米国特許明細の記載を
もって本件発明の技術的範囲を限定することはできない。
　したがって、半導体薄板上に「複数の回路素子」を含む本件発明の「電子回路」
が形成されていれば、本件発明の技術的範囲に属すると解すべきである。また、回
路素子の全成分が半導体薄板内に組み立てられなければならないこともない。
（エ）　イ号物件の遅延電子回路は、二個のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅ
及び（２１）Ｇ並びに二個のＮチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒから
構成されており、イ号物件は、本件発明の「複数の回路素子を含み」に当たる。
（四）　イ号物件の構成Ａ３′は、本件発明の構成要件Ａ３を充足する。
「複数の引出線」について
（１）　本件発明の構成要件Ａ３の「複数の引出線」とは、複数の回路素子のう
ち、半導体薄板の外部との電気接続が必要な回路素子に対し電気的に接続された引
出線をいう。
　原告は、イ号物件において、外部接続用として用いられている金の線が本件発明
の「引出線」に当たらない旨主張するが、根拠なく実施例に限定するものであって
妥当でない。
　なお「複数の引出線」は、金張りコバル引出線５０として実施例に示されている
（本件公報３欄三三行及び三四行、４欄四二行から５欄二行）。引出線５０は、半
導体薄板に接続されているが、金の線７０を介して薄板の表面にのみ接続されたも
の、直接薄板の裏面にのみ接続されているもの、薄板の表面には金の線７０を介し
て接続され、薄板の裏面には直接接続されているもの、のいずれもが開示されてい
る。
（２）　イ号物件の電源線（５）ａ及び接地線（５）ｂは、本件発明の電気的に接
続された「複数の外部引出線」に相当する。
（五）　イ号物件の構成ａ′は、本件発明の構成要件ａを充足する。
（１）　「種々の区域」について
　本件発明の構成要件ａの「種々の区域」とは、任意の、いろいろなあるいはさま
ざまの区域という意味である。
　イ号物件のａ′の構成は、本件発明の構成要件ａの「複数の回路素子は、薄板の
種々の区域に……形成されており」に当たる。
　原告は、「薄板の種々の区域に……形成されており」について、複数の回路素子
が半導体薄板の全域にわたって種々の区域に分散して配置されているとの意味であ
る旨主張するが、複数の回路素子が、薄板の任意の、いろいろなあるいはさまざま
の区域にわたって形成されているとの意味と解するのが自然である。
（２）　「互いに距離的に離間して」について
（ア）　本件発明の構成要件ａの「互いに距離的に離間して」とは、文字どおり、
構成要件Ａ２の「複数の回路素子」が互いに距離的に離間している、即ち、物理的
に離れている状態をいう。本件発明においてバルク抵抗の利用を本件発明の構成要
件と解することはできない。
　その理由は、次のとおりである。
（イ）　本件明細書の特許請求の範囲にも発明の詳細な説明にもバルク抵抗の利用
の点はもとより、回路素子間の距離的離間により絶縁を達成するということを構成
要件としていない。本件明細書の特許請求の範囲には、「距離的に離間」とあるだ
けで、どのような態様で離間させるのかについて一切限定はない。「距離的に離間
していれば、その離間の態様は問わない」というのが、特許請求の範囲の解釈とし
て合理的である。
　実施例がバルク抵抗を利用しているということはバルク抵抗が本件発明の構成要
件であることの根拠とはなりえない。
（ウ）　本件発明の特許出願の優先権主張日以前の技術的課題としては、そもそも
各回路素子をどのように配置して一体化回路を構成するかが、残されていたのであ
り、これを解決したのが、半導体の一主面上に回路素子を平面状に配置するという
本件発明であった。本件発明の構成要件の全体が新規なものである限り、本件発明
の構成要件の一部として、当然のこと、即ち、複数の回路素子が平面状に配置され
る前提として、各回路素子が物理的に離間しているという技術を採用したとしても
何ら不思議ではない。
（エ）　「回路素子、その接続及び分離」あるいは「回路素子間の電気的分離」
は、電子回路を形成するうえで重要な事項ではあるが、必ず電子回路の発明の構成
要件として記載しなければならない、というようなものではない。
　本件発明において「距離的に離間」した回路素子の電気的分離の態様については
何ら限定はなく、これは、本件発明の構成要件ではないと解したとしても何の問題
もない。また、回路素子間を「距離的に離間」させたとしても、これを電気的に分
離するか、あるいは、回路接続用導電物質によって接続するか、は任意に選択され
るべきものであり、回路素子間を「距離的に離間」させたからといって、電気的分
離をしなければならないというものではない。
　本件発明の特徴は、回路素子及び回路接続用導電物質を平面状に配置して電子回
路を構成するというものであるが、電子回路の構成において、回路素子間の電気的
分離をいかにしようとも、それが物理的に離間して、平面状に配置されていれば、
本件発明を利用することになるのである。
（オ）　原々出願にかかる特許の特許請求の範囲に「上記能動回路素子の薄い領域
と上記受動回路素子との間の薄板を通じて実質的に存在し、それら両者を接続する
薄板の半導体材料自体により形成され、両者間の必要な絶縁を与えるインピーダン
ス」という記載があり、その明細書中に薄板の半導体材料自体により形成されるイ
ンピーダンスの実施例として、バルク抵抗、Ｐ―Ｎ接合、真性半導体が開示されて
いるが、そうだからといって、本件発明の技術的範囲が、原々出願にかかる特許の
特許請求の範囲はもとより、その実施例の範囲に限定される理由は全くない。
　また、原出願は、受動素子及び能動素子間をバルク抵抗等により距離的に離間す
ることにより必要な絶縁を達成することを構成要件とするものであるのに対し、本
件発明は、バルク抵抗の利用の点はもとより、回路素子間の距離的離間により絶縁
を達成するということを構成要件としていない。
　更に、被告は、本件発明の特許出願の手続中で提出された昭和四七年四月二七日
特許庁受付の上申書（甲第六号証の六）において、遅延線２２は、四個の容量素子
を有する一個の回路素子であるから、トランジスタ１４と「距離的に離間」してい
ないと述べたまでであって、「距離的に離間」を「物理的に別々のところに回路素
子を配置する」という意味以外の意味で主張していた訳ではない。
　被告は、本件発明の特許出願の手続中で提出された昭和五七年八月二七日付の意
見書（甲第六号証の一〇の七頁及び八頁）において、「実施の態様では」として、
トランジスタＴ１とＴ２間では抵抗Ｒ５とＲ６、トランジスタＴ１と抵抗蓄電器Ｃ
２Ｒ３間では、Ｒ６、Ｒ５、Ｒ４、トランジスタＴ２と抵抗蓄電器Ｃ１Ｒ８間では
Ｒ５、Ｒ６、Ｒ７が存在し、回路素子間の距離的離間があると述べたものである。
実施例では距離的に離間された回路素子間に抵抗が存在することを具体的に示した
方が特許庁の審査官の理解を助けることになるであろうという必要性を感じて説明
したまでである。また、被告が「回路構成の前提条件」と述べたのは、「距離的に
離間されている回路素子」でなければ、「複数の回路素子間の回路接続」も不要で
あるとの前提に立って、「『距離的に離間されている回路素子』という表現は、複
数の回路素子間の回路接続の前提条件として記載したものであります。」と述べた
までである。
（カ）　イ号物件の構成ａ′は、「各Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び
（２１）Ｇ並びに各Ｎチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒは、互いに間
隔をおいて形成されている。」というのであるから、本件発明の構成要件ａの各回
路素子が薄板の種々の区域に「互いに距離的に離間して」に当たる。
（キ）　イ号物件の遅延電子回路における各回路素子間は、距離的に離間してお
り、このような距離的に離間された回路素子間の電気的分離を確実にするために、
また高集積化するために、ＬＯＣＯＳ酸化膜及び二酸化シリコン隔壁が利用されて
いるにすぎない。
　仮に、電気的分離のために回路素子間の距離的離間が必要だとしても、イ号物件
のＬＯＣＯＳ酸化膜及び二酸化シリコン隔壁は、かかる距離的離間を不要とするも
のではなく、いずれにしろ、距離的離間がなければ電気的分離を達成することは不
可能である。
　したがって、イ号物件において、回路素子間の距離的離間は、電気的分離のため
に必須のものである。
（六）　イ号物件の構成ｂ′は、本件発明の構成要件をｂを充足する。
（１）　「接合」について
（ア）　本件発明の要件ｂは、「複数の回路素子」が半導体薄板の表面に終わる接
合により画定されている薄い領域を少なくとも一つ含んでいることである。
（イ）　本件発明の構成要件ｂの「右薄板の主要な表面に終る接合」とは、半導体
薄板の主要な表面（裏面や側面ではなく）に終端部を有するＰ―Ｎ接合等の接合を
いう。
　本件発明の構成要件ｂにいう「接合」とは、電気的特性の異なる二つの固体領域
の境界のことであるから、濃度の異なるＰ型領域間またはＮ型領域間の接合を含む
と解すべきである。
　原告は、本件発明の要件にいう「接合」がＰ―Ｎ接合を意味し、それ以外の接
合、例えば濃度の異なるＰ型領域間またはＮ型領域間の接合を含まない旨主張して
いるが、妥当でない。
　なお、この点は、イ号物件については、いずれの解釈をとっても本件発明の技術
的範囲に属することには変わりなく何ら実益がないものである。
（２）　「薄い領域」について
（ア）　本件発明の構成要件ｂの「薄い領域」とは、右「接合」により画定されて
いる半導体薄板の厚み方向（半導体薄板の表面及び裏面間）に薄く形成された半導
体不純物領域をいう。
（イ）　イ号物件のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇは、ソー
ス（２２）Ｅ及び（２２）Ｇ、ドレイン（２３）Ｅ及び（２３）Ｇを有し、Ｎチャ
ネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒは、ソース（１２）ｍ及び（１２）ｒ、
ドレイン（１３）ｍ及び（１３）ｒを有しているが、各右ソース及びドレインはい
ずれもＰ型シリコン基板（１）の表面に終わるＰ―Ｎ接合により画定されている。
　イ号物件の各Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）ＧのＰ型不純物
領域であるソース（２２）Ｅ及び（２２）Ｇ並びにドレイン（２３）Ｅ及び（２
３）Ｇ、各Ｎチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒのＮ型不純物領域であ
るソース（１２）ｍ及び（１２）ｒ並びにドレイン（１３）ｍ及び（１３）ｒは、
本件発明の「薄い領域」に相当する。
（３）　「表面」について
（ア）　本件発明の構成要件ｂの「表面」とは、過去に半導体薄板の表面がどこに
あったかを問題にするのではなく、完成された対象物件において半導体薄板の表面
がどこにあるかを規定するものであり、したがって、ＬＯＣＯＳ酸化膜形成以前の
半導体薄板の表面がどこにあったかを問題とするのではなく、ＬＯＣＯＳ酸化膜の
形成されている完成された対象物件における半導体薄板の表面を確定すれば足り
る。
（イ）　イ号物件目録第１７図から明らかなとおり、同図のａ部は、ＬＯＣＯＳ酸
化膜と半導体薄板との境界に位置するのであり、それが基板（１）の表面である。
ＬＯＣＯＳ酸化膜が基板（１）の一部に形成されたとしても何ら異なるところはな
い。
　したがって、イ号物件のｂ′構成は、本件発明の構成要件ｂ「右各回路素子は、
右薄板の主要な表面に終わる接合により画定されている薄い領域を少なくともひと
つ含んでいること。」に当たる。
（七）　イ号物件の構成ｃ１′及びｃ２′は、それぞれ本件発明の構成要件ｃ１及
びｃ２を充足する。
（１）　「不活性絶縁物質」について
（ア）　本件発明の構成要件ｃ１の「不活性絶縁物質」とは、文字どおり、不活性
の絶縁物質であり、複数の回路素子と後記の「回路接続用導電物質」との間などに
所定の絶縁を与えるものである。本件明細書中には、「不活性絶縁物質」の図示は
ないが、「酸化シリコン」を「不活性絶縁物質」として利用する旨の記載がある
（本件公報４欄二六行から三一行、同５欄一五行から一八行）。
（イ）　本件発明においては、「不活性絶縁物質」を半導体薄板の表面上に形成す
ることはその構成要件となっているものの、「不活性絶縁物質」をどのように半導
体薄板の表面上に形成するかについては、何ら問うところがない。したがって、酸
化シリコンの蒸着によって「不活性絶縁物質」を半導体薄板の表面上に形成する
か、あるいは、シリコン半導体の熱酸化によって二酸化シリコンを形成することに
より半導体薄板の表面上に「不活性絶縁物質」を形成するか、については本件発明
の構成要件となっていない。
　本件発明の完成以前より、トランジスタの製造において、シリコン半導体を熱酸
化することにより不純物の拡散マスク等に利用することは公知かつ実施可能だった
のであり、プレーナ技術自体このような従来技術に依拠するものであり、半導体装
置の製造におけるシリコン半導体の熱酸化による二酸化シリコンの利用という観点
からみれば、特に目新しいものではない。
（ウ）　イ号物件の構成ｃ１′の酸化シリコン膜（２４）及びリンガラス中間層
（２９）は、本件発明の「不活性絶縁物質」に相当する。
　本件発明の「不活性絶縁物質」がイ号物件のように「酸化シリコン膜（２４）」
及び「リンガラス中間層（２９）」の二層によって形成されていても、これらが本
件発明の「複数の回路素子」であるＭＯＳＦＥＴと「回路接続用導電物質」である
「アルミニウム層（３０）」との間に所定の絶縁を与えるものである以上、本件発
明の「不活性絶縁物質」であるということに何ら差し支えはない。
（２）　「回路接続用導電物質」について
（ア）　本件発明の「回路接続用導電物質」は、所定の「電子回路」を構成するた
めに「回路素子」間の「薄い領域」間を必要に応じて電気的に接続する導電物質で
ある。
（イ）　イ号物件の構成ｃ２′にいうアルミニウム層（３０）は、本件発明の構成
要件ｃ２の「回路接続用導電物質」に相当する。
「アルミニウム層（３０）」が本件発明の「薄い領域」に相当するＭＯＳＦＥＴ間
のソース及びドレインを電気的に接続する導電物質である以上、本件発明の「回路
接続用導電物質」であるということに何ら問題はない。
（ウ）　なお、原告は、イ号物件における「ポリサイド膜（１５）」が本件発明の
特許出願の優先権主張日以後に導電材料として出現した旨主張するが、イ号物件に
おいては「ポリサイド層（１５）」は本件発明の「薄い領域」に相当するＭＯＳＦ
ＥＴのソース及びドレインを電気的に接続するものではなく、本件発明の要件ｃの
「回路接続用導電物質」に相当するものではないから、イ号物件において「ポリサ
イド層（１５）」の存在について論じることは主張自体失当である。
　また、本件発明の「回路接続用導電物質」は、「金のような金属（良導体）」に
限定されるという原告の主張は根拠がない。
（３）　「被着」について
（ア）　本件発明の「被着」とは、「回路接続用導電物質」が「不活性絶縁物質」
上に接触して形成された状態を指すものであって、本件発明は、このような状態に
するために、導電物質をＣＶＤ法により形成するのか、あるいは、スパッタリング
により形成するのか、は問わないのである。
　「回路接続用導電物質」が右の方法により「不活性絶縁物質」上に接着ないし密
着していても、それが右の状態にあれば「被着」であることは明白である。
　即ち、「回路接続用導電物質」が「不活性絶縁物質」上に「被着」されたこと
は、「回路接続用導電物質」が「不活性絶縁物質」上に接触して形成された状態を
いうものであって、「回路接続用導電物質」が「不活性絶縁物質」に接着している
か否かは、本件発明の構成要件とするところではない。この「被着」された状態
を、【Ｇ】の発明のように、「回路接続用導電物質」を「不活性絶縁物質」上に接
着して形成するか否かは全く別の問題である。
　本件発明の特徴は、半導体の一主面に、回路素子及び回路接続用導電物質を平面
状に配置するということにあり、この技術的思想の下で、本件発明の「被着」と
は、回路接続用導電物質と不活性絶縁物質との配置について規定したものである。
回路接続用導電物質を不活性絶縁物質に接着させるか否かは、本件発明の実施態様
の問題であって、本件発明の構成要件を満足するかどうかの判断には関係ない。
（イ）　イ号物件の構成ｃ２′にいう「アルミニウム層（３０）は、シリコン基板
（１）の表面上に、酸化シリコン膜（２４）及びリンガラス中間層（２９）上に密
着して形成されている。」との構成は、本件発明の構成要件ｃ２の「被着」に相当
する。
（４）　原告は、「本件発明は、半導体薄板を被覆した絶縁物質上に、周知の導電
物質の細い線を置いただけの単純な二層構造であるのに対して、イ号物件は多層構
造であるから、両者はこの点において相違する。」旨主張する。
　しかし、本件発明の要件ｃは、「不活性絶縁物質」と「回路接続用導電物質」の
層構成について規定したものであるが、「不活性絶縁物質」が同一の物質からなる
一つの層から形成されなければならないという限定もなければ、「回路接続用導電
物質」が金属（良導体）により形成されなければならないという限定もない。
（八）　イ号物件の構成ｄ１′及びｄ２′は、それぞれ本件発明の構成要件ｄ１及
びｄ２を充足する。
　本件発明の要件ｄ１及びｄ２は、「複数の回路素子」中の「選ばれた薄い領域」
間の電気的接続により必要な電気的回路接続がなされ、所望の電子回路が達成され
ていれば足り、「選ばれた薄い領域」間以外の接続については、要件ｄ１及びｄ２
の問うところではない。
　原告は本件発明の要件ｄ１及びｄ２の接続について、要件ｄ１の接続とｄ２の接
続とを区別しているが、この区別自体全く根拠のないものである。
　本件発明の要件ｄ１及びｄ２は、いずれも「電気的に接続され」あるいは「電気
的回路接続がなされており」と記載してあるだけで、文理上、原告のように理解す
る余地はない。
（九）　イ号物件の構成ｅ′は、本件発明の構成要件ｅを充足する。
「本質的に平面状に配置されている」について
（１）　本件発明の構成要件ｅの「本質的に平面状に配置されている」とは、電子
回路がそれを構成する回路素子及び回路接続用導電物質により、本質的に平面状
に、即ち、半導体薄板の主要な面に沿って本質的に平面的広がりをもって分布する
ように配置、形成されているということである。これは、電子回路を構成する回路
素子及び回路接続用導電物質が、半導体薄板の主要な面に沿って本質的に二次元的
な広がりをもって分布するように配置、形成されているということであり、電子回
路を構成する回路素子及び回路接続用導電物質が、単に直線状または列状に配置、
形成された構成を排除するものである。したがって、複数の回路素子であってもそ
れが一直線状に配置、形成された場合は、「本質的に平面状」ではない。
（２）　本件明細書の特許請求の範囲の記載において、「上記複数の回路素子及び
上記不活性絶縁物質上の上記回路接続用導電物質によって」のうち、「上記不活性
絶縁物質上の」とある語は「上記回路接続用導電物質」のみを修飾するのであっ
て、要件ｅの意義は「上記電子回路が、上記複数の回路素子及び……上記回路接続
用導電物質によって本質的に平面状に配置されている」という趣旨であり、「上記
不活性絶縁物質」は電子回路の平面状配置とは無関係である。
（３）　イ号物件のｅ′にいう「この遅延電子回路は、二個のＰチャネル型ＭＯＳ
ＦＥＴ（２１）Ｅ及び（２１）Ｇ、二個のＮチャネル型ＭＯＳＦＥＴ（９）ｍ及び
（９）ｒ、アルミニウム層（３０）により、Ｐ型シリコン基板（１）の表面に平面
的広がりをもって形成されている。」は、本件発明の構成要件ｅの「右電子回路
は、右各回路素子及び右回路接続用導電物質によって、本質的に平面状に配置され
ていること。」に当たる。
　イ号物件の「遅延電子回路」を構成する四個のＭＯＳＦＥＴは直線状または列状
になく、拡がって面を構成して配置されており、これが本件発明の平面状配置の要
件を充足することは明白である。
６　ロ号物件は、本件発明の構成要件を全て充足するから、本件発明の技術的範囲
に属する。
（一）　ロ号物件は、本件発明の構成要件の「電子回路用の半導体装置」を充足す
る。
（１）　本件発明における「電子回路」とは、前記５（一）（１）（ア）のとおり
であるところ、ロ号物件の記憶回路部分には、各メモリセルにおいて、電流の導通
の有無に応じて「論理１」または「論理０」のデータを記憶する記憶回路が、同物
件の制御回路部分には、データの出力を制御する出力バッファ回路が、それぞれ設
けられており、右記憶回路及び出力バッファ回路はいずれも本件発明の「電子回
路」に該当する。
（２）　本件発明の「電子回路用の半導体装置」とは、前記５（一）（２）のとお
りであるところ、ロ号物件の記憶回路及び出力バッファ回路が、本件発明の特許請
求の範囲にいう電子回路の要件を充たしていれば、他の電子回路がどんなものであ
るかを問うまでもなく、ロ号物件は、本件発明の技術的範囲に属する。
（二）　ロ号物件の記憶回路及び出力バッファ回路の構成Ａ１″は、本件発明の構
成要件Ａ１を充足する。
（１）　Ｎ型エピタキシャル層（９）は、Ｐ型シリコン基板（１）とともに、シリ
コン半導体材料からなる一個の板状物として基板を構成するものであり、本件発明
の「単一の半導体薄板」の一部である。
　また、本件発明にあっては、一体化回路、即ち、単一の半導体薄板に複数の回路
素子からなる電子回路を構成するというものであって、「単一の半導体薄板」と
は、それが単一であることが肝要なのである。つまり、複数の回路素子が一つの半
導体薄板に形成され、電子回路を構成していることが重要なのである。したがっ
て、「単一の半導体薄板」が一導電型でなければならないとする根拠はなく、基板
が、Ｐ型シリコン基板（１）とＮ型エピタキシャル層（９）によって構成されてい
ても、これを本件発明の「単一の半導体薄板」とみることに何ら問題はない。
（２）　ロ号物件の「基板」は、Ｐ型シリコン基板（１）とＮ型エピタキシャル層
（９）からなるシリコン半導体材料で構成される、一個の板状物であるから、本件
発明の「単一の半導体薄板」に相当する。
（三）　ロ号物件の記憶回路及び出力バッファ回路の構成Ａ２″は、本件発明の構
成要件Ａ２を充足する。
（１）　本件発明の「回路素子」とは、前記５（三）（１）のとおりであるとこ
ろ、ロ号物件の記憶回路の個々のメモリセル（１０）、たとえば（１０）ａないし
ｄは、書込用ダイオード（１１）ａないしｄとスイッチ用ダイオード（１４）ａな
いしｄとが、共通アノード（１３）ａないしｄ（（１６）ａないしｄ）により一体
に形成されており、かつ、「論理１」または「論理０」のデータを記憶するという
単一の機能を有するものであるので、本件発明の「回路素子」に相当し、ロ号物件
の出力バッファ回路のＰＮＰトランジスタ（１７）′ａ、ショットキー・クランプ
ト・トランジスタ（１７）ＡないしＣ、抵抗（３４）ａないしｅ、ショットキーダ
イオード（２１）ｄ及び（２１）ｅは、それぞれ本件発明の「回路素子」に相当す
る。
（２）　本件発明の「複数の回路素子を含み」とは、前記５（三）（２）のとおり
であるところ、ロ号物件の記憶回路のメモリセル（１０）及び出力バッファ回路
は、本件発明の「複数の回路素子を含み」を充足する。
（四）　ロ号物件の記憶回路及び出力バッファ回路の構成Ａ３″は、本件発明の構
成要件Ａ３を充足する。
　本件発明の「複数の引出線」とは、前記５（四）（１）のとおりであるところ、
ロ号物件の電源線（５）ａ、接地線（５）ｂ及び出力線（５）ｃは、本件発明の
「複数の引出線」に相当する。
（五）　ロ号物件の記憶回路及び出力バッファ回路の構成ａ″は、本件発明の構成
要件ａを充足する。
（１）　記憶回路について
　本件発明の「互いに距離的に離間して」とは、前記５（五）（２）のとおりであ
るところ、個々のメモリセル（１０）、たとえば（１０）ａないしｄは、書込用ダ
イオード（１１）ａないしｄとスイッチ用ダイオード（１４）ａないしｄとが、共
通アノード（１３）ａないしｄ（（１６）ａないしｄ）により一体に形成されてお
り、かつ、「論理１」または「論理０」のデータを記憶するという単一の機能を有
するものであるので、一個の「回路素子」を構成する。（なお、メモリセル（１
０）に「論理１」のデータを記億させると、書込用ダイオード（１１）が破壊さ
れ、スイッチ用ダイオード（１４）のみのメモリセル（１０）となる。）
　したがって、書込用ダイオードとスイッチ用ダイオードは別々の回路素子ではな
く一個の回路素子であるメモリセルを構成するにすぎないから、書込用ダイオード
とスイッチ用ダイオードの距離的離間は、問題にならない。
（２）　出力バッファ回路について
　「出力バッファ回路」のショットキーダイオード（２１）ａないしｃは、ＮＰＮ
トランジスタ（１７）ａないしｃとともに、「回路素子」であるショットキー・ク
ランプト・トランジスタ（１７）ＡないしＣを構成するものである。
　したがって、右（１）と同様に、ショットキーダイオードとＮＰＮトランジスタ
の距離的離間は、問題にならない。
（六）　ロ号物件の記憶回路及び出力バッファ回路の構成ｂ″は、本件発明の構成
要件ｂを充足する。
（１）　記憶回路について
（ア）　ロ号物件の記憶回路のメモリセル（１０）のＮ型不純物質領域であるカソ
ード（１２）及びＰ型不純物領域であるアノード（１３）（（１６））は、本件発
明の「薄い領域域」に相当する。
（イ）　本件発明の「表面」とは、前記５（六）（３）のとおりであるところ、ロ
号物件の記憶回路のメモリセル（１０）のアノード（１３）、（１６）のＰ―Ｎ接
合は、二酸化シリコン隔壁（２４）、（２５）の側面に終端部を有しており、かか
る終端部はロ号物件目録第１４図（ａ）及び第１４図（ｂ）のａ部で示されてい
る。右各図から明らかなとおり、基板を構成するエピタキシャル層と二酸化シリコ
ン隔壁（２４）、（２５）の側面の境界は正しく基板の表面であり、したがって、
ａ部が基板の表面にあることは明らかである。よって、ロ物件の「記憶回路」のメ
モリセル（１０）のアノード（１３）、（１６）のＰ―Ｎ接合は基板の表面に終端
部を有している。
（２）　出力バッファ回路について
（ア）　本件発明の「接合」とは、前記５（六）（１）のとおりであるところ、ロ
号物件の出力バッファ回路のＰ―Ｎ接合及びＮ＋Ｎ境界は、いずれも、電気的特性
の異なる二つの半導体領域の境界であるから、本件発明の「接合」に相当する。
（イ）　ロ号物件のＰＮＰトランジスタ（１７）′ａは、Ｐ型エミッタ領域（１
８）′ａ及びＮ＋型コンタクト領域（２８）を、ショットキー・クランプト・トラ
ンジスタ（１７）ＡないしＣは、Ｎ型エミック領域（１８）ａないしｃ、Ｐ型ベー
ス領域（１９）ａないしｃ及び、Ｎ＋型コンタクト領域（２８）を、抵抗（３４）
ａないしｅはＰ型不純物領域（３５）を、ショットキーダイオード（２１）ｄは、
Ｎ＋型コンタクト領域（２８）を、ショットキーダイオード（２１）ｅは、Ｐ型ガ
ードリング領域（３３）を、それぞれ含んでおり、これらはいずれも本件発明の
「薄い領域」に相当する。
（七）　ロ号物件の記憶回路及び出力バッファ回路の構成ｃ１″及びｃ２″は、そ
れぞれ本件発明の構成要件ｃ１及びｃ２を充足する。
（１）　記憶回路について
（ア）　本件発明の「不活性絶縁物質」とは、前記５（七）（１）のとおりである
ところ、ロ号物件の酸化シリコン膜（２６）は、本件発明の「不活性絶縁物質」に
相当する。
（イ）　本件発明の「回路接続用導電物質」とは、前記５（七）（２）のとおりで
あるところ、ロ号物件のポリシリコン層（２７）及び第１アルミニウム層（２９）
は、本件発明の「回路接続用導電物質」に相当する。
（２）　出力バッファ回路について
（ア）　ロ号物件の二酸化シリコン隔壁（２４）、（２５）及び酸化シリコン膜
（２６）は、右（１）（ア）と同様の理由で、本件発明の「不活性絶縁物質」に相
当する。
（イ）　ロ号物件のポリシリコン層（２７）及び第１アルミニウム層（２９）は、
右（１）（イ）と同様の理由で、本件発明の「回路接続用導電物質」に相当する。
（八）　ロ号物件の記憶回路及び出力バッファ回路の構成ｄ１″及びｄ２″は、前
記５（八）と同様の理由により、それぞれ本件発明の構成要件ｄ１及びｄ２を充足
する。
（九）　ロ号物件の記憶回路及び出力バッファ回路の構成ｅ″は、前記５（九）と
同様の理由により、本件発明の構成要件ｅを充足する。
四　被告の主張に対する認否及び原告の反論
１　被告の主張１及び２は認める。
２（一）　被告の主張３（一）は争う。
（二）　同（二）のうち、本件明細書に本件発明が「コンパクトで高度に複雑な回
路装置を可能ならしめた」旨の記載があることは認める。
（三）　本件発明の特徴、作用効果は、次のとおりである。
（１）　本件発明の対象は、電子回路用の半導体装置であり、その第一の目的は、
電子回路の小型化と安定化にあり、特許請求の範囲記載の構成によって、工程の簡
略化等を図り多種多様の複雑な回路を可能にする効果を奏するというものである。
（２）　被告は、単一の半導体薄板の一主面上に、離間して形成された複数の回路
素子と、それらの回路素子中の選ばれた薄い領域を相互に接続する不活性絶縁物質
上の回路接続用導電物質とを、本質的に平面状に（二次元的拡がりをもって）配置
し、電子回路のコンパクト化及び高集積化と量産とを可能にした技術思想を本件発
明の特徴と主張するが、本件発明ないしいわゆる【Ｈ】の発明は、一九四八年の
【Ｉ】及び【Ｊ】による点接触型のトランジスタの開発、次いで【Ｋ】による成長
接合型のトランジスタの発明、一九五六年の【Ｄ】によるメサ型トランジスタの開
発、また、一九五二年の【Ａ】による一つの半導体内に複数の回路素子を収めてな
る固体回路の構想の提唱、その後の【Ｂ】や【Ｃ】（【Ｌ】）の固体回路の発明、
一九五七年の【Ｅ】の移相発振器の発明等を経て、一九五〇年代の始めには公知と
なり、その後半には時代の潮流と化していた電子回路のコンパクト化（一体化）と
いう公知の課題を、半導体薄板内に一主面側から各種の回路素子に必要なＰ―Ｎ接
合を形成して、回路素子間の必要な電気的分離と電気的接続とを行い、一個の電子
回路装置にするという独自の手段により解決しようとしたものである。
本件発明ないし【Ｈ】の発明は、半導体の表裏面にわたるメサ型の回路素子を集積
し、半導体薄板のバルク抵抗を利用して回路素子の電気的分離と接続（絶縁とイン
ピーダンス接続・抵抗接続）を行うという態様のものであったのである。
　したがって、被告のいう回路の一体化、回路素子の離間による平面状配置などは
当業者が普通に考えることであって、本件発明ないし【Ｈ】の発明の核心ではな
い。
３　被告の主張４は、全て争う。
　イ号物件は、複雑な電子回路を化体した一個の物としての一メガビットＤＲＡＭ
装置である。本件発明と対比されるべきは、この一個の装置の構成であって、その
一部ではない。
　また、ロ号物件は、約七万個のダイオードやトランジスタ等を有する複雑な電子
回路を化体した一個の物としての三二キロビットＰＲＯＭ装置であり、本件発明と
対比されるべきは、この一個の装置の構成であって、その一部分ではない。
４（一）（１）　被告の主張５（一）のうち、（１）（ア）は認め、その余は争
う。
（２）　被告において遅延電子回路と主張する基板バイアス回路部分内のリングオ
シレータの一部分は、七段構成のリングオシレータの六段目及び七段目の二段のＣ
ＭＯＳインバータの結合であり、当業者はリングオシレータの一部のＣＭＯＳイン
バータを遅延電子回路として意識することはなく、「電子回路用の半導体装置」に
おける「電子回路」に当たらない。
（３）　本件明細書中には、本件発明の目的ないし作用効果として、①コンパクト
な装置を得られる点（本件公報１欄一九行から二一行、２欄二二、二三行、４欄三
五行から四一行、５欄三一行から６欄四行）、②組立工程段階が比較的少なく（同
４欄三九行）、その製造に当たって、マスキング、エッチング及び拡散の様な両立
性ある工程が半導体薄板の一主面から成し得るので量産に適する点（同５欄二四行
から三〇行）があげられており、また、「本発明の原理に依れば全電子回路の成分
は以降に詳細に説明される技術の適用に依り特徴づけられる様に本体に組立てられ
る。」（本件公報２欄一行から三行）と説明し、本件発明につき、
「高度の複雑さの回路の多様性を可能ならしめたものである。」（同１欄二〇、二
一行）、「回路が多様多様（「多種多様」の誤植）に出来る。」（同二欄一七、一
八行）、「この方法で為され得る回路の組立ての複雑さには限界がない。」（同５
欄三一、三二行）と説明している。
　他方、本件公報中には、一個の半導体薄板を用いて形成された電子回路装置中の
どこか一部に発明の構成を備えた電子回路部分があれば足り、他の回路部分はどう
でもよいということを窺わせる記載は一切ない。
　右によれば、本件発明の対象（保護対象）は、電子回路用の半導体装置、即ち、
電子回路を化体し実現した全体として一個の有形の一体物である。イ号物件は、複
雑な電子回路を化体した一個の物としての一メガビットＤＲＡＭ装置であり、本件
発明と対比されるべきは、この一個の装置の構成であってその一部分ではない。
（二）（１）　被告の主張５（二）は争う。
（２）　「単一の半導体薄板」について
　本件発明では、「半導体薄板」内に回路素子を作り込んでいる。また、能動素子
としてメサ型トランジスタを用いている。右メサ型トランジスタを集積回路の素子
として半導体基板内に作り込もうとすると、右基板の裏面にまで達するコレクタ抵
抗を十分小さくして、コレクタ内の電荷の蓄積時間を押える必要があるため半導体
基板をできるだけ薄くしなければならない。
　ところで、本件明細書には本件発明の「半導体薄板」の厚みを一般的に説明した
記載がない。そこで実施例を見ると、厚みが六三・五μｍのゲルマニウムのチップ
を薄板と称している。この実施例の厚みに限定されるものではないが、本件発明で
は、半導体基板としてかなり薄いものを念頭においている。
　これに対して、対象物件のような高集積度の集積回路に用いられるシリコン基板
は、約五〇〇μｍないしそれに近い厚みである。アナログの小規模の集積回路に用
いられるごく薄いチップの厚みでも二〇〇μｍ程度であるから、これに比べても、
本件発明の例示された半導体薄板は十分薄く対象物件の半導体基板は十分厚い。
このような厚い板体が本件発明にいう「半導体薄板」であるとはいえない。
（３）　「主要な表面及び裏面」について
　本件明細書の発明の一般説明には「主要な表面及び裏面」の解釈の参考となるよ
うな記載が見当たらない。本件明細書中に具体例として開示されている装置は、メ
サ型トランジスタを半導体薄板内に作り込んだものであり、信号を入出力するのに
不可欠なベース、エミッタ及びコレクタにコンタクトしている三つの電極端子のう
ち、コレクタの端子を半導体薄板の裏面に設けている。
　また、出願人が本件発明の特許出願手続中で提出した昭和五七年八月二七日付意
見書（甲第六号証の一〇）中の本件発明にかかる半導体薄板の面について述べてい
る個所には、「薄板の表裏２つの主要な表面」（六頁一九、二〇行）、「表裏ふた
つの主要な面」（一二頁七、八行）と明記されている。
　更に、原々出願の特許公報の訂正公報（甲第三号証の一）の特許請求の範囲に
は、はっきりと半導体薄板の「一つの主面」と「他の主面」という表現が見られ
る。そこでは上表面と下表面（裏面）とを区別しつつ、その双方とも主面であると
し、「一つの主面と他の主面との間の薄板内に形成されている能動回路素子」と記
載している。そして、前同号証に開示されているトランジスタは、本件発明の例に
示されたトランジスタと同一のメサ型トランジスタである。半導体薄板の表面側だ
けを利用してトランジスタを構成することは明示されておらず示唆されてもいな
い。
　そうすると、本件発明の構成要件Ａ１の「主要な表面及び裏面」とは、「主要な
（表面及び裏面）」の意味であり、その半導体薄板は、表裏両面を各主要面として
利用するものである。
　これに対して、イ号物件の電子回路は、厚み約五〇〇μｍの半導体基板の表層の
数μｍを利用して、いわゆるプレーナ型の構成とされており、基板の電子回路より
下の部分は、電子回路の構成部分ではなく、その機械的支持の役目を果たすもので
あるから、基板の裏面が「主要な裏面」であるとはいえない。
（三）（１）　被告の主張５（三）は争う。
（２）　「回路素子」について
（ア）　一般に、特許明細書中の事物を指称する対象語は、その特許出願当時に何
人も予想していなかった事物まで包含することがないように解されているところ、
本件明細書記載の回路に利用されている回路素子は、半導体薄板の表裏面にわたる
右薄板本体の厚み方向の全体で構成されるもの（現実には、【Ｄ】が提案したメサ
型トランジスタ）でしかなく、他方、本件明細書にも原々出願の明細書にも、ＭＯ
ＳＦＥＴの集積回路のように半導体基板の上面側のみに薄層状の回路素子及び電子
回路を形成した構成やＰ型基板の諸所にＮ型のウエルを設け、基板の回路形成部を
単一導電型とすることなく、基板及び右ウエル内に、互いに異なるＮチャネル型Ｍ
ＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴを作る構成についての記載も示唆もない。
（イ）　ＭＯＳＦＥＴは、在来のトランジスタの概念を変える大発明であり、本件
発明の発明者が発明当時認識していなかったものである。
　ＭＯＳＦＥＴは、絶縁ゲート型電界効果トランジスタといわれており、今日では
半導体を利用した三極素子という意味でトランジスタの一種に属するが、それまで
の成長接合型、合金接合型及びメサ型などのバイポーラトランジスタとは、原理的
に異なり、構造、動作及び効果のどれをとっても、著しく異なる。
　また、メサ型トランジスタとプレーナ型バイポーラトランジスタは、表面が完全
に平坦かメサを含む実質的平面かの形状の相違ではなく、Ｐ―Ｎ接合端がどうなっ
ているかの点が基本的な相違点なのである。等しくバイポーラトランジスタといっ
ても、両者は、その基本的構想において全く異なる。
（ウ）　本件明細書中の二重拡散に関する記載は、発明の実施例としてメサ型トラ
ンジスタ及びメサ型のＰ―Ｎ接合キャパシタを用いた回路装置を製造する方法を説
明した個所にあらわれている（本件公報３欄二五行から４欄三行）。この説明によ
れば、メサ型トランジスタのベース領域となる層を拡散によるＰ―Ｎ接合で形成し
た後にエミッタ領域を合金接合により形成するが、右の合金接合に代えて、拡散に
よるＰ―Ｎ接合を設けることによってエミッタ領域を形成することが可能であると
いうことだけである。
本件明細書中に右の二重拡散に言及した抽象的説明があるからといって、右説明が
当時知られていなかったＭＯＳＦＥＴやプレーナ型のトランジスタまで開示してい
るなどとはいえない。
（エ）　イ号物件の装置の電子回路を構成するＭＯＳＦＥＴ（約一一〇万個）は、
本件発明の後に出現し、全構成要素が半導体基板内にあるのではなく基板の上面側
上部のゲート酸化膜の上に設けたゲート電極を必須の構成要素としており、その原
理、構成及び作用効果においてメサ型トランジスタとは全く異なる。
（オ）　したがって、本件発明の構成要件Ａ２の「回路素子」中に、ＭＯＳＦＥＴ
は含まれない。
（３）　「複数の回路素子を含み」について
（ア）　構成要件Ａ２にいう「複数の回路素子」とは、本件発明の装置に化体され
た電子回路を構成するために必要な全回路素子であり、右回路素子の全構成部分が
単一の半導体薄板内に存し、その「主要な表面及び裏面」にわたる半導体薄板の厚
みの全部を利用して形成されていることである。
　即ち、本件明細書中の「本発明の原理に依れば全電子回路の成分は以降に詳細に
説明される技術の適用に依り特徴づけられる様に本体に組立てられる。」（本件公
報２欄一行から三行）との記載がある。これと同様の記載は原々特許の公報中にも
みられ（甲第三号証の一の３欄四三行から４欄二行）、前記引用の本件明細書の記
載は、本件発明の特許出願の優先権証明書に添付されている米国出願の明細書中
の”Ａｃｃｏｒｄｉｎｇ　ｔｏ　ｔｈｅ　ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　ｔｈｉｓ
　ｉｎｖｅｎｔｉｏｎ，ａｌｌ　ｃｏｍｐｏｎｅｎｔｓ　ｏｆ　ａｎ　ｅｎｔｉｒ
ｅ　ｅｌｅｃｔｒｏｎｉｃ　ｃｉｒｃｕｉｔ　ａｒｅ　ｆａｂｒｉｃａｔｅｄ　ｗ
ｈｔｈｉｎ　ｔｈｅ　ｂｏｄｙ　ｓｏ　ｃｈａｒａｃｔｅｒｉｚｅｄ　ｂｙ　ａｄ
ａｐｔｉｎｇ　ｔｈｅ　ｎｏｖｅｌ　ｔｅｃｈｎｉｑｕｅｓ　ｔｏ　ｂｅ　ｄｅｓ
ｃｒｉｂｅｄ　ｉｎ　ｄｅｔａｉｌ　ｈｅｒｅｉｎａｆｔｅｒ．”（甲第六号証の
二の２の四頁七行から一〇行）の翻訳である。この英文は、「本発明の原理によっ
て（「原理によれば」と訳しても同じことである。）、なにか一つの全き（完全
な）電子回路の全ての部品が、以下に詳述される新技術の適用により特徴づけられ
るように本体内に作り込まれるのである。」といった意味であり、そうすると、本
件明細書の前記引用部分中にみられる「電子回路」とは、「なにか一つの全き（完
全な）電子回路」であり、その全部の部品（回路素子）が半導体の本体内に作り込
まれるという趣旨であり、いいかえれば、「全電子回路の成分」とは「全電子回路
の全成分」の意味である。
（イ）　本件発明の構成要件Ａ２の「複数の回路素子」とは、半導体装置内の電子
回路を構成する回路素子の全部の総称である。
　即ち、本件明細書中には、特別の定義をすることなく、総括的に「回路素子」又
は「成分」という語を使用して、例えば「本発明に用いられる回路素子はＮ型もし
くはＰ型いづれか一つの型に導電型を示す単一半導体物質の本体を使用して適当な
導電型の拡散領域を形成しその拡散領域と半導体との間或は拡散領域自体間にＰ―
Ｎ接合を形成することにより達成される。」（本件公報１欄二二行から２欄一
行）、「本発明の原理に依れば全電子回路の成分は以降に詳細に説明される技術の
適用に依り特徴づけられる様に本体に組立てられる。」（同２欄一行から三行）な
どと反復しての説明がある。これらの記載によれば、本件発明の半導体装置におい
ては、半導体薄板内に組み込まれて回路の構成要素となるのは、全回路素子＝受動
及び能動成分（素子）＝希望の各種回路素子＝色々な回路素子＝複数の回路素子で
ある。
　他方、本件明細書のどこをみても、本件発明の装置においては、構成要件Ａ２に
いう複数の回路素子以外の回路素子を半導体薄板の内部に含んでよいとか、半導体
薄板の外部に作りつけてよいなどとする明文の説明はなく、これを示唆する一片の
記載もない。原々特許の明細書やその他の関連出願の公告公報の記載を精査して
も、右のような説明はなく示唆もない。
　したがって、「複数の回路素子」は、その「複数」とは、種々の回路素子の全部
を包摂する広い意味であると解釈するのが至当である。
（ウ）　イ号物件の構成をみると、メモリセル内のキャパシタは、その全体が半導
体薄板の外に形成されている。
（四）（１）　被告の主張５（四）は争う。
（２）　「複数の引出線」について
　本件明細書中には「引出線」とは何かを直接説明した個所がなく、具体例では、
半導体薄板の裏面に合金化して一体に接合され半導体薄板外に延長された薄い切片
を「金張りコバル引出線５０」、「引出線５０」と記載（本件公報３欄三三行、５
欄二行）している以外に「引出線」の語を用いている箇所がない。ところで、本件
明細書には、その第１図中の外部電源及び信号入出力用の前記金張りコバル引出線
５０の他に、トランジスタＴ１のエミッタと接地用の端子（金張りコバル引出線５
０）に接続されている一本の導線７０が他の金の線７０と同様に「金の線７０」と
記載されて「引出線」と「金の線」とが区別され、「引出線」は、半導体薄板の裏
面に合金接合した金張りコバル引出線５０を指す語としてのみ用いられている。
　したがって、要件Ａ３にいう「引出線」は、半導体薄板の裏面に接合された外部
接続端子を指していると解するのが相当であり、半導体基板の表面にあって外部接
続端子といえない金の線などを引出線と解することはできない。
　これに対して、イ号物件の構成をみると、半導体薄板の主要な裏面に取り付けな
ければならない本件発明の引出線を有しておらず、また、本件発明の引出線に対応
するのは、強いていえば、【Ｄ】ドフレームの端子であろうが、これは半導体基板
の外にあり、半導体薄板の裏面に取り付けられていないから、イ号物件は、本件発
明の要件Ａ３の「引出線」の要件を充足しない。
（五）（１）　被告の主張５（五）は争う。
（２）　「種々の区域」について
　イ号物件の被告が指摘する基板バイアス回路部分のリングオシレータ内の二段の
ＣＭＯＳインバータ（目録にいう遅延電子回路）を構成する四個のＭＯＳＦＥＴ
は、右インバータないしＭＯＳＦＥＴが基板の微小な一個所に位置しており、基板
の種々の区域に形成されているとはいえない。
　しかし、イ号物件に組み込まれているメモリアレイ部分に配置されたＭＯＳＦＥ
Ｔ及びキャパシタ並びにセンスアンプ部分及び基板バイアス回路部分に配置されて
いるＭＯＳＦＥＴは、半導体基板（１）及び基板に形成したＮウエル内の種々の区
域に形成されている。
　即ち、要件ａの「上記の複数の回路素子」とは、構成要件Ａ２の「複数の回路素
子」を受けての記載であるから、本件発明の半導体装置が備えている全回路素子の
総称である。本件特許請求の範囲では、要件Ａ３の「外部に接続が必要とされる回
路素子」、要件ｂの「少なくともひとつ」のように、回路素子や薄い領域の数ない
し全部一部の関係について意識したときには、その意味を明確にしようとしてい
る。ところが、本件明細書の記載のどこをみても、それらの回路素子が一個の半導
体装置中にある構成要件Ａ２の複数の回路素子の「うち」の「少くとも」一部の複
数の素子であってよいことを窺わせるに足りる何らの記載もないから、構成要件ａ
では、「複数の回路素子」の全てが右構成要件にいう条件を充たしていることを要
する。
　ところで、本件発明は、複数の回路素子を結合してなる電子回路をできるだけコ
ンパクトにするため（小型化するため）、一つの半導体薄板を主体とし、その内部
に全回路素子を含ませようとする技術的思想に発している。本件明細書に開示され
ている回路をみても、回路及び回路素子は、半導体薄板の全域にわたって形成され
ている。
　そうすると、要件ａの「複数の回路素子は、薄板の種々の区域に……形成されて
おり」とは、複数の回路素子が半導体薄板の全域にわたって配置されることを意味
する。
（３）　「互いの距離的に離間して」について
（ア）　構成要件ａにいう回路素子の距離的離間は、距離の長短を問わない単なる
物理的離間ではなく、回路に所期の動作をさせ、本件発明の目的を達成するのに必
要な抵抗値をもつ距離的離間、いいかえれば、回路素子間に所望の値のバルク抵抗
を介在させるのに必要な距離的離間である。
（イ）　「距離的離間」とは「物理的離間」であり、「距離的」に「離れている」
ことであるところ、本件明細書中の発明の一般説明には距離的離間の意義について
直接的な一般説明がなく、開示例を説明した部分にも、その意味及び技術的意義に
ついて特に言及してはいない。
　次に、本件公報中の開示例をこれについての説明と同公報の第１図及び第２図に
より参酌すると、本件明細書に開示されている電子回路装置は、Ｒ１ないしＲ２と
して示されたバルク抵抗をもつ導電路がなければ、全き電子回路にならないという
点が一つの大きな特徴である。
　また、本件明細書において、本件発明の実施例として、製造工程につき、半導体
薄板への不純物拡散によるＰ―Ｎ接合の形成後に、半導体薄板をエッチングすると
説明し（本件公報３欄七行から一〇行）、「特にこのエッチングは、Ｒ１とＲ２と
回路の他の部分との間に分離を与えるための薄板を通してのスロットを形成し、又
予め計算された形状に全部の抵抗の領域を形成する。」（同４欄九行から一三行）
と記載している。
（ウ）　原々出願の明細書中に現実に開示されている集積回路の各回路素子の離間
は、回路素子の必要な個所に薄板本体による電気接続を図りつつ、回路素子間の電
気的分離のために、スロットと回路素子との位置関係及び素子間に介在する基板の
作用長さ、断面積、比抵抗などから決まってくるバルク抵抗を利用する方式である
ことが明らかである。
　このことは、本件発明の特許出願の優先権証明書に添付された米国特許明細書の
クレイム１４（甲第六号証の二の２の一七頁）の記載からも明らかである。
（エ）　原出願（第一次分割出願）を拒絶した審決の取消訴訟（東京高裁昭和五五
年行ケ第五四号事件、昭和五九年四月二六日判決言渡）当時の原出願の明細書の特
許請求の範囲には、離間が回路素子相互間に必要な絶縁を与えるような離間である
と明記されており、しかも、出願人である本件被告は、右訴訟において、審決の第
一引用例（【Ｅ】特許明細書）の構成と対比して、「離間」という構成が「必要な
絶縁」の作用ないし機能をもつものだと明確に述べている。
（オ）　被告は、本件発明の特許出願手続中で昭和四七年四月二七日特許庁受付の
上申書（甲第六号証の六）において、【Ｅ】特許明細書に示されている発明と本件
発明との相違点として、「【Ｅ】特許に於けるＲＣ遅延線２２は本願における抵
抗・容量素子Ｃ１、Ｒ８或いはＣ２、Ｒ３に相当するものである。【Ｅ】特許にお
ける遅延線２２はトランジスタ１４に対し直接的な電気接続（接触）を有している
のであってトランジスタから離間しているのではない。」と述べ（六頁四行から七
行）、「従って【Ｅ】特許は本願要旨の如き少く共４つの距離的に相互に離間した
回路素子を含（む）……半導体装置を容易に想起せしめる基礎概念は全く示してい
ないのである。」（六頁一五行から二〇行）と記載している。
（カ）　本件発明の特許出願について昭和五七年三月三一日付の拒絶理由通知が発
され、そこでは、距離的に離間された回路素子間はどうなっているのか明細書に具
体的説明がない旨指摘された（甲第六号証の九）。
　これに対して、出願人は、昭和五七年八月二七日付の意見書中で、「「距離的に
離間されている回路素子」という表現は、複数の回路素子間の回路接続の前提条件
として記載したものであります。本願発明に於ける距離的に離間されている複数の
回路素子は本願の実施態様に於いてはトランジスタＴ１、Ｔ２、抗抵蓄電器（Ｃ１
Ｒ８）及（Ｃ２Ｒ３）に対応いたします。そして、これら回路素子間には、半導体
薄板の一部が存在し、実施の態様では少なくとも次に示すような抵抗素子が存在し
得る例として記載されています。即ち、トランジスタＴ１とトランジスタＴ２との
間には抵抗Ｒ５とＲ６；トランジスタＴ１と抵抗蓄電器（Ｃ２Ｒ３）との間には抵
抗Ｒ６、Ｒ５、Ｒ４；トランジスタＴ２と抵抗蓄電器（Ｃ１Ｒ８）との間には抵抗
Ｒ５、Ｒ６、Ｒ７があります。」と説明している。この説明によると、「距離的に
離間されている回路素子」という表現は、「回路接続の前提条件」の記載であると
いうのであって、これは、本件発明では回路素子間の必要な個所を抵抗接続してい
ること、その接続のためには、所定のバルク抵抗値をもたせること、そのためには
素子間の距離的な離間が必須の前提条件であることを述べる趣旨に出たものであ
る。
（キ）　被告のいうとおり本件発明が従来と異なる構想に立った画期的な新規な発
明であるとすると、その機械的構造をどのように構成するのか、その回路素子の構
成はどうか、半導体薄板内に裸で作り込まれている回路素子の電気的分離はどうす
るのか、その回路素子間の電気的接続はどうするのかなどの諸点がことごとく解決
すべき新たな課題であったということになる。特に、集積回路においては、複数の
裸の回路素子を半導体薄板内に剥き出しで作り込むのであるから、回路素子間の電
気的分離は解決しなければならない最重要の技術的課題ということになり、この課
題の解決なしには新規の回路装置など成り立たない。そして、本件明細書には、バ
ルク抵抗による分離以外の構成は全く開示されていないのである。
　原々特許明細書中にはＰ―Ｎ接合による分離を考えたらしい記載はあるが（甲第
三号証の一の４欄一八行から二一行）、抽象的であって、実際にどのようにすれば
よいのか不明であり、しかも、本件明細書では右Ｐ―Ｎ接合についての記載が削除
されている。本件明細書の開示例について、二つのメサ型トランジスタ間をＰ―Ｎ
接合により分離しようとすると、どのような構成になるのか全く不明である。
（ク）　イ号物件の全体装置内のＭＯＳＦＥＴの配置間隔についていうと、別紙イ
号物件目録四、①記載のとおり、メモリアレイ部分（２）のビット線方向に並ぶ約
一〇〇万個のＭＯＳＦＥＴは、目録の第５、６図に示されている隣り合う一対のＭ
ＯＳＦＥＴ（９）ａ、（９）ｂのドレイン（１３）ａ（（１３）ｂ）のように、二
個ごとにドレインを共通にして部分的に重合しており、距離的に離間していない。
即ち、約一〇〇万個のＭＯＳＦＥＴの全ては、隣り合うＭＯＳＦＥＴと一部分が重
合しており、一個ごとに他から独立しているＭＯＳＦＥＴは存しない。
　また、メモリアレイ部分の約一〇〇万個のキャパシタは、目録の第６、７図に示
されているキャパシタ（１０）ａないし（１０）ｄのように、前記ＭＯＳＦＥＴ
（９）ａないし（９）ｄのソース（１２）ａないし（１２）ｄの直上の半導体基板
（１）外の上部に、右各ソース（１２）ａないし（１２）ｄと直接に接触して配置
されており、右ＭＯＳＦＥＴと距離的に離間していない。
　別紙イ号物件目録五①記載のとおり、センスアンプ部分（２）’のＭＯＳＦＥＴ
約一万六〇〇〇個のうち、センスアンプ回路を構成する約八〇〇〇個のＭＯＳＦＥ
Ｔは、たとえば目録第１０、１１図に示すＭＯＳＦＥＴ（９）ｉと（９）ｊの各ソ
ース（１２）ｉと（１２）ｊのように、ワード線方向に隣り合うものが二個ごとに
ソースを共通にして一部分が重合しており、距離的に離間していない。
　基板バイアス回路部分のＭＯＳＦＥＴ六三個中の三二個は隣り合うＭＯＳＦＥＴ
とソース又はドレインを共通にして一部分が重合しており、距離的に離間していな
い。
　以上のとおり、イ号物件の基板の種々の区域に形成されたＭＯＳＦＥＴのほとん
ど全部（全数の九六％以上）は、互いに接触し又は一部分が重合しているのであっ
て、この構成は、要件ａの回路素子の「互に距離的に離間して形成され」た構成と
は異なる。
（ケ）　また、別紙イ号物件目録六、①記載のとおり、たとえば、基板バイアス回
路部分のリングオシレータ内の遅延電子回路と称されている二段のＣＭＯＳインバ
ータのうち、ＣＭＯＳのインバータ（２０）ａを構成するＮチャネル型ＭＯＳＦＥ
Ｔ（９）ｍは基板（１）内に、同じくＰチャネル型ＭＯＳＦＥＴ（２１）Ｅは基板
（１）内に形成したＮウエル（１６）内に各配置され、右各ＭＯＳＦＥＴのドレイ
ン（１３）ｍと（１３）Ｅとの間隔は、約一五μｍである。
　また別紙イ号物件目録四①に記載のとおり、メモリアレイ部分の前記の共通ドレ
インを有する二個一対のＭＯＳＦＥＴと隣り合う他の一対のＭＯＳＦＥＴとの間
隔、別紙イ号物件目録五①の記載のとおり、センスアンプ部分の互いに一部分が重
合していないＭＯＳＦＥＴの間隔は約二・〇μｍないし約三・五μｍである。
　これらのＭＯＳＦＥＴは、そのままでは電気的分離が不可能で回路が所期の動作
をしない。そこで、基板（１）内の右ＭＯＳＦＥＴ間を隔てる場所には、Ｐ（＋）
型不純物領域（１８）を設け、その上に部分埋置されたＬＯＣＯＳ酸化膜（１９）
と酸化シリコン膜（２４）を設けて電気的分離を達成している。
　このように、被告が指摘する基板バイアス回路部分のリングオシレータ内の二段
のＣＭＯＳインバータを構成する四個のＭＯＳＦＥＴをみても、距離的離間によっ
て電気的に分離されているのではない。
（六）（１）　被告の主張５（六）は争う。
（２）　本件発明の構成要件ｂは
①　半導体薄板の内部に含まれている回路素子のすべてがＰーＮ接合によって画定
された薄い領域を有し、
②　このＰ―Ｎ接合は、半導体薄板の主要な表面に終端しているが、右の主要な表
面とは、複数の回路素子（メサ型）が作られたとき形成され、その後の被覆工程を
経ても、被覆前の表面として識別できるように、そのまま残っている表面である、
との趣旨と解される。
（３）　「接合」について
（ア）　本件発明の構成要件ｂの「接合」はＰ―Ｎ接合である。その理由は、次の
とおりである。
①　本件発明のように半導体だけで構成される回路素子にとってＰ―Ｎ接合の存在
は必須不可欠である。
②　本件明細書の「本発明に用いられる回路素子はＮ型もしくはＰ型いづれか一つ
の型に導電型を示す単一半導体物質の本体を使用して適当な導電型の拡散領域を形
成しその拡散領域と半導体との間或は拡散領域自体間にＰ―Ｎ接合を形成すること
により達成される。」との記載（本件公報１欄二二行から２欄一行）は、各回路素
子が単一導電型（Ｐ型かＮ型のいずれか一方の導電型であって、薄板内部に異なる
導電型の部分を有しない構造）の単一半導体薄板本体内に一つ又は二つのＰ―Ｎ接
合を形成することにより回路素子として完成されることを意味するものである。
③　本件公報の中で「接合」の語を用いている個所は、半導体薄板本体内に不純物
を導入して形成されている接合で、全て「Ｐ―Ｎ接合」又は「拡散Ｐ―Ｎ接合」で
ある。
（イ）　本件発明の構成要件ｂの「上記の複数の回路素子」は、構成要件ａの「上
記の複数の回路素子」と同義であり、本件発明の半導体装置が備えている全回路素
子の総称であるところ、本件発明のように半導体だけで構成される回路素子にとっ
てＰ―Ｎ接合の存在は必須不可欠であり、前記のとおり本件発明の構成要件Ａ２に
よれば半導体薄板内に回路素子を作り込んで電子回路を形成しているから、必ず回
路素子内にＰ―Ｎ接合を有していなければならず、したがって、要件ｂの「接合」
は、半導体薄板の内部に含まれている回路素子の全てがＰ―Ｎ接合によって画定さ
れていることを意味する。
（４）　「薄い領域」について
　要件ｂの「薄い領域」は、主要な表面に終わるＰ―Ｎ接合によって画定された領
域である。
　薄い領域が接合によって画定されているという記載の趣旨は、メサ型トランジス
タのベース領域の全周縁が半導体薄板の主要な表面に終端するＰ―Ｎ接合で決まっ
ており、エミッタ領域の全周縁が半導体薄板のベース領域内の表面に終端するＰ―
Ｎ接合で決まっているということである。
（５）　「主要な表面」について
　「上記薄板の主要な表面」とは、要件Ａの「主要な表面及び裏面」という記載を
受けた語であって、右の表面及び裏面のうちの前者の面のことである。この表面
は、半導体薄板の原材料の表面ではなく、エッチング等により成形されて複数の回
路素子を作り込んだ状態における薄板のＰ―Ｎ接合が形成された側の一面であるこ
とはいうまでもない。たとえば、メサ型の回路素子について具体的にいうと、①　
形成されたメサの頂面、②　メサを盛り上げている基準面、③　メサの側部を形成
する傾斜面、を合わせた全体の面をいうと解するのが相当である。メサの側壁傾斜
面を含めて表面と解さないと、本件明細書に例示されている装置のキャパシタＣ１
及びＣ２（一つのＰ―Ｎ接合がメサの側壁傾斜面に終端している。）は、要件ｂを
みたさないということになるが、それでは、明細書の全体の趣旨と平仄が合わなく
なり、論理的解釈としても合理的解釈としても妥当でない。
（６）　「Ｐ―Ｎ接合が表面で終る接合」について
　本件発明の構成要件ｂのＰ―Ｎ接合が表面で終る接合とは、メサ型構造であるこ
とを意味するものである。
　即ち、本件明細書には、「本発明に用いられる回路素子はＮ型もしくはＰ型いづ
れか一つの型に導電型を示す単一半導体物質の本体を使用して適当な導電型の拡散
領域を形成しその拡散領域と半導体との間或は拡散領域自体間にＰ―Ｎ接合を形成
することにより達成される。」（１欄二二行から２欄一行）と記載している。この
記載は、各回路素子が単一導電型（Ｐ型かＮ型のいずれか一方の導電型であって、
薄板内部に異なる導電型の部分を有しない構造）の単一半導体薄板本体内に一つ又
は二つのＰ―Ｎ接合を形成することにより回路素子として完成されることを意味す
る。
　このように、一つの単一導電型の半導体内に素子としての全構成部分を収めた回
路素子として本件発明の特許出願の優先権主張日当時すでに知られていたものに
は、成長接合型や合金接合型のＰ―Ｎ接合を有するものもあったが、最も新しいト
ランジスタは、本件明細書が引用する【Ｄ】の文献（甲第二号証の五欄三行から八
行）に記載されているメサ型トランジスタであった。原々特許明細書は、端的に、
「トランジスタ、ダイオード及び蓄電器の接合区域は薄板上に適当なメサを成形す
ることによって形成される。」と説明しており（甲第三号証の一の８欄三〇行から
三二行）、右以外の構成のものを全く記載又は示唆していない。そして、本件明細
書は、トランジスタとして右のメサ型トランジスタ、キャパシタとしてメサ型のＰ
―Ｎ接合キャパシタを開示しているだけである。
　また、本件発明以前に知られていた個別素子は、成長接合型のトランジスタも合
金接合型のトランジスタもＰ―Ｎ接合端を半導体基板本体の一主面のみに終端させ
た構成ではなく、唯一の例外は、ベル研究所の【Ｄ】が発表したメサ型トランジス
タである。本件発明は、この最新型といえるメサ型を採用して固体回路を構成した
わけである。
　そして、本件明細書に開示された実施例に即していえば、半導体薄板（仮にＰ型
とする。）の主要な表面は、まず、半導体薄板材料を平垣に研磨し、その一方の表
面の全面から反対導電型の不純物（Ｎ型不純物）を薄く層状に拡散して、拡散層と
薄板本体との間に平垣なＰ―Ｎ接合面を形成し、これを所定の大きさに切って裏面
をラップ研磨する。その後の工程で、トランジスタのエミッタとなる部分に、合金
接合によって薄板の表面に終端するＰ―Ｎ接合を形成し、その後にエッチングによ
りメサ型のトランジスタとメサ型のＰ―Ｎ接合キャパシタと右両者間に介在させる
バルク抵抗の領域とを形成する。このエッチング工程によって、当初の拡散により
形成されたＰ―Ｎ接合面は、各回路素子の所在する個所を除いてカットされる。そ
れで、右回路素子のＰ―Ｎ接合面が半導体薄板の表面側のメサの側面に露呈して終
端し、トランジスタのエミッタを画成するＰ―Ｎ接合はメサの頂面に露呈して終端
した形状になるのである。
（７）　イ号物件の基板バイアス回路部分内の各Ｎチャネル型ＭＯＳＦＥＴは、い
ずれもＰ型のシリコン基板とのＰ―Ｎ接合により画定されたソース及びドレイン
（薄い領域）を有し、Ｐチャネル型ＭＯＳＦＥＴは、右基板内に形成したＮウエル
（Ｎ型領域）とのＰ―Ｎ接合により画定されたソース及びドレイン（薄い領域）を
有するが、前記各ＭＯＳＦＥＴの薄い領域であるソース及びドレインを画定するＰ
―Ｎ接合は、いずれもゲート電極（１４）ａないしｄ下では基板（１）の上面側上
部のゲート酸化膜（１１）ａないしｄに達し、その余は基板（１）に部分埋置され
たＬＯＣＯＳ酸化膜（１９）の下面に達している。
　ところで、イ号物件では、ＭＯＳＦＥＴの薄い不純物領域であるソース及びドレ
インを作る前に、半導体基板の熱酸化により分離用のＬＯＣＯＳ酸化膜及びゲート
酸化膜を設けるので、元の半導体基板の表面は消失してしまい、元の表面レベルよ
り下のレベル位置にＬＯＣＯＳ酸化膜及びゲート酸化膜と基板との新たな境界面が
形成されており、したがって、基板へのイオン注入及びその後の拡散により形成さ
れたＭＯＳＦＥＴのソース及びドレインを形成する不純物領域と基板とを画するＰ
―Ｎ接合は、右各酸化膜と基板との新たな境界面に終端しており、要件ｂのように
半導体薄板の主要な表面に終端することはない。
　また、メモリアレイ部分のメモリセルａないしｄ等の構成要素である計約一〇〇
万個のキャパシタは基板の外部にあり、Ｐ―Ｎ接合により画定された薄い領域を有
していない。
（七）（１）　被告の主張５（七）は争う。
（２）　「不活性絶縁物質」について
　本件発明の構成要件ｃ１における「不活性絶縁物質」は、半導体薄板の薄い領域
が形成された主要な表面の上に形成されているが、この「主要な表面」とは、要件
Ａにいう「主要な表面」であり、同ｂにいう「主要な表面」である。この「表面」
は、前述のとおり、半導体薄板内に回路素子が形成され終った際に空間に露呈さ
れ、そのまま残っている半導体薄板の表面である。本件明細書中には、酸化シリコ
ンのような絶縁不活性物質が半導体薄板を被覆するためにマスクを通して半導体薄
板に蒸着される旨説明されており、蒸着された絶縁物質は、もとの半導体表面をそ
れとして残しつつ、その上に被覆されている構成である。そして、本件発明の特許
出願当時の技術水準、本件明細書の記載を勘案すれば、本件明細書にいう「酸化シ
リコン」は一酸化シリコンであって、本件発明の特許出願の優先権主張日後に出現
したシリコン基板の加熱により形成されるイ号物件のＬＯＣＯＳ酸化膜を含む熱酸
化膜（二酸化シリコン膜）まで含ませることはできない。
（３）　「回路接続用導電物質」について
（ア）　本件発明の構成要件ｃ２にいう「導電物質」とは金の線などであって、密
着した金属層、ポリシリコン層又はポリサイド層などを含まない。
（イ）　本件発明にいう「導電物質」については、本件明細書中に特別の定義がな
い。そして、「回路接続用の導電物質」という表現は、一種の機能的表現による抽
象的記載であるから、右「導電物質」は、少なくとも本件発明当時に回路接続用の
導電物質として知られていなかった導電材料を含むものではない。
　他方、ポリサイド層を導線として用いる技術は、本件発明の特許出願の優先権主
張日当時予想されておらず、右優先権主張日より一〇年以上遅れて出現したもので
ある。
（ウ）　本件明細書の一般説明中には、導電物質として、金しか開示されていな
い。
実施例の説明中にも、「金の様な導電物質はそれから必要なる電気回路接続を行な
うために絶縁物質に被着される。」との記載があるだけである。
（エ）　アルミニウムは公知の導電物質であるが、原々特許の明細書中には、回路
素子用の電極として「金及びアルミニウムは極板１９に満足な物質であると分かっ
た。」と記載され（甲第三号証の一の７欄一八行から二〇行）、本件明細書には、
「金の様な」と一言しただけで、アルミニウムについての記載がないから、電極と
してのアルミニウムが記載されていても、導線としてアルミニウムを用いることが
開示されているとはいえない。
（４）　「被着」について
（ア）　本件発明の「被着」とは、「縫箔」ないしこれに類似する状態である「置
かれた」や「敷設される」などと同義で、金の線を半導体薄板の表面に絶縁物質に
接するように這わせて置いた状態を意味すると解釈するのが相当である。
（イ）　原々出願の当初の明細書（甲第三号証の四）でも原々特許出願の当初の特
許公報（甲第三号証の二）でも、導電物質について、絶縁物質との関係で「縫箔」
と記載されていた。
　本件発明の特許出願の当初の明細書（甲第六号証の五）では、回路素子間の接続
について「不活性絶縁物質上に置かれた複数の導線」と説明し（同号証の一頁一五
行）、実施例の説明には「……金の様な導電物質８１、８２、８３は接点夫々から
絶縁物質８０の上に置かれ、……」との記載（同号証の五頁七行から一七行）があ
ったが、昭和五四年一〇月一五日付で拒絶理由通知（甲第六号証の七）を受け、昭
和五五年六月一二日付訂正書（甲第六号証の八）により明細書の全文補正をし、こ
の全文訂正明細書中で、初めて導電物質について「被着」の語が用いられた。
　しかし、要旨変更があったと解すべきではないから、「被着」とは、「縫箔」な
いしこれに類する状態である「置かれた」や「敷設される」などと同義であると解
釈するのが相当である。
　なお、「縫箔」（ぬいはく）とは、通常の用語辞典に示されているとおり、金箔
や銀箔を布帛等に縫いつけたものであり、近世では意味が転化して、布帛への金糸
や銀糸による刺繍を指すようになったものである。
（ウ）　本件明細書には、金の線を弓成りに空中配線をした回路装置のみが図示さ
れ、これについて説明がされ、代替的に金のような物質を敷設（被着）することの
可能性が示されている。そこで、これを見た当業者は、発明者が試作した現物は空
中配線（空飛ぶ電線）の構成であるが、それは不得策なので、この金の線を下に降
ろして絶縁物質層上に置き、その端部を絶縁物質にあけた孔に入れて、下の回路素
子の薄い領域に接合する設計変更例もあり得る旨を説明しているものと理解するの
が自然である。少なくとも、当業者は、マスク蒸着した酸化シリコン層上に金を直
接密着させて配線するなどという実施不能の技術を開示しているとは考えないはず
である。
　原々明細書に記載された「縫箔」は、織物への縫箔に似た態様の配線であると解
するほかはない。即ち、どのように考えても、空中配線を絶縁物質層の上に降ろし
て這わせ絶縁物質層の下に潜らせたという程度の意味でしかない。
（エ）　発明者は、マスク蒸着という技術についての明確な認識を有しており、メ
サ型トランジスタのベース電極やキャパシタの電極の形成及び絶縁物質による被覆
については、マスク蒸着という技術の使用を念頭においていた。もし、導電物質を
設けるのも蒸着によることができるとの明確な認識があれば、右電極の形成につい
ての説明と同様に、導電物質についても、はっきりと「マスクを通しての蒸散」と
か「マスク蒸着」と記載できたし、そのように記載したはずである。ところが、発
明者は、導電物質である金を絶縁物質上に設ける方法については、具体的な考えが
なかったのである。
　結局、導電物質を「置く」という語は、発明者の頭の中で、「蒸散」又は「蒸
着」と明確に区別されていたのであり、「置く」又はこの語の趣旨を体して実際の
状態より如実に表現しようとした「縫箔」には、「マスク蒸着」、ＣＶＤによる密
着、スパッタリングによる密着は含まれない。
（オ）　イ号物件のポリシリコン層やポリサイド層は、ＣＶＤ法によりＬＯＣＯＳ
酸化膜及びゲート酸化膜に密着固定されており、アルミニウムの配線は、前記積層
中のリンガラス中間層上にスパッタリングにより密着されているから、このような
構成は、構成要件ｃ２の「被着」に該当しない。
（５）　「層構造」について
　本件発明のｃ１及びｃ２の構成は、半導体薄板の上の絶縁物質上に導電物質の一
層が単純に敷設された構成であると解される。
　その理由は、次のとおりである。
　本件明細書は、つけ足しの数行で、単一層の絶縁物質上に単一層の導電物質を敷
設した単純な層構成の可能性に触れているにすぎない。本件発明者は、右のような
単純な層構成しか考え及ばず、固体回路の半導体基板上に絶縁膜を介して立体交叉
の多層配線をすることなど考えていなかった。
　本件発明がされた当時、右基板上に階層上に多層配線をすることを可能にする技
術はなかった。
　右基板上に階層状に多層配線することは、本件明細書に全く開示されていない。
本件明細書に開示されているのは、半導体薄板のメサが露呈している主要な一表面
をそのまま残すようにして、その上に直接被覆された一層の絶縁物質（Ａ）の上
に、回路素子の薄い領域間を接続するように、複数の回路接続用導電物質（Ｂ）を
直接一層に敷設した単純な層構成のみである。
（６）　イ号物件の要件ｃ１、ｃ２に対応する構成は、別紙イ号物件目録の四ない
し六の各③のとおりであり、基板（１）を熱酸化してなるＬＯＣＯＳ酸化膜（１
９）（熱酸化による絶縁膜Ａ１）及びゲート酸化膜（１１）（熱酸化による絶縁膜
Ａ２）を設け、その上に、ポリサイド層（１４）、（１５）（導電層Ｂ１）、酸化
シリコン膜（２４）（絶縁層Ａ３）、第１ポリシリコン層（２５）、（２６）（導
電層Ｂ２）、［メモリアレイ部分に絶縁膜（２７）（Ａ４）、第２ポリシリコン層
（２８）（導電層Ｂ３）］、リンガラス中間層（２９）（絶縁層Ａ５）、アルミニ
ウム層（３０）（導電層Ｂ４）を順次積層した構造（上からＢ４／Ａ５／［Ｂ３／
Ａ４］／Ｂ２／Ａ３／Ｂ１／Ａ２・Ａ１）であるから、層構成において相違する。
　また、イ号物件において要件ｃ１の「不活性絶縁物質」の単層の蒸着被覆層に対
応するのが、右のＡ１、Ａ２、Ａ３ないしＡ５のどれなのか、また、要件ｃ２の導
電物質Ｂに対応するのは、イ号物件のＢ１ないしＢ４のどれなのかが問題である
が、仮に、イ号物件の絶縁物質としてＡ１、Ａ２を選ぶと、その上のポリサイド層
（Ｂ１）は、本件発明の特許出願の優先権主張日後に配線用として開発された導電
物層であるから、本件発明が予定していた在来の金属とは異なることになる。ま
た、イ号物件の導電物質としてアルミニウム層（Ｂ４）を選ぶと、このアルミニウ
ム層は、半導体基板に直接接触した単なる一絶縁物質層上にあるのではなく、絶縁
物質層及び導電物質層（Ａ１ないしＡ５、Ｂ１ないしＢ３）の多層上に積層されて
いるから、要件ｃ２の構成とは異なる。しかも、このアルミニウム層（Ｂ４）は、
第１ポリシリコン層（コンタクト電極Ｂ２）を介してＭＯＳＦＥＴに接続している
から、この点においても半導体薄板の表面に金のような一導電物質が直接接触して
いる本件発明の構成と異なる。
　なお、高集積度の装置に必要な配線の問題を解決するには、ポリシリコンやポリ
サイドによる配線技術の開発をまたなければならなかったのであり、本件発明の右
構成は、ポリサイド層からなるワード線その他の導線をＬＯＣＯＳ酸化膜を含む熱
酸化膜の上に延在させ、かつ、その上に設けたリンガラス中間層上にスパッタリン
グによるアルミニウム層の配線を密着延在させた対象物件のような構成を包含する
ものではない。
（八）（１）　被告の主張５（八）は争う。
（２）　構成要件ｄ１に規定されているのは、複数の回路素子の薄い領域相互間の
複数の導電物質による電気的接続である。
　このことは、本件発明の特許出願当初の明細書の特許請求の範囲の記載（四個の
回路素子の薄い領域相互間を三本の導電物質で接続してなる装置の発明、甲第六号
証の五参照）及び右明細書に添付されている第１図（要旨変更の問題を生じて現在
の第１図に訂正された以前の第１図であるが、前記三本の導線以外は空中配線した
金の線７０を用いて接続している。）からも認められる。
　したがって、構成要件ｄ１は、構成要件Ａ及びａの各回路素子の構成要件ｂに掲
げたＰ―Ｎ接合によって画定された薄い領域同士が要件ｃの一層の絶縁物質上の一
層の導電物質によって電気的に接続されている単純な接続構造を示している。
　しかし、要件ｄ１の複数の回路素子の薄い領域相互間の接続だけでは回路を構成
することができない。そうすると、要件ｄ２の「電気的接続」は、要件ｄ１の電気
的接続以外の回路形成に必要な接続についてのものである。
　ところで、本件発明が新規の固体回路であるからには、電気的接続手段がどのよ
うな構成であるか本件明細書の発明の詳細な説明中の開示を参酌して決しなければ
ならない。そこで、要件ｄ１の導電物質による薄い領域の接続以外に、電子回路の
形成に必要な接続について、本件発明はどのような解決手段を採用し開示している
かを検討すると、本件明細書は、インプット１とキャパシタＣ１のメサを形成して
いるＮ型領域とを接続する導電路及びインプット２とキャパシタＣ２のメサを形成
しているＮ型領域とを接続する導電路し、それぞれ金の線７０を弓成りに空中配線
して形成されていることを開示しているが、回路素子のＰ―Ｎ接合で画定された薄
い領域相互間の接続以外の内部接続としては、バルク抵抗による電気的接続しか開
示していない。
　そうすると、基板本体のバルク抵抗を回路の必要な接続のための導電路として利
用しない構成は、要件ｄ２に当たらない。
（３）　これに対し、イ号物件では、メモリアレイ部分、センスアンプ部分及び基
板バイアス回路部分中の前記遅延電子回路を構成するＭＯＳＦＥＴの薄い領域であ
るソース及びドレイン相互間は、半導体基板（１）の上部の多層中のリンガラス中
間層（２９）に密着したアルミニウム層（３０）の配線によって第１ポリシリコン
層（２５）を介して電気的に接続されているから、要件ｄ１の一層の絶縁物質被覆
上に一層の金属線を置いただけの単純な層構成による接続構造とは異っており、前
記の接続以外に必要とされる接続のうち、各部分のＭＯＳＦＥＴのゲート電極相互
間の接続は、基板（１）の上面側上部のゲート酸化膜（１１）及びＬＯＣＯＳ酸化
膜（１９）に密着させたポリサイド層（１５）の配線によっているから、半導体薄
板内に表裏面にわたって存在する回路素子を右薄板のバルク抵抗を利用して抵抗接
続する要件ｄ２の構成と異なるというべきである。
（九）（１）　被告の主張５（九）は争う。
（２）　「本質的に平面状に配置されている」について
　構成要件ｅの電子回路の平面状配置とは、半導体薄板内に複数の回路素子を重畳
させずに単純に横並べして単層状に配置し、右薄板表面の絶縁物質上に単層の導電
物質を設けただけの電子回路装置の構造をいう。
　その理由は、次のとおりである。
①　一般用語としての「平面」について考えると、これは「平らな面」を指す。
「平ら」は通常「高低のないこと」を意味し、「面」は技術用語としては「二次元
的ひろがり」を意味する。
②　本件明細書の「回路素子は薄板の一面或いはその近くに形成される。その結果
得られる回路は本質的に平面状に配置される」（本件公報２欄七行から一〇行）と
の記載のうち「一面或いはその近く」は、半導体薄板の厚み方向（高さレベル）を
意識した説明であり、「その結果」として回路は平面状に配置されるというのであ
るから、「平面状」とは、平坦な配置を意味している。
③　原々特許訂正公報（甲第三号証の一）には、発明の一般説明中において「回路
は本質的に平面状に配置されることになる。」（４欄二五、二六行）との記載があ
り、右記載の後に、実施例として第６図ａ及び第８図ａを示している。そうする
と、「平面状」は、第６図の例にも第８図の例にも当てはまる意味での平面状であ
ると解するのが合理的である。ところで、右第８図ａの実施例は半導体薄板に二個
の回路素子を配置している例である。原々特許明細書は、二個の回路素子を配置し
た場合をも含めて平面状の配置であるとみていることになる。反対に解すべき合理
的理由はないから、「平面状」とは、平坦性を含意していると解される。
④　右①ないし③によれば、要件ｅの「平面状」は、複数の回路素子が互いに同じ
高さレベルの単層内に並び、また、導電物質もその全体が同じ高さレベルの単層内
に延び、その結果として、電子回路が右回路素子のレベルと右導電物質のレベルと
からなる単純な層構成を意味することになる。
　そして、本件発明が回路素子の三次元配置及び導電物質の三次元構造であること
を排斥する趣旨である。
（３）　これに対して、イ号物件では、①半導体基板（１）の全面にわたり、その
上面側の内部にソース及びドレインを設け、ゲート酸化膜を介して外部にポリサイ
ドのゲート電極を設けた計約一一〇万個のＭＯＳＦＥＴを配置し、②メモリアレイ
部分のＭＯＳＦＥＴの上部には、約一〇〇万個のキャパシタを積み上げて配置して
いる。これらの必要な部分の接続は、③ゲート電極相互間では、右電極を延長した
ポリサイド層（１５）の配線により、④メモリアレイ部分のＭＯＳＦＥＴとキャパ
シタとは、両者の直接接触により、⑤ＭＯＳＦＥＴのドレイン相互間では、第１ポ
リシリコン層のコンタクト電極を介して、リンガラス中間層（２９）上のアルミニ
ウム層（３０）の配線によっている。
　前記①と②の回路素子の配置関係は平面状でなく階層状であり、③と⑤の各配線
も平面状ではなく立体交差状の階層状配置である。この構成は、要件ｅの構成、即
ち、複数の回路素子が互いに同じ一つの高さレベルで並び、電気的接続用の導線も
単層の非交差配線とした構成と異なる。
５（一）　被告の主張６（一）のうち、被告が（１）に指摘するような部分回路が
あることは認め、その余は争う。
　被告主張の記憶回路及び出力バッファ回路は、「電子回路用の半導体装置」にお
ける「電子回路」に当たらない。
　また、前記４（一）（３）のとおり、本件発明の対象（保護対象）は、電子回路
用の半導体装置、即ち、電子回路を化体し実現した全体として一個の有形の一体物
である。ロ号物件は約七万個のダイオードやトランジスタ等を有する複雑な電子回
路を化体した一個の物としての三二キロビットＰＲＯＭ装置であり、本件発明と対
比されるべきは、この一個の装置の構成であってその一部分ではない。
（二）（１）　被告の主張６（二）は争う。
（２）　「主要な表面及び裏面」について
　本件発明の構成要件Ａ１の「主要な表面及び裏面」の意味は、前記４（二）
（３）のとおりであるとろ、ロ号物件は、電子回路用の半導体装置ではあるが、そ
の電子回路は、厚み約四〇〇μｍの半導体基板上に形成したエピタキシャル層内に
プレーナ型のバイポーラトランジスタを配置してなり、この構成は本件発明以後に
開発されたものであって、右電子回路より下の基板部分は、電子回路の機械的支持
体としての役目を主とするものであるから、基板の裏面が「主要な裏面」であると
はいえない。
（三）（１）　被告の主張６（三）は争う。
（２）　「回路素子」について
　本件発明の構成要件Ａ２の「回路素子」の意味は、前記４（三）（２）のとおり
であるところ、ロ号物件の電子回路を構成する記憶回路部分のダイオードや、制御
回路部分の出力バッファ回路のトランジスタ、ショットキーダイオード及び抵抗
は、メサ型の回路素子ではない。
（３）　「複数の回路素子を含み」について
　本件発明の構成要件Ａ２の「複数の回路素子を含み」の意味は、前記４（三）
（３）のとおりであるところ、ロ号物件のショットキーダイオードは、そのアノー
ドがエピタキシャル層外に形成されている。
（四）（１）　被告の主張６（四）は争う。
（２）　「複数の引出線」について
　本件発明の構成要件Ａ３の「複数の引出線」の意味は、前記４（四）（２）のと
おりであるところ、ロ号物件は、半導体薄板の主要な裏面に取り付けなければなら
ない本件発明にいう引出線を有していない。また、本件発明の引出線に対応するの
は、強いていえば、【Ｄ】ドフレームの端子であろうが、これは半導体薄板の裏面
に取り付けられていない。
（五）（１）　被告の主張６（五）は争う。
（２）　「種々の区域」について
　本件発明の構成要件ａの「種々の区域」の意味は、前記４（五）（２）のとおり
であるところ、ロ号物件の構成中、出力バッファ回路部分のみを目して、ダイオー
ドやトランジスタが半導体装置の種々の区域に配置されているとはいえない。
　しかし、半導体装置全体に着目すると、記憶回路及び制御回路を構成するダイオ
ードやトランジスタは半導体装置の種々の区域に形成されている。
（３）　「互いに距離的に離間して」について
　本件発明の構成要件ａの「互いに距離的に離間して」の意味は、前記４（五）
（３）のとおりであるところ、ロ号物件は、ダイオードやトランジスタ等の配置間
隔についていうと、別紙ロ号物件目録四、①記載のとおり、記憶回路部分のメモリ
セル内の一対の書込用ダイオード（１１）とスイッチ用ダイオード（１４）とは、
例えば同目録の第６図のダイオード（１１）ａと（１４）ａのように、二個ごとに
アノードを共通にして一部分が重合しており、距離的に離間していない。
　また、同目録五、①記載のとおり、出力バッファ回路のＮＰＮトランジスタ（１
７）ａないし（１７）ｃとショットキーダイオード（２１）ａないし（２１）ｃと
は、例えば、同目録の第１２図（ａ）に示したＮＰＮトランジスタ（１７）ａのベ
ース（１９）ａとショットキーダイオード（２１）ａのアノード（２３）ａのよう
に、それぞれ直接に接触しており、距離的に離間していない。
　更に、同目録四、①記載のとおり、記憶回路部分の前記共通アノードを有する二
個一対のダイオードと隣り合う一対のダイオードの間隔は、約四μｍ及び約六μｍ
であり、また、同目録五、①記載のとおり、出力バッファ回路の直接接触していな
いトランジスタ及びダイオード相互の間隔は、約六ないし一二μｍであって、その
ままでは電気的に分離できない至近の位置にあるので、これらのダイオード及びト
ランジスタ間には、同目録の第５ないし７図及び第１０図ないし１３図に赤色で示
されているように、断面正三角形の二酸化シリコン隔壁（２４）、（２５）を設
け、また、抵抗と抵抗との間は、Ｐ―Ｎ接合による自己分離で電気的分離を達成し
ている。
　以上のとおり、ロ号物件は、記憶回路部分の全ダイオードが同一メモリセル内の
他のダイオードとアノードを共通にして一部分が重合しており、出力バッファ回路
のトランジスタ（１７）ａないし（１７）ｃとショットキーダイオード（２１）ａ
ないし（２１）ｃも、それぞれ直接に接触しており、距離的に離間しておらず、他
の重合していないトランジスタ、ダイオード及び抵抗は、離間ではなく接近した位
置にあり、このままでは電気的分離が達成できないので、前述の二酸化シリコン隔
壁によって電気的分離を達成しており、この構成は、距離的離間によりバルク抵抗
を介在させて回路素子間の電気的分離を達成している要件ａの構成と異なる。
（六）（１）　被告の主張６（六）は争う。
（２）　「主要な表面」について
　本件発明の構成要件ｂの「主要な表面」の意味は、前記４（六）（５）のとおり
であるところ、ロ号物件の構成は、別紙ロ号物件目録四、五の各②記載のとおり、
記憶回路部分ダイオードのうちスイッチ用ダイオード（１４）のアノードを画定す
るＰ―Ｎ接合は、二の酸化シリコン隔壁（２４）、（２５）の側面に終端してお
り、書込用ダイオード（１１）のカソードを画定するＰ―Ｎ接合は、熱酸化による
酸化シリコン膜（２６）に達して終端しており、出力バッファ回路の抵抗（３４）
を画定するＰ―Ｎ接合も、熱酸化による酸化シリコン膜（２６）に達して終端して
いるから、いずれも、要件ｂにいう半導体薄板の表面に終端しているといいがた
い。
（３）　「接合」について
　本件発明の構成要件ｂの「接合」の意味は、前記４（六）（３）のとおりである
ところ、出力バッファ回路内のショットキーダイオード（２１）ａないし（２１）
ｅは、たとえば、目録の第１３図のショットキーダイオード（２１）ｅのように、
Ｐ―Ｎ接合によって画定された薄い領域を有していない。
　また、抵抗は、たとえば、目録の第１２図（ｂ）の抵抗（３４）ｅのように、そ
の全体がＰ―Ｎ接合で画定形成されているにとどまり、抵抗内にＰ―Ｎ接合で画定
された薄い領域を有していない。
（七）（１）　被告の主張６（七）は争う。
（２）　「被着」について
　本件発明の構成要件ｃ２の「被着」の意味は、前記４（七）（４）のとおりであ
るところ、ロ号物件のポリシリコン層（２７）、第１アルミニウム層（２９）及び
第２アルミニウム層（３１）は、いずれも、ＣＶＤによるか又はスパッタリングに
より密着した層であるから、このような構成は、構成要件ｃ２の「被着」に該当し
ない。
（３）　「層構造」について
　本件発明の構成要件ｃ１、ｃ２の意味する層構造は、前記４（七）（５）のとお
りであるところ、ロ号物件の対応する構成は、ロ号物件目録四及び五の各③のとお
り、基板上のＮ型エピタキシャル層（９）の上面側上部に、①熱酸化及びＣＶＤに
より形成した酸化シシリコン膜（２６）（熱酸化による絶縁膜Ａ１）、②ＣＶＤに
より形成したポリシリコン層（２７）（導電層Ｂ１）、③スパッタリングにより密
着させた第１アルミニウム層（２９）（導電層Ｂ２）、④ＣＶＤにより形成したリ
ンガラス中間層（３０）（絶縁性材料Ａ２）、⑤スパッタリングにより密着させた
第２アルミニウム層（３１）（導電層Ｂ３）、⑥ＣＶＤにより形成したリンガラス
被覆層（３２）（絶縁性保護膜）を順次積層してなる多層ないし階層構造（下から
順に、Ａ１／Ｂ１／Ｂ２／絶縁層Ａ２／導電層Ｂ３）であるから、要件ｃとロ号物
件とは層構成において相異なる。
　ロ号物件において、構成要件ｃの絶縁物質（Ａ）に対応するのは、前述した酸化
シリコン膜（２６）（熱酸化及びＣＶＤによる絶縁膜Ａ１）とＣＶＤにより形成し
たリンガラス中間層（３０）（絶縁性材料Ａ２）のいずれであるかが問題である
が、仮に、前者を選ぶと、酸化シリコン膜（２６）は、蒸着被覆層ではなく、その
上に、ポリシリコン層（２７）とアルミニウム層（２９）とを重合してなる配線の
構造は、要件ｃの単純な一層の金属配線と異なるといわなければならない。
　また、導電物質としてアルミニウム層（３１）を選ぶと、この層は、半導体薄板
に直接接触した単層の絶縁物質上にあるのではなく、複数層の絶縁層及び導電層
（前記Ａ１、Ｂ１、Ｂ２、Ａ２）の上に積層されているから、これまた要件ｃの構
成とは異なるといわなければならない。
（八）（１）　被告の主張６（八）は争う。
（２）　本件発明の構成要件ｄ１、ｄ２の解釈は、前記４（八）（２）のとおりで
あるところ、ロ号物件は、ロ号物件目録四及び五の各④に掲げたとおり、記憶回路
部分のメモリセルを構成する各書込用ダイオード（１１）のＰ―Ｎ接合で画定され
た薄い領域であるカソード（１２）の相互間のビット線方向の電気的接続は、酸化
シリコン膜（２６）上に密着したポリシリコン層（２７）及びこれにスパッタリン
グにより密着させた第１アルミニウム層（２９）の重合層の配線によっている。ま
た、出力バッファ回路の各トランジスタのＰ―Ｎ接合で画定された薄い領域相互間
の電気的接続も同様である。これらの接続構造は、要件ｄ１の一層の蒸着絶縁物質
上に一層の金属線を置いただけの単純な一層構成による接続構造とは異なる。
　また、前記薄い領域以外の必要な回路接続についていうと、前記メモリセルを構
成する各スイッチダイオード（１４）のＰ―Ｎ接合で画定された薄い領域ではない
カソード（１５）間のワード線方向の接続は、たとえばロ号物件目録第６図に示し
たダイオード（１４）ａないし（１４）ｃのカソード（１５）ａないし（１５）ｃ
のように、＋Ｎ型コンタクト領域（２８）に接触するポリシリコン層（２７）に密
着した第１アルミニウム層（２９）及びリンガラス中間層（３０）に密着した第２
アルミニウム層（３１）の配線によって、電気的に接続されている。
　更に、出力バッファ回路の各トランジスタのＰ―Ｎ接合で画定された薄い領域と
それ以外の部分の電気的接続及び薄い領域以外の部分相互間の電気的接続は、酸化
シリコン膜（２６）上に密着したポリシリコン層（２７）及びこれにスパッタリン
グにより密着させた第１アルミニウム層（２９）の重合層の配線によっている。
　これらの接続構造は、バルク抵抗による電気的接続ではないから、要件ｄ２の構
成に該当しないというべきである。
（九）（１）　被告の主張６（九）は争う。
（２）　「本質的に平面状に配置されている」について
　本件発明の構成要件ｅの「本質的に平面状に配置されている」の意味は、前記４
（九）（２）のとおりであるところ、ロ号物件は、ロ号物件目録四及び五の各⑤に
掲げたとおり、記憶回路部分には、①スイッチ用ダイオード（１４）、
②その上に書込用ダイオード（１１）が互いに高さレベルを異にして重層状に配置
されており配線は③酸化シリコン膜（２６）上に密着したポリシリコン層（２７）
及びこれにスパッタリングにより密着させた第１アルミニウム層（２９）の重合層
による配線及び④その上のリンガラス中間層（３０）に密着させ右第１アルミニウ
ム層（２９）の配線と交差させた第２アルミニウム層（３１）による配線によって
いる。
　前記①と②の書込用ダイオードとスイッチ用ダイオードの配置関係は、一平面状
ではなく階層状であり、同③と④の配線も一平面状ではなく、立体交差の階層状配
線である。
６　本件発明の分割出願は、不適法である。
（一）　原出願にかかる発明の再度の拒絶審決当時における明細書の特許請求の範
囲（甲第四号証の判決三丁表一〇行から四丁表二行）は「一主面を有する単一の半
導体薄板よりなる半導体装置において、該薄板に形成され、上記一主面で終るＰ―
Ｎ接合により画成された少なくとも一つの領域を含む少なくとも一つの受動回路素
子、該受動素子との間に必要な絶縁を与えるように、該受動素子から離間されて上
記薄板に形成され、上記一主面で終るＰ―Ｎ接合により画成された少なくとも一つ
の領域を含む少なくとも一つの能動回路素子、上記一主面を実質上全部被覆し接触
部のみを露出するように上記領域の少なくとも二つに対応して設けられた孔を有す
るシリコンの酸化物よりなる絶縁物質、該絶縁物質に密接し上記少なくとも二つの
領域間に延び上記孔を通して上記領域を電気的に接続する電気導体とを具備する事
を特徴とする半導体装置」というものである。
（二）　この記載（以下６項において単に「甲」という。）と、本件明細書の特許
請求の範囲の記載（以下「乙」という。）とを比較すると、両者は、いずれも回路
素子を含み主要な表面を有する半導体薄板を本体とした半導体装置であって、右回
路素子は、互いに離間して形成され、薄板の主要な表面に終わる接合により確定さ
れた薄い領域を少くとも一つ有し、主要な表面上の絶縁物質上に導電物質があり、
これによって、右薄い領域間が電気的に接続された構成である点において一致して
いる。
　もっとも、両特許請求の範囲の記載には、若干の相異があるが、次のとおり、こ
れらの相異はいずれも単なる表現上のものにすぎず、両者の実質的な内容は同一で
ある。したがって、原出願からの本件特許分割出願は、分割の適法要件を欠くこと
が明白である。
（１）　甲は、単に「半導体装置」と記載し、半導体薄板について「少なくとも一
主面を有する」と記載しているのに対して、乙は、「半導体装置」に「電子回路用
の」と付記し、半導体薄板が「主要な表面及び裏面を有する」旨記載し、外部接続
用の「複数の引出線」について記載している。
　しかしながら、甲の「半導体装置」は、「受動回路素子」と「能動回路素子」と
を「電気的に接続」した構成の装置であるから、電子回路用の装置であり、そうで
あるからには、入力信号用、出力信号用、電源用及び接地用の外部に接触する複数
の引出線を設けるのは当然かつ必須不可欠のことである。この点の記載の有無によ
って、甲乙両者が異なるとはいえない。また、甲及び乙の半導体薄板は、いずれも
「一主面を有する」点において異ならず、甲も表裏両面を主面とする構成を含むこ
とが明白である（甲乙両者の各明細書に例示されている装置内の回路素子の種類と
配置構成及び装置としての物的構成は同一であり、乙の半導体薄板の裏面が主要な
面であるからには、甲も表裏両面を主要面とするものといわざるを得ない。）。よ
って、甲と乙とは、回路装置及びその基本構造において異なるところがない。
（２）　甲は、「少なくとも一つの受動回路素子」及び「少なくとも一つの能動回
路素子」を有し、右回路素子が、「一主面で終るＰ―Ｎ接合により画成された少な
くとも一つの領域」を有する旨記載しているのに対して、乙は、回路素子を「複数
の回路素子」と記載し、回路素子の一つの領域を画定する「接合」の態様について
「Ｐ―Ｎ接合」の語を欠いている。
　しかしながら、甲の「少なくとも一つの受動回路素子」及び「少なくとも一つの
能動回路素子」とは、結局二つ以上の回路素子を意味し、乙における「複数の回路
素子」も二つ以上の回路素子を意味するから、甲乙両者の間に差異はない。また、
乙の明細書に、回路素子内の薄い領域を画定するものとして開示されているのは
「Ｐ―Ｎ接合」のみであるから、回路素子の数及び構造において甲乙両者間に異な
るところはない。
（３）　甲は、能動回路素子と受動回路素子が「必要な絶縁を与えるように」離間
されていると記載しているのに対して、乙は、離間に「距離的」の語を冠し、右離
間が「必要な絶縁を与える」旨の記載を欠いている。
　しかしながら、甲の回路素子間の離間も、距離的な離間であるこというまでもな
く、この離間が「回路素子間の必要な絶縁を与える」旨の記載は、構成としての離
間の作用ないし機能についての記載であるところ、乙の距離的離間も、回路素子間
の必要な絶縁を与える離間を含むことが明らかである。よって、甲乙両者は、回路
素子間の絶縁ないし分離の構成においても異なるところがない。
（４）　甲は、半導体薄板上の絶縁物質を「シリコンの酸化物によりなる絶縁物
質」と記載し、右絶縁物質が半導体薄板の一主面を実質上全部被覆し、電気導体と
回路素子の薄い領域との接触部のみを露出するように右薄い領域の少なくとも二つ
に対応して設けられた孔を有する旨記載しているのに対して、乙においては、絶縁
物質を「不活性絶縁物質」と抽象的に記載し、絶縁物質の必要な箇所に、回路素子
の薄い領域と絶縁物質上の導電物質とを接続するための孔を設ける旨の記載がな
い。
　しかしながら、乙の「不活性絶縁物質」にはシリコンの酸化物が含まれ、乙の明
細書には不活性絶縁物質としてシリコン酸化物が開示されているのみであるから、
この点において両者は異ならない。また、乙が少なくとも二つの回路素子の薄い領
域相互間を絶縁物質上の導電物質によって電気的に接続した構成であるからには、
接続を要する回路素子の薄い領域上の絶縁物質に孔があいているのは当然である。
右電気的接続に必須的な孔についての記載の有無によって、甲乙両者の構成が異な
るとはいえない。
（５）　甲は、回路素子のＰ―Ｎ接合で画成された領域間を電気的に接続する「電
気導体」を絶縁物質に「密接」して設けている旨記載しているのに対して、乙は、
「回路接続用」の「導電物質」が「不活性絶縁物質」上に「被着」されている旨記
載している。
　しかしながら、甲の電気導体と乙の導電物質とは同義であり、甲の電気導体の絶
縁物質への「密接」とは、原々特許の明細書（甲第三号証の二）にいう「縫箔」、
「敷設」又は「置く」と同義であるところ、右各語と乙の導電物質の不活性絶縁物
質上への「被着」とは同義であるから、この点において甲乙両者の間に異なるとこ
ろはない。
（６）　甲は、前記電気導体による電気的接続以外に電気的接続手段について記載
していないのに対して、乙は、「電子回路を達成する為に上記複数の回路素子の間
に必要なる電子回路接続がなされており」と記載している。
　しかしながら、甲が回路素子のＰ―Ｎ接合により画成された薄い領域相互間の電
気的接続のみでは電子回路を構成できず、他の必要な電気的接続手段を有しなけれ
ばならないことは、回路を知るものにとって自明の常識である。甲においても、電
子回路を達成するため回路素子の薄い領域間の電気的接続以外に必要な電気的接続
をすることを当然の前提としているものであるから、右の他の必要な電気的接続手
段についての記載の有無によって、甲乙両者が異なるとはいえない。
（７）　甲は、回路素子と導電物質の配置について記載していないのに対して、乙
は、電子回路が複数の回路素子と導電物質とによって「本質的に平面状に配置され
ている」旨記載している。
　しかしながら、甲は、平たい半導体薄板を利用し、その一主面に終わるＰーＮ接
合で画成された領域を含む複数の回路素子を形成し、その上の絶縁膜上に密接させ
た電気導体を回路接続に用いているから、右複数の回路素子と電気導体とが本質的
に平面状（平坦）に配置されることになるのが当然である。乙の「平面状に配置」
とは、単に上から見ての「二元的配置」ではなく、「平坦な配置」を意味するが、
いずれにせよ、これらの配置の態様において甲乙両者の間に異なるところはない。
甲と乙の実施例ないし開示例は、右の点において同じである。
（三）　よって、本件特許分割出願は、出願日遡及の利益を受けることができず、
その出願日は、分割出願の現実の出願日である昭和四六年一二月二一日とすべきで
あり、本件発明は、その分割出願時に公知となっていた原々特許の特許公報（甲第
三号証の一）及び関連分割出願の特許公報（甲第五号証、特公昭四〇－一四三八
七）に説明記載されている発明と同一であるから、本件発明は新規性を欠くことが
明白であり、無効事由を有するものである。したがって、本件発明の技術的範囲
は、本件明細書中の開示例又は本件特許分割出願の当初の明細書の特許請求の範囲
（甲第六号証の五の六頁）に記載された具体的構成に限定されるべきである。
　そうすると、イ号物件もロ号物件も、本件発明の技術的範囲に属しない。
五　原告の反論６に対する被告の再反論
１　原告の反論６は争う。
２　本件発明（乙）は、原出願にかかる発明（甲）とは、次のとおり、少くとも、
回路素子の距離的に離間につき必要な絶縁を要件としていないこと、平面状配置を
要件としていることにおいて相違しているものであり、分割出願が不適法であると
の原告の主張は合理性を欠く。
（一）　本件発明の「距離的に離間」とは、文字どおり、複数の回路素子が互いに
物理的に離れていることを意味するのであって、それ以上に、どのような方法で回
路素子間を電気的に分離するかは、本件発明の問うところではなく、ましてや、バ
ルク抵抗による電気的分離を要件と解する余地はない。
　原発明と本件発明はともに、フリップ・フロップ回路によって実施例を開示する
ものであるが、前者では、バルク抵抗等による電気的分離を与える離間に着目し、
これを要件としていたのに対し、後者では、平面状配置という構成に着目し、三個
以上の回路素子を平面状に配置し、これらにより融通性ある回路を形成しうるよう
にするため、回路素子間を距離的に離間させることとしたのであり、いいかえれ
ば、平面状配置の前提として距離的離間を要件としたものである。本件発明にあっ
ては、平面状配置された電子回路を構成する前提として、複数の回路素子を距離的
に離間することが必要であるが、回路素子間の電気的分離のために実施例のように
バルク抵抗を利用するか、あるいは、それ以外の方法を利用するか、は当業者の任
意に任されているのである。
（二）　本件発明の「複数の回路素子」は三個以上の「回路素子」を意味するので
あって、原発明のように、一個の受動回路素子と一個の能動回路素子では本件発明
の平面状配置を達成することはできない。また、三個以上の受動回路素子、能動回
路素子をもって原発明を実施した場合でも、回路素子を直線状に配置すれば本件発
明の平面状配置とはならないのであって、本件発明の平面状配置は、原発明を実施
したからといって当然にもたらされる構成ではない。
　また、原告の解釈する本件発明の平面状配置の解釈は、本件発明の技術的範囲を
実施例に限定したうえで、本件発明の要件ｅの意義を否定しなければおよそ採りえ
ない解釈である。
　特許請求の範囲に記載された要件を自らの都合の良いように無視して解釈し、こ
れをもって本件発明と原発明とは実質上同一であるとするのは暴論という他はな
い。
３　本件発明は、原々出願の特許公報（特公昭四〇－一三二一七号の訂正公報・甲
第三号証の一）の特許請求の範囲に記載された発明（以下「発明Ａ」という。）、
原出願と同時にされた分割出願中の一件の明細書（特公昭四〇－一四三八七号公
報・甲第五号証）の特許請求の範囲に記載された発明（以下「発明Ｂ」という。）
及び原出願の明細書の最終の特許請求の範囲に記載された発明（甲第四号証の判決
三丁表一〇行から四丁表二行参照、以下「発明Ｃ」という。原告の反論中の
「甲」）と対比すると、回路素子の距離的離間につき、格別の限定がない点、電子
回路が、複数の回路素子及び不活性絶縁物質上の回路接続用導電物質によって本質
的に平面状に配置されているという要件を備えている点などにおいて、発明Ａ、
Ｂ、Ｃとは明らかに異なっており、これらの発明とは明確に異なるものである。
　また、技術的思想の観点からみても、本件発明、発明Ａ、発明Ｂ及び発明Ｃは、
次のとおり、それぞれ他と異なる別個の特徴を有しており、互いに異なる発明であ
る。
　即ち、①発明Ａは、能動回路素子と受動回路素子との間の半導体基板中に、電気
的分離を設けるという構成を特徴とし、②発明Ｂは、回路素子が、Ｐ型Ｎ型領域を
有し、両領域にそれぞれ添着された電気接点が絶縁物質上に延びているという構成
を特徴とし、③発明Ｃは、受動回路素子と能動回路素子との間に必要な絶縁を与
え、シリコン酸化物よりなる絶縁物質上に密接して延びる電気導体で、両回路素子
の領域を電気的に接続するという構成を特徴としているのに対し、本件発明は、電
子回路を構成するために、半導体薄板に離間して形成された複数の回路素子と、そ
れらの回路素子中の選ばれた薄い領域を相互に接続する不活性絶縁物質上の回路接
続用導電物質とを、本質的に平面状に（二次元的拡がりをもって）配置するという
構成を特徴とするものである。
第三　証拠（省略）
　　　　　　　理　　　由
（本理由中で引用する書証は全て成立について当事者間に争いがないもの、原本の
存在及び成立について当事者間に争いがないものである。）
第一　請求の原因について
　請求の原因１ないし３の各事実及び同４のうち原告に訴えの利益があるとの点
は、当事者間に争いがない。
第二　被告の主張について
一　被告の主張１及び２の各事実は当事者間に争いがない。
二　甲第二号証（本件公報）によれば、本件発明は、その目的及び効果を次のとお
りとするものであることが認められる。
１　回路素子が半導体薄板の一面上の不活性絶縁物質上に置かれた複数の導線によ
り容易に相互接続し得るように、半導体薄板の一面上に、上記表面上で相互に距離
的に離間された関係に形成された回路素子を有する一体化回路にして、これによ
り、右回路素子とそれらの相互接続とを単一の構造になし、コンパクトで機械的電
気的に安定な装置で、かつ高度の複雑さの回路の多様性を可能ならしめたものであ
る（本件公報１欄一三行から二一行）。
２　本件発明に用いられる回路素子は、Ｎ型もしくはＰ型いずれか一つの型に導電
型を示す単一半導体物質の本体を使用して適当な導電型の拡散領域を形成しその拡
散領域と半導体との間あるいは拡散領域自体間にＰ―Ｎ接合を形成することにより
達成され、また、本件発明の原理により全電子回路の成分が半導体物質の本体に組
み立てられる。電子回路の能動及び受動の成分あるいは回路素子は半導体薄板の一
面あるいはその近くに形成される。その結果、得られる回路は、本質的に平面状に
配置されることになり、処理工程中に半導体材料薄板の成形を行い、拡散により希
望の各種回路素子を適当な関係で製造することが可能である（同１欄二二行から２
欄一二行）。
３　本件発明の効果は、製造製作上満足なものであり、かつ、マスキング、エッチ
ング及び拡散のような限定された両立性ある工程が一主面からなしうるので大量生
産に適し、更に、能動及び受動回路素子の電気的接続の態様が融通性に富み、した
がって、回路が多種多様にできるという点にある（同２欄一三行から一九行）。
４　従来の技術よりも少ない工程を含む新規な小型化電子回路を提供する（同２欄
一九行から二一行）。
５　本質的に、電子回路の小型化に関するものである（同２欄二二行及び二三
行）。
６　全部単一の物質、すなわち半導体から形成されうる故に、回路設計において、
それら全部を、拡散Ｐ―Ｎ接合を含む単一結晶半導体薄板に適当な回路及び適正な
成分値をもつ様に一体化して形作る事が可能である（同５欄一九行から二三行）。
７　複数の回路素子は、半導体薄板の一主面上に平板状に配置され、マスキング、
エッチング及び拡散の様な両立性ある工程が一主面から成し得るので半導体装置の
大量生産に適している。更に、複数の回路素子の接続が絶縁物質上で行なうことが
できるので回路に融通性、多様性があると共に大量生産に適している（同５欄二四
行から三〇行）。
三　甲第一号証、甲第二号証、甲第三号証の一ないし三、甲第三号証の五の一、甲
第四号証、甲第六号証の一、甲第六号証の二、甲第六号証の四ないし一二、乙第一
号証ないし乙第三号証及び弁論の全趣旨によれば、被告は、昭和三五年二月六日、
一九五九年（昭和三四年）二月六日及び同年二月一二日の各米国特許出願に基づく
優先権を主張して、名称を「半導体装置」（当初は「小型化電気回路及びその製作
方法」）とする発明（以下「原々発明」という。）について特許出願（特願昭三五
－三七四五号）をしたが、その後、昭和三九年一月三〇日、右出願を原出願とし
て、名称を「半導体装置」とする発明（以下「原発明」という。）につき、旧特許
法九条一項の規定により、前記優先権を主張して分割出願（特願昭三九―四六八九
号）をし、更に、昭和四六年一二月二一日、右原発明にかかる分割出願を原出願と
し、名称を「半導体装置」とする発明（以下「本件発明」という。）につき、旧特
許法九条一項の規定により、前記優先権を主張して分割出願をして本件特許権を取
得したものであること、その取得の経緯及び原々発明の出願手続、原発明の出願手
続の経過の詳細は、次のとおりであることが認められる。
１　原々発明
（一）　昭和三五年二月六日特許出願（一九五九年（昭和三四年）二月六日及び同
年二月一二日の各米国特許出願に基づく優先権を主張）（甲第三号証の三）
（二）　昭和四〇年六月二六日出願公告（特公昭四〇－一三二一七）（甲第三号証
の二）
（三）　昭和五二年六月一三日登録（弁論の全趣旨）
（四）　昭和五二年九月二八日特許異議申立による補正に基づく公報の訂正（甲第
三号証の一）
（五）　昭和五五年六月二六日存続期間満了（弁論の全趣旨）
２　原発明
（一）　昭和三九年一月三〇日分割出願（前記各米国特許出願に基づく優先権を主
張）（甲第三号証の五の一）
（二）　昭和四二年六月二一日拒絶査定（甲第四号証）
（三）　同年一〇月一七日抗告審判請求（昭和四二年審判第七五七一号）（甲第四
号証）
（四）　昭和四三年三月二九日「本件抗告審判の請求は成り立たない。」との審決
（甲第四号証）
（五）　昭和四三年九月四日審決取消訴訟の提起（昭和四三年（行ケ）第一一六
号）（甲第四号証）
（六）　昭和五一年二月五日前記審決を取消す旨の判決（その後確定）（甲第四号
証）
（七）　昭和五四年一〇月一一日「本件抗告審判の請求は成り立たない。」との再
度の審決（甲第四号証）
（八）　昭和五五年　審決取消訴訟の提起（昭和五五年（行ケ）第五四号）（甲第
四号証）
（九）　昭和五九年四月二六日原告（本件における被告）の請求を棄却する旨の判
決（その後確定）（甲第四号証、弁論の全趣旨）
３　本件発明
（一）　昭和四六年一二月二一日分割出願（前記各米国特許出願に基づく優先権を
主張。その後一九五九年二月一二日の米国特許出願に基づく優先権主張失効。）
（甲第六号証の四、五）
（二）　昭和四七年四月二六日上申書提出（甲第六号証の六）
（三）　昭和五四年一〇月一五日付訂正書提出を命じる通知（甲第六号証の七）
（四）　昭和五五年六月一二日訂正書提出（甲第六号証の八）
（五）　昭和五七年三月三一日付拒絶理由通知（甲第六号証の九）
（六）　昭和五七年八月二七日意見書及び訂正書提出（甲第六号証の一〇）
（七）　昭和五八年八月一一日拒絶査定（甲第六号証の一一）
（八）　昭和五八年　抗告審判請求（昭和五八年審判第九五〇〇一号）（甲第二号
証）
（九）　昭和六〇年一月一一日回答書提出（甲第六号証の一二）
（一〇）　昭和六一年一一月二七日出願公告（甲第二号証）
（一一）　昭和六二年一月二六日本件原告特許異議申立（乙第一号証）
（一二）　昭和六二年一月二七日訴外日本電気株式会社特許異議申立（乙第二号
証）
（一三）　平成元年六月三〇日右各特許異議申立につき「本件特許異議の申立は理
由がないものとする。」との決定及び特許すべき旨の審決（甲第一号証、甲第一号
証ないし乙第三号証）
（一四）　平成元年一〇月三〇日登録（甲第一号証、乙第三号証）
四　本件特許権は、旧特許法（大正十年法律第九十六号）の施行中の昭和三五年二
月六日に出願され、現行特許法の施行後も特許法施行法二〇条一項の規定により、
なお従前の例により審査、審判の手続きを経て特許されたものであるが、その権利
の及ぶ範囲を確定し、イ号物件、ロ号物件が本件特許権を侵害するか否かの判断
は、現行の特許法の下で、出願され、特許されたものと同様に判断すべきものであ
る。
　特許発明の技術的範囲は願書に添付した明細書の特許請求の範囲の記載に基づい
て定めなければならない（特許法七〇条一項）ものである。特許請求の範囲の記載
は、「特許を受けようとする発明の構成に欠くことのできない事項のみを記載した
項に区分してあること」、「特許を受けようとする発明が発明の詳細な説明に記載
したものであること」という条件に適合するものであることを要し（特許法三六条
五項）、他方、発明の詳細な説明には、「その発明の属する技術の分野における通
常の知識を有する者が容易にその実施をすることができる程度に、その発明の目
的、構成及び効果を記載しなければならない。」（特許法三六条四項）ものとされ
ているのであるから、特許発明の技術的範囲を定めるに当たっては、特許請求の範
囲の記載を、発明の詳細な説明の記載及びそれを補完するものとして必要な場合に
願書に添付される図面に照らして解釈して定めるべきものであり、右解釈に当たっ
ては、明細書が前提としていた出願当時の技術水準を示す公知技術、出願人が出願
過程で表明したその意図をも参酌することができるものと解するのが相当である。
　（旧特許法施行規則三八条三項には、「特許請求ノ範囲ニハ発明ノ構成ニ欠クヘ
カラサル事項ノミヲ一項ニ記載スヘシ」と、同二項には、「発明ノ詳細ナル説明ニ
ハ其ノ発明ノ属スル技術分野ニ於テ通常ノ技術的知識ヲ有スル者カ其ノ発明ヲ正確
ニ理解シ且ツ容易ニ実施スルコトヲ得ヘキ程度ニ其ノ発明ノ構成作用、効果及実施
ノ態様ヲ記載シ併セテ特許請求ノ範囲ノ記載事項ノ意義ヲ明確ニスルヲ要ス」と規
定されていたのであるから、本件発明の技術的範囲を定めるに当たって前記のとお
りの方法を採用しても支障のないことは明らかである。）。
　また、特許請求の範囲の記載を解釈するに当たって、実施例が発明の詳細な説明
の記載や図面に開示されていることから、特許発明の技術的範囲を実施例として開
示されたものに限定することが許されないことは当然であるが、前記のような方法
で、特許請求の範囲を解釈した結果、特許発明の技術的範囲が実施例として開示さ
れたものと同じとなることがあるのはいうまでもない。
　更に、右のようにして定めた特許発明の技術的範囲に、右特許発明にかかる特許
権を侵害するものとされる物件が属するか否かの判断に当たっては、問題となる特
許発明の構成要件に対応する右物件の要素が特許発明の出願当時には開発されてお
らず、当該特許発明の出願後に現われた技術であっても、それが当該特許発明の構
成要件を充足する限り、当該特許発明の技術的範囲に属するものと解すべきであ
り、出願当時に存在しなかった技術であるからという理由で、当該特許発明の技術
的範囲に属しないとすべきものではない。
　しかし、前記のような方法によって特許発明の技術的範囲を定めた結果、出願後
に現われた技術を包含しないことになることがあり得ることは論をまたない。
五　イ号物件（一メガビットＤＲＡＭ）、ロ号物件（三二キロビットＰＲＯＭ）
は、それぞれ本件発明の構成要件Ａ２を充足する「電子回路用の半導体装置」とい
えるか。
１　被告は、本件発明の技術的範囲に属する半導体装置であるためには、半導体装
置が所定の要件を充たす電子回路を有していれば足り、同じ半導体装置が有する他
の電子回路がどういうものであるかは問うところではなく、イ号物件の基板バイア
ス回路中の遅延電子回路が本件特許請求の範囲にいう電子回路の要件を充たしてい
れば、他の電子回路がどんなものであるかを問うまでもなく、ロ号物件の記憶回路
部分の記憶回路、制御回路部分の出力バッファ回路が本件特許請求の範囲にいう電
子回路の要件を充たしていれば、他の電子回路がどんなものであるかを問うまでも
ない旨主張し、原告は、本件発明の対象（保護対象）は、電子回路ではなく、電子
回路用の半導体装置、すなわち、電子回路を化体し実現した全体として一個の有形
の一体物であり、その保護対象も一物の全体であると解すべきであり、イ号物件
は、複雑な電子回路を化体した一個の物としての一メガビットＤＲＡＭ装置であ
り、本件発明と対比されるべきはこの一個の装置の構成であってその一部分ではな
く、同様に、ロ号物件は、約七万個のダイオードやトランジスタ等を有する複雑な
電子回路を化体した一個の物としての三二キロビットＰＲＯＭ装置であり、本件発
明と対比されるベきはこの一個の装置の構成であってその一部分ではない旨主張し
ている。
　また、被告は、本件発明の構成要件Ａ２の「複数の回路素子を含み」とは、本件
発明の「複数の回路素子」以外の回路素子を有してはならないことを意味するもの
ではなく、半導体薄板上に「複数の回路素子」を介む本件発明の「電子回路」が形
成されていれば、本件発明の技術的範囲に属すると解すべきである旨主張し、これ
に対し、原告は、本件発明の構成要件Ａ２の「複数の回路素子」とは、半導体装置
内の電子回路を構成する回路素子の全部の総称である旨主張している。
　そこで、被告の指摘する基板バアイス回路中の遅延電子回路を有するイ号物件、
被告の指摘する記憶回路部分の記憶回路及び制御回路部分の出力バッファ回路を有
するロ号物件が、それぞれ本件発明の構成要件Ａ２を充足する「電子回路用の半導
体装置」いえるかどうかについて判断する。
２　まず、本件明細書の特許請求の範囲の記載について検討する。
（一）　本件明細書の特許請求の範囲の冒頭には、「複数の回路素子を含み主要な
表面及び裏面を有する単一の半導体薄板と；上記回路素子のうち上記薄板の外部に
接続が必要とされる回路素子に対し電気的に接続された複数の引出線と；を有する
電子回路用の半導体装置において」との記載があるところ、右記載によれば、「複
数の回路素子を含み主要な表面及び裏面を有する単一の半導体薄板」と「上記回路
素子のうち上記薄板の外部に接続が必要とされる回路素子に対し電気的に接続され
た複数の引出線」と「を有する」という文言を受けている語句は、電子回路用の
「半導体装置」であって、「電子回路」ではない。
　「電子回路」が「単一の半導体薄板」や「複数の引出線」を有すると解すること
は明らかに不自然であり、「半導体装置」が「単一の半導体薄板」や「複数の引出
線」を有すると解するのが自然かつ合理的である。
　したがって、本件明細書の特許請求の範囲の文章的な構造は、「……単一の半導
体薄板と、……複数の引出線とを有する（電子回路用の）半導体装置において、
（（ａ）～（ｅ）の）ことを特徴とする半導体装置」であり、本件発明の対象は半
導体装置であることは自明である。
（二）　また、本件明細書の特許請求の範囲には、「複数の回路素子を含み主要な
表面及び裏面を有する単一の半導体薄板と；上記回路素子のうち上記薄板の外部に
接続が必要とされる回路素子に対し電気的に接続された複数の引出線と；を有する
電子回路用の半導体装置において、（ａ）上記の複数の回路素子は、上記薄板の種
々の区域に互に距離的に離間して形成されており、（ｂ）上記の複数の回路素子
は、上記薄板の上記主要な表面に終る接合により画定されている薄い領域をそれぞ
れ少なくともひとつ含み；」と記載されており、（ａ）及び（ｂ）にいう「上記の
複数の回路素子」とは、冒頭の「複数の回路素子を含み主要な表面及び裏面を有す
る単一の半導体薄板」にいう「複数の回路素子」の全てを指していると解するの
が、通常の解釈である。
　そうすると、「主要な表面及び裏面を有する単一の半導体薄板」に存する「複数
の回路素子」は、全て構成要件ａ、ｂを充足しているものと認められる。
（三）　次に、本件明細書の特許請求の範囲は、右（二）のとおり冒頭から、「複
数の回路素子を含み……半導体薄板と、……複数の引出線と、を有する電子回路用
の半導体装置において」との文言的構造を有しているものである。
　ところで、一般に、「ｘの特徴を有する複数の回路素子を含む半導体薄板と、…
…引出線と、を有する電子回路用の半導体装置において」と表現される特許請求の
範囲を想定すれば、文言としては、その半導体薄板には「ｘの特徴を有する複数の
回路素子」の外に「ｘの特徴を有しない複数の回路素子」を含むものと解する余地
がある。即ち、「ｘの特徴を有する複数の回路素子」の存在を前提とするからに
は、「ｘの特徴を有しない複数の回路素子」が存在することも前提となり、電子回
路用の半導体装置を構成する半導体薄板である以上、発明の要件である「ｘの特徴
を有する複数の回路素子」を含む外に、「ｘの特徴を有しない複数の回路素子」を
含むことが、付加事項又は設計事項として許容され、あるいは、技術上自明の事項
とされる余地がある（勿論「ｘの特徴を有しない複数の回路素子」を含むことが許
されないものとされる余地もある）ものと解するのが文言として不自然でないから
である。
　これに対し、「複数の回路素子を含む半導体薄板と、……の引出線と、を有する
電子回路用の半導体装置において」と表現される特許請求の範囲を想定すれば、文
言としては、その「複数の回路素子」とは、そうでないことが明細書の他の部分や
図面で明示されていない限り、当該半導体薄板に含まれている全ての回路素子を指
示するものと解するのが自然な解釈である。
　即ち、「複数の」という限定の性質上、ある「複数の回路素子」とは別の単数又
は複数の回路素子が存在すると仮定しても、特段の限定なく単に「複数の回路素
子」と言えば、その別の単数又は複数の回路素子をも含めて「複数の回路素子」と
表現していると解されるからである。
　したがって、本件明細書の特許請求の範囲の冒頭の「複数の回路素子」も、そう
でないことが明細書の他の部分や図面で開示されていない限り、本件発明の半導体
装置を構成する半導体薄板に含まれる全ての回路素子を指すものと解するのが自然
であるところ、特許請求の範囲中には、右「複数の回路素子」が半導体薄板に含ま
れる回路素子の一部を指すことを示す記載はない。
（四）　更に、本件明細書の特許請求の範囲の記載には「複数の回路素子を含み…
…単一の半導体薄板と、……複数の引出線と、を有する電子回路用の半導体装置に
おいて、（ａ）……、（ｂ）……、（ｃ）……、（ｄ）上記互いに距離的に離間し
た複数の回路素子中の選ばれた薄い領域が、上記不活性絶縁物質上の複数の上記回
路接続用導電物質によって電気的に接続され、上記電子回路を達成する為に上記複
数の回路素子の間に必要なる電気回路接続がなされており、（ｅ）上記電子回路
が、上記複数の回路素子及び上記不活性絶縁物質上の上記回接続用導電物質によっ
て本質的に平面状に配置されている、ことを特徴とする半導体装置。
」と記載されているところ、（ｄ）及び（ｅ）中の「上記電子回路」が、「電子回
路用の半導体装置」の「電子回路」を指すこと、（ｄ）及び（ｅ）中の「上記複数
の回路素子」が冒頭の「複数の回路素子」を指し、（ｄ）中の「上記互いに距離的
に離間した複数の回路素子」が（ａ）の特徴を有した複数の回路素子、即ち冒頭の
「複数の回路素子」を指すことは、いずれも明白である。
　そして、（ｄ）の特徴には、複数の回路素子中の選ばれた薄い領域が回路接続用
導電物質によって電気的に接続され、「上記複数の回路素子」の間に必要な電子回
路接続がなされるのは、本件発明の半導体装置の「電子回路を達成する為」である
ことが示されているから、本件発明の半導体装置の電子回路は、「上記複数の回路
素子」の間に必要な電気的な接続がなされることによって達成されるもので、「上
記複数の回路素子」以外の回路素子を含まないものと解するのが自然である。
　次に（ｅ）の特徴には、本件発明の半導体装置の電子回路が、上記複数の回路素
子及び回路接続用導電物質によって本質的に平面状に配置されていることが示され
ており、本質的に平面状に配置されることを要件とする以上、電子回路に含まれる
全ての回路素子が半導体薄板に配置されていることを要し、本件発明の半導体装置
の電子回路は、「上記複数の回路素子」と回路接続用導電物質によって半導体薄板
に配置されており、「上記複数の回路素子」以外の、半導体薄板に含まれる回路素
子及び半導体薄板に含まれない回路素子を構成要素としないものと解するのが妥当
である。
３　次に本件明細書の発明の詳細な説明の記載について検討する。
（一）　本件明細書の発明の詳細な説明には、「本発明は、主要な表面と裏面とを
有する単一の半導体薄板に、本質的に平面状に配置された複数の回路素子と、この
薄板の外部に接続が必要とされる回路素子に対し電気的に接続された複数の引出線
とを有する電子回路用の半導体装置に関するものである。」（本件公報１欄六行か
ら一一行）との記載があることが認められる。
　右記載は、本件発明が電子回路用の半導体装置を対象とするものであることを端
的に説明しているものであり、前記２（一）認定の特許請求の範囲の記載及びその
解釈に一致するものである。
（二）　本件明細書の発明の詳細な説明には、「本発明に用いられる回路素子はＮ
型もしくはＰ型いづれか一つの型に導電型を示す単一半導体物質の本体を使用して
適当な導電型の拡散領域を形成しその拡散領域と半導体との間或は拡散領域自体間
にＰ―Ｎ接合を形成することにより達成される。本発明の原理に依れば全電子回路
の成分は以降に詳細に説明される技術の適用に依り特徴づけられる様に本体に組立
てられる。回路の成分が半導体物質の本体の中に組合され且つその一部を形成して
いる事は注意されるべき事である。」（同１欄二二行から２欄五行）との記載があ
ることが認められる。
　右記載によれば、本件発明において、「全電子回路の成分」は、「Ｎ型もしくは
Ｐ型いづれか一つの型に導電型を示す単一半導体物質の本体」に組み立てられると
いうのであり、単一半導体物質の本体に存在するのは「全電子回路の成分」であ
る。
　「全電子回路の成分」との文言の意味は、必ずしも明確ではないが、少なくとも
半導体装置に含まれる一部の電子回路のみを問題としているものではないことを窺
わせるものである。
　また「全電子回路の成分」は、単一半導体物質の本体に組み立てられる、あるい
は、回路の成分が半導体物質本体の中に組合わされ、その一部を形成しているので
あるから、単一半導体物質の外に存在するものではないことが示されていることは
明らかである。
（三）　また、本件明細書の発明の詳細な説明によれば、本件発明により、前記二
１ないし７記載の目的を達成し、効果を奏するものとされている。
　本件発明においては、右のような目的を達成し、効果を奏するため、とりわけ二
７の「複数の回路素子は、半導体薄板の一主面上に平板状に配置され、マスキン
グ、エッチング及び拡散の様な両立性ある工程が一主面から成し得るので半導体装
置の大量生産に適しており、更に、複数の回路素子の接続が絶縁物質上で行うこと
ができるので回路に融通性、多様性があると共に大量生産に適している」（二３も
同じ）、二４の、「従来の技術よりも少ない工程を含む新規な小型化電子回路を提
供する」、二５の「本質的に電子回路の小型化に関するものである」との目的を達
成し、効果を奏するためには、半導体装置を構成する半導体薄板に含まれる複数の
回路素子の全てが、特許請求の範囲に定められた本件発明の複数の回路素子が具備
すべき特徴を備えていることを要するものであることは明らかである。
　即ち、本件発明の特許請求の範囲に定められた各要件を具備することにより、右
のような目的を達成し、効果を奏するのであるから、半導体装置を構成する半導体
薄板に、本件発明の複数の回路素子が具備すべき特徴を備えない一個又は複数の回
路素子が含まれているとすれば、右のような一体としての半導体装置の生産工程
上、回路設計上の効果及び小型化する上での効果を奏することができないものと解
されるからである。
　更に、とりわけ、二１の「半導体薄板の一面上に、上記表面上で相互に離間され
た関係に形成された回路素子を有する一体化回路にして、これにより、右回路素子
とそれらの相互接続とを単一の構造になし、コンパクトで機械的電気的に安定な装
置……を可能ならしめた」、二６の「全部単一の物質、すなわち半導体から形成さ
れうる故に、回路設計において、それら全部を、拡散Ｐ―Ｎ接合を含む単一結晶半
導体薄板に適当な回路及び適正な成分値をもつ様に一体化して形作る事が可能であ
る」との目的を達成し、効果を奏するためには、本件発明の半導体装置の電子回路
を構成する回路素子の全てが単一の半導体薄板に含まれており、右電子回路中に
は、半導体薄板に含まれない回路素子はないことを要するものであることが明らか
である。
（四）　本件明細書の発明の詳細な説明中には、本件発明の「回路素子」につい
て、①「本発明に用いられる回路素子はＮ型もしくはＰ型いづれか一つの型に導電
型を示す単一半導体物質の本体を使用して適当な導電型の拡散領域を形成しその拡
散領域と半導体との間或は拡散領域自体間にＰ―Ｎ接合を形成することにより達成
される。
」（同１欄二二行から２欄一行）、②「回路の成分が半導体物質の本体の中に組合
され且つその一部を形成している事は注意されるべき事である。」（同２欄三行か
ら五行）、③「本発明に依れば電子回路の能動及受動成分或いは回路素子は半導体
の薄板の一面或いはその近くに形成される。」（同２欄六行から八行）、④「拡散
により希望の各種回路素子を適当な関係で製造することが可能である。」（同２欄
一一、一二行）、⑤「更に能動及受動回路素子の電気的接続の態様が融通性に富み
従って回路が多種多様に出来ると云う点にある。」（同２欄一六行から一八行）、
⑥「全回路素子は単一の拡散層に関して説明されたが、二重の拡散構成を用いる事
も全く可能である。」（同３欄四三行から４欄一行）、⑦「また、複数の回路素子
は前述した様に半導体薄板の一主面上に平板上に配置され、マスキング、エッチン
グ及び拡散の様な両立性ある工程が一主面から成し得るので半導体装置の大量生産
に適している。更に複数の回路素子の接続が絶縁物質上で行なうことができるので
回路に融通性、多様性があると共に大量生産に適している。」（同５欄二四行から
三〇行）等の記載があることが認められる。
　右①では、「本発明に用いられる回路素子」は、単一半導体物質の本体に拡散技
術によりＰ―Ｎ接合を形成することにより達成できるとし、②では、「回路の成
分」は、単一半導体物質の本体の中に、その一部として形成されるとし、③では、
「電子回路の能動及受動成分或いは回路素子」は、半導体の薄板の一面あるいはそ
の近くに形成されるとし、④では、「各種回路素子」は、拡散によって希望のもの
を適当な関係で製造することが可能であるとし、⑤では、「能動及受動回路素子」
は、電気的接続の態様が融通性に富み、したがつて回路が多種多様にできるとし、
⑥では、「全回路素子」は、二重の拡散構成を用いる事も全く可能であるとし、⑦
では、「複数の回路素子」は、半導体薄板の一主面上に平板状に配置されていると
しており、いずれも本件発明に用いられる「複数の回路素子」あるいは「回路の成
分」が、単一半導体物質の本体に拡散技術によりＰ―Ｎ接合を形成することによっ
て右本体の一部として形成されるものであることなどに言及しているが、発明の詳
細な説明を精査しても本件発明の半導体装置中に右「複数の回路素子」とは別に、
右「複数の回路素子」以外の回路素子が存在することは開示も示唆もされていな
い。
　右「複数の回路素子」は、拡散技術によって製造されるのであり、本件発明の半
導体装置はマスキング、エッチング、拡散の様な工程を経て製造されるのであるか
ら、もし、半導体薄板中に右「複数の回路素子」以外の回路素子が存在しうるので
あれば、その存在が本件発明の半導体装置の製造工程、回路設計、小型化の達成に
影響を及ぼすことはさけられないはずであり、このような本件発明の達成に影響を
及ぼすような「複数の回路素子」以外の回路素子について、発明の詳細な説明中で
全く言及されていないことは極めて不自然であり、本件発明の半導体薄板には右
「複数の回路素子」以外の回路素子が存在しないことを示唆するものである。
（五）　本件明細書の発明の詳細な説明及び本件発明の特許願に添付された図面に
示された実施例としては、本件発明の構成要件ａ、ｂを充足する回路素子として、
トランジスタＴ１、Ｔ２、抵抗蓄電器Ｃ１Ｒ８、Ｃ２Ｒ３のみが開示されており、
これらの回路素子の全てが単一の半導体薄板にマスキング、エッチング及び拡散の
工程によって形成され、一つの電子回路（マルチバイブレーター）を形成している
ことが認められる。
　右実施例には、本件発明の構成要件ａ、ｂを充足する「複数の回路素子」の他
に、本件発明の構成要件ａ、ｂを充足しない、右「複数の回路素子」以外の回路素
子を包含するような電子回路についての開示も示唆もない。
（六）　その他、発明の詳細な説明及び図面中には、特許請求の範囲の冒頭の「複
数の回路素子」が、半導体薄板に含まれる回路素子の一部を指すことを示す記載は
ない。
４　右２、３に認定判断したところによれば、本件発明の対象は一個の物としての
「半導体装置」であり、しかも本件発明における電子回路用の「半導体装置」と
は、特許請求の範囲に記載された要件を全て充足するような、複数の回路素子、回
路接続からなる電子回路のみを備えた半導体装置を意味し、単一の半導体薄板の一
部に本件発明の構成要件を全て充足する電子回路があり、その余には本件発明の構
成要件を充足していない電子回路があるといった半導体装置とか、単一の半導体薄
板に含まれない回路素子や単一の半導体薄板に含まれてはいるが特許請求の範囲に
記載された要件を充足しない回路素子をその一部に含む電子回路がある半導体装置
を意味するものではないと認められる。
　即ち、被告が主張するように半導体薄板内の一部に本件発明の構成要件を充足す
る一体化回路が組み込まれていればその余の部分の構成はどうでもよいというもの
ではない。
　したがって、本件発明の構成要件Ａ２を充足する「電子回路用の半導体装置」と
は、右に認定したような意味で、半導体薄板に含まれる、特許請求の範囲に記載さ
れた要件を全て充足する回路素子のみからなる電子回路のみを備えた半導体装置を
意味するものというべきである。
５（一）　被告は、本件発明は、単一の半導体薄板に、複数の回路素子及び回路接
続用導電物質等からなる平面状配置された「電子回路」に関するものである旨主張
するが、本件明細書の特許請求の範囲の記載によれば、本件発明が「電子回路の半
導体装置」に関するものであることは明らかであり、被告の右主張は、失当であ
る。
（二）　また、特許請求の範囲の冒頭の「複数の回路素子を含み主要な表面及び裏
面を有する単一の半導体薄板と」との記載について、被告は、「含み」といえば、
ある物を有することを意味し、少なくとも、それ以外のものを有してはならないこ
とは意味しない旨主張するが、本件明細書の特許請求の範囲の右部分では、「複数
の回路素子」の他に「『複数の回路素子』以外の回路素子」が存在することを明示
も示唆もせずに、端的に「複数の回路素子を含み」といっていること、そもそも特
段の特定もなく「複数の回路素子」という語句を使用している場合に、「『複数の
回路素子』以外の回路素子」なるものも存在しうるとするのは不自然なことからす
れば、右部分の「含み」は、「単一の半導体薄板」に「複数の回路素子」が含まれ
ているということを示しているのみで、「その『複数の回路素子』以外の回路素
子」が存在する余地を示していないものと認められる。
（三）　被告は、抵抗は一般には回路素子といわれるものであり、本件公報の第２
図の回路図には本件発明の「回路素子」だけでなく、本件発明の「回路素子」では
ない抵抗Ｒが示されていることから、本件発明の半導体薄板には、本件発明の「回
路素子」でない回路素子をも含みうる旨主張している。
　しかしながら、被告の右主張は次のとおり理由がない。
（１）　本件明細書の発明の詳細な説明には、「ここには本発明の好ましい実施例
を添付図面と共に説明する。……本発明の原理を実施している一体化回路の特別な
説明は第１図に示されているが」（本件公報３欄四行から一〇行）、「第２図は、
いろいろな回路機能の配線図を、第１図の半導体薄板に占める関係において示して
いる。」（同３欄一八行から二〇行）との記載があり、図面の簡単な説明には、
「第１図は本発明による一体化回路を説明する図で、第２図は同じ関係で配置せら
れた第１図の一体化回路の配線図を示す図である。」（同１欄二行から四行）との
記載がある。これらの記載によれば、本件公報の第２図は、本件発明の実施例の装
置の斜視図である第１図上での位置関係と対応するように実施例の装置の回路配線
図を示すものであることは明らかである。
（２）　第１図に示された実施例の装置の内、Ｒ１、Ｒ２、Ｒ４ないしＲ７の記号
が付された部分は、半導体装置の本体を構成する半導体薄板がその物性に応じた抵
抗（バルク抵抗）を有することを前提に、エッチングによりスロットを形成し、あ
るいは予め計算した形状に形成することにより、裏から言えば、半導体薄板の予め
計算した位置にトランジスタや抵抗蓄電器を配置することにより、マルチバイブレ
ーター回路として作動できるように、トランジスタや抵抗蓄電器の回路素子間を所
定の抵抗値を有する抵抗接続をする機能を果たしている半導体薄板の区域を指して
いるものである。そして、これらの各区域が抵抗の機能を果たしていることから、
電気技術の分野において抵抗を表わすＲの記号が付されたものであることは、発明
の詳細な説明中の第１図についての説明の箇所に、「この薄板の諸区域は種々の区
域において果されている回路素子の機能を示す記号を付せられている。」（同３欄
一六行から一八行）と記載されていることからも明らかである。
　そして、第２図では、実施例の装置の回路の配線図として、右抵抗の機能を果た
している区域を、抵抗を表わす回路図の記号で表示したものと認められる。
（３）　しかし、右抵抗の機能を果たしている区域は、半導体装置の本体を構成す
る半導体薄板そのものの一部であって、物として明確な区画を持って独立した回路
素子としての抵抗素子とは趣を異にするものであることはまぎれのないことであ
り、発明の詳細な説明においても、実施例についての説明において、「特にこのエ
ッチングは、Ｒ１とＲ２と回路の他の部分との間に分離を与えるための薄板を通し
てのスロットを形成し、又予め計算された形状に全部の抵抗の領域を形成する。」
（同４欄九行から一三行）と「抵抗の領域」との用語で右抵抗の機能を果たしてい
る区域を表現しているのであって、それ以外に発明の詳細な説明においても、特許
請求の範囲においても、右区域を「回路素子」と表現している箇所はないから、本
件発明においては、右区域を「回路素子」という一般的技術用語で表現するもので
はないとされているものと解するのが相当である。
（４）　更に、甲第六号証の六及び乙第五号証によれば、米国特許第二八一六二二
八号（乙第五号証。以下「【Ｅ】特許」という。）明細書中には、実施例として、
ＮＰＮ又はＰＮＰ接合のトランジスタ１４とこれに連接された移相回路網２２ある
いはトランジスタ１４に連接された負荷抵抗部分５０の記載があるところ、本件特
許出願手続中で、出願人である被告は、昭和四七年四月二七日付上申書（甲第六号
証の六）を提出し、その中において、【Ｅ】特許明細書に示されている発明と本件
発明との相違点として、「【Ｅ】特許に於けるＲＣ遅延線２２は単一の分布回路素
子を形成する様共に働き合った領域を具備するのである。……【Ｅ】特許に於ける
ＲＣ遅延線２２は本願に於ける抵抗・容量素子Ｃ１、Ｒ８或いはＣ２、Ｒ３に相当
するものである。【Ｅ】特許における遅延線２２はトランジスタ１４に対し直接的
な電気接続（接触）を有しているのであってトランジスタから離間しているのでは
ない。ジョソン特許第３図にはトランジスタに接触しているコレクタ負荷抵抗５０
を示し、２つの素子間に電気的に直接接続されているものをも示しているのであ
る。これ又『離間せられた』構成ではなく、更に【Ｅ】特許の抵抗５０は接合に依
り分離せられた薄い領域を本質的特徴としていないものである。」（五頁一二行か
ら六頁一四行）とし、「従って【Ｅ】特許は本願要旨の如き少く共４つの距離的に
相互に離間した回路素子を含み、これら回路素子各々が半導体薄板の一主面に終る
接合に依り分離せられた薄い領域を含む半導体装置を容易に想起せしめる基礎概念
は全く示していないものである。」（六頁一五行から二〇行）と記載していること
が認められる。
　右記載によれば、被告は、【Ｅ】特許におけるバルク抵抗を利用した遅延線２２
及びコレクタ負荷抵抗５０をもって、本件発明における抵抗Ｒ１、Ｒ２、Ｒ４ない
しＲ７とは相異し、本件発明の回路素子に相当するものとしているのであり、した
がって、被告は、本件発明において、回路素子と回路素子との間に電気的接続を与
える抵抗の機能を有する領域Ｒ１、Ｒ２、Ｒ４ないしＲ７を「回路素子」ではない
と主張していたものである。
（５）　以上判断したところによれば、一般に抵抗が回路素子といわれることは当
裁判所に顕著な事実であるが、被告は本件明細書においても、本件発明の出願過程
においても、抵抗の機能を有する区域をもって回路素子とは別のものとしているの
であり、本件公報の第２図にＲ１、Ｒ２、Ｒ４ないしＲ７がＲの文字及び抵抗の記
号で示されていることをもって、本件発明の半導体薄板に、本件発明の特徴を具備
する「複数の回路素子」以外の「回路素子」を含むことを示す旨の被告の主張は失
当である。
６（一）　前記４のとおり、本件発明における構成要件Ａ２を充足する「電子回路
用の半導体装置」とは、半導体薄板に含まれる、特許請求の範囲に記載された要件
を全て充足する回路素子のみからなる電子回路のみを備えた半導体装置を意味する
ものである。したがって、イ号物件（一メガビットＤＲＡＭ）、ロ号物件（三二キ
ロビットＰＲＯＭ）を本件発明と対比するに当たっては、イ号物件あるいはロ号物
件に含まれる全ての電子回路について、その回路素子（ここでは検討の対象ではな
いが、回路素子間を接続する導電物質も）が本件発明の要件を具備することを主
張、立証することを要するものである。
　これに対し、被告は、イ号物件中の基板バイアス回路中の遅延電子回路のみ及び
ロ号物件中の記憶回路部分の記憶回路、制御回路部分の出力バッファ回路のみを本
件発明の構成要件と対比し、それらの回路を含むイ号物件及びロ号物件は本件発明
の技術的範囲に属する旨主張するものであり、その主張自体、被告の抗弁として不
完全なものであり、失当という外はない。
　もとより、イ号物件及びロ号物件に含まれる全ての電子回路について本件発明の
構成要件と対比した結果、大部分の電子回路について本件発明の構成要件を充足
し、極く一部分の電子回路についてのみ本件発明の構成要件を充足しないものであ
ることが明らかになった場合を仮定すると、そのような場合でもイ号物件又はロ号
物件は実質的に本件発明の技術的範囲に属するものと評価できる可能性は否定でき
ないが、そのことと前記の判断は別の問題である。
（二）　前記４のとおり、本件発明における構成要件Ａ２を充足する「電子回路用
の半導体装置」とは、半導体薄板に含まれる、特許請求の範囲に記載された要件を
全て充足する回路素子のみからなる電子回路のみを備えた半導体装置を意味するも
のであって、半導体薄板に含まれない回路素子をその一部に含む電子回路がある半
導体装置を含むものではない。
　イ号物件目録の三、四①並びに第５図ないし第７図の記載によれば、イ号物件の
メモリアレイ部分（２）は、約一〇〇万単位のメモリセル（各メモリセル（８）ａ
ないしｄ）からなり、各メモリセル（８）ａないしｄは、それぞれ回路素子である
Ｎチャネル型ＭＯＳＦＥＴ（９）ａないしｄ及びキャパシタ（１０）ａないしｄか
ら構成されており、キャパシタ（１０）ａないしｄは、いずれも第１ポリシリコン
層（２６）ａないしｄ（キャパシタの蓄積電極）と絶縁膜（２７）と第２ポリシリ
コン層（２８）（キャパシタの対向電極）を積層して構成されていることが認めら
れる。
　また、同目録の第５図ないし第７図によれば、右キャパシタ（１０）ａないしｄ
の全構成要素である第１ポリシリコン層（２６）ａないしｄ、キャパシタの絶縁膜
（２７）、第２ポリシリコン層（２８）は、全て、シリコン基板（１）の外部に存
在していることが認められる。
　そうすると、キャパシタ（１０）ａないしｄは、シリコン基板（１）の外部に存
在するものであり、これらキャパシタ（１０）ａないしｄとＮチャネル型ＭＯＳＦ
ＥＴ（９）ａないしｄから構成されるメモリセルからなるメモリアレイ部分（２）
を含むイ号物件は、本件発明の構成要件Ａ２を充足しないものであることは明らか
である。
　したがって、イ号物件は、この点において本件発明の技術的範囲に属するものと
は認められない。
六　イ号物件、ロ号物件は、本件発明の構成要件ａの「右各回路素子は……互いに
距離的に離間して形成され」の要件を充足するか。
１　まず、本件明細書の特許請求の範囲の記載について検討する。
（一）　本件明細書の特許請求の範囲の、「（ａ）上記の複数の回路素子は、上記
薄板の種々の区域に互に距離的に離間して形成されており、」との記載中の「離
間」の語の通常の意味は「仲たがいをさせる。仲をひきさく。」というものである
が、この意味では右記載を理解できないことは明らかである。そこで、語を構成す
る漢字について検討すると、「離」は、「はなす。とおざける。わける。」等の字
義を有し、「間」は、「あいだ。物と物のへだたり。すきま。
」等の字義を有することは当裁判所に顕著であるから、「離間」は「物と物とのあ
いだをはなす。」との意味に解することができるところ、「上記の複数の回路素子
は、上記薄板の種々の区域に互に距離的に離間して形成され」の「距離的に」の語
句は右の理解にそうものであるから、「距離的に離間」の文字上の意味は、複数の
回路素子の間が距離的に、いいかえれば物理的に離れている状態を指すものと一応
理解することができる。
（二）　しかし、右特許請求の範囲には、「（ｃ）不活性絶縁物質とその上に被着
された複数の回路接続用導電物質とが、上記薄い領域の形成されている上記主要な
表面の上に形成されており；（ｄ）上記互に距離的に離間した複数の回路素子中の
選ばれた薄い領域が、上記不活性絶縁物質上の複数の上記回路接続用導電物質によ
って電気的に接続され、上記電子回路を達成する為に上記複数の回路素子の間に必
要なる電気回路接続がなされており；」との記載があり、右記載によれば、本件発
明の複数の回路素子が形成されている単一の半導体薄板の主要な表面の上には不活
性絶縁物質が形成され、その上には複数の回路接続用導電物質が被着されており、
単一の半導体薄板に「互いに距離的に離間して形成され」た「複数の回路素子」中
の選ばれた薄い領域が、不活性絶縁物質上の回路接続用導電物質によって電気的に
接続されて、複数の回路素子の間に必要な電気回路接続がされ、電子回路を達成し
ているというのである。
　そうすると「互いに距離的に離間して形成され」た「複数の回路素子」、即ち、
物理的に離れている状態にある複数の回路素子は、選ばれた薄い領域間の電気的接
続、あるいは回路素子間に電子回路を達成するために必要な電気回路接続がされて
いないときには、相互に電気的に必要な分離がされていなければ目的の電子回路を
達成できないものと認められる。
（三）　半導体とは、導体と絶縁体との中間の電気伝導率を有する物質をいうもの
であるから、その性質上当然の帰結として、半導体中の二点間の距離を小さくして
いけばその間での半導体自体が有する抵抗値が低くなって、その極限の状態では短
絡に近くなり、逆に、半導体中の二点間の距離を大きくしていけばその間での半導
体自体が有する抵抗値が高くなって、その極限の状態では狭義の絶縁に近い状態に
なり、更に、二点間に介在する半導体の断面積を増減させることによってもその間
の半導体自体が有する抵抗値を変えることができることは、当裁判所に顕著な事実
である。
　したがって、単一の半導体薄板の中に、電子回路として作動するためには相互の
必要以上の電気的接続が行われてはならないような複数の回路素子が形成されてい
る場合において、回路素子相互の物理的な離間の状態が接触しているのに近いもの
である時には、回路素子間が短絡に近い状態になるのであるから、相互の必要以上
の電気的影響を排除することができず、到底、電子回路として適正に作動する装置
になりえないことは自明である。
　そうすると、本件特許請求の範囲に記載されたような、単一の半導体薄板に複数
の回路素子を形成し、それらの回路素子中の選ばれた薄い領域を不活性絶縁物質上
の複数の回路接続用導電物質によって電気的に接続し、複数の回路素子の間に必要
な電気的回路接続をして、電子回路を達成する半導体装置においては、半導体薄板
に含まれる複数の回路素子の内、電子回路として適正に作動するためには相互に必
要以上の電気的接続が行われてはならないものの間の、半導体薄板を通じての電気
的導通の状態をどうするのか、即ち、電気的絶縁をするのか別の措置をとるのかを
明らかにしなくては、電子回路として完全なものではなく、電子回路用の半導体装
置の発明としては不完全なものとなる。
　本件明細書の特許請求の範囲中には、相互に必要以上の電気的接続が行われては
ならない単一半導体薄板中の複数の回路素子間の電気的導通の状態をどうするのか
についての構成、手段はそれと明示されてはいないが、他方、本件原々出願当時、
単一半導体薄板中の複数の回路素子間の半導体薄板を通じての電気的導通の状態を
どうするのかについての構成、手段が、特許請求の範囲に記載することを省略でき
るほどに、当業者にとって自明の事項であったことを認めるに足りる証拠はない。
　したがって、特許請求の範囲には、その発明の構成に欠くことができない事項の
みが記載されているはずであるから、本件発明においても、相互に必要以上の電気
的接続が行われてはならない複数の回路素子間の半導体薄板を通じての電気的導通
の状態をどうするのかについての構成、手段が記載されているものと解されるとこ
ろ、前記のような半導体の自明の性質を念頭に置いて、特許請求の範囲の記載を読
むとき、本件発明の構成要件ａの「互いに距離的に離間して形成され」との要件が
複数の回路素子間の電気的導通の状態をどうするのかの点についての構成、手段で
あると解することができる。
　即ち、右構成要件ａの「互いに距離的に離間して形成され」るということは、電
気的な作用と無関係に、単に物理的に離れた状態に形成されるという意味ではな
く、半導体薄板内において、「互いに距離的に離間して形成され」ることによっ
て、半導体薄板自体の有する抵抗によって複数の回路素子が電気的な意味でも分離
あるいは導通が制限されている状態を達成するような距離、形態で複数の回路素子
を配置することを意味するものと解することができる。
２　次に本件明細書の発明の詳細な説明及び本件発明の特許出願の経過について検
討する。
（一）　本件明細書の発明の詳細な説明には、特許請求の範囲の（ａ）の「互いに
距離的に離間して形成され」の意味を直接に説明する記載はなく、「本発明のある
目的及び効果は、……回路素子が半導体薄板の一面上の不活性絶縁物質上に置かれ
た複数の導線により容易に相互接続し得るように、半導体薄板の一面上に、上記表
面上で相互に距離的に離間された関係に形成された回路素子を有する一体化回路に
して、これにより、上記回路素子とそれらの相互接続とを単一の構造になし、」
（本件公報１欄一二行から一九行）との記載がある。
　右記載によれば、本件発明では、「回路素子」は、半導体薄板の一面上に「互い
に距離的に離間して形成され」ており、同じ半導体薄板の一面上の不活性絶縁物質
上に置かれた複数の導線により容易に相互接続し得るようにされて一体化回路とす
ることが、目的及び効果に含まれているというのである。
そうすると、前記１（三）認定の事実に照せば、単一の半導体薄板に「互いに距離
的に離間して形成され」た回路素子と回路素子は、複数の導線で接続されるべき回
路素子又はその領域以外は、回路を構成するために必要な分離又は導通が制限され
た接続がされていることが示されているものと認められる。
（二）　本件明細書の発明の詳細な説明には、発明の構成自体についての説明部分
は必ずしも多くなく、目的、効果についての記載部分が多いが、その中には、「処
理工程中に半導体材料薄板の成形（「全形」とあるのは誤記と認める。）を行な
い、拡散により希望の各種回路素子を適当な関係で製造することが可能である。」
（本件公報２欄一〇行から一二行）、「マスキング・エッチング及拡散の様な限定
された両立性ある工程が一主面から成し得るので大量生産に適する事であり、更に
能動及受動回路素子の電気的接続の態様が融通性に富み従って回路が多種多様に出
来る」（同欄一四行から一八行）、「前述の様に本発明は適当に成形されそして拡
散されたｐ―ｎ接合を形成された半導体物質の本体の利用……を企図している。」
（同欄二三行から３欄二行）、「また、複数の回路素子は前述した様に半導体薄板
の一主面上に平板状に配置され、マスキング、エッチング及び拡散の様な両立性あ
る工程が一主面から成し得るので半導体装置の大量生産に適している。」（同５欄
二四行から三〇行）等半導体薄板、半導体物質の成形、エッチング工程についての
言及が繰り返しされているが、それが本件発明の構成とどのように関係するのかの
発明一般についての説明は見られない。
（三）　そこで開示された実施例についてみると、発明の詳細な説明の実施例につ
いての説明及び本件発明の特許願に添付された図面によれば、実施例として示され
た装置は、五・〇八ｍｍ×二・〇三ｍｍの半導体薄板内に、その半導体薄板の長手
方向の両端に近い位置に抵抗蓄電器Ｃ１Ｒ８とＣ２Ｒ３とがあり、その中間にメサ
型トランジスタＴ１、Ｔ２が長手方向に並ぶような位置関係に間隔を置いて形成
し、Ｃ１Ｒ８とＣ２Ｒ３との間で、Ｔ１、Ｔ２と半導体薄板の幅方向の一方の端部
との間の薄板に、薄板の裏面まで通り長手方向に細長いスロットを形成し、半導体
薄板の裏面からは、薄板の幅方向の延長方向へ片側三本、計六本の入力端子、出力
端子等の引出線５０を具備し、Ｔ１とＴ２のエミッタ間、Ｃ１Ｒ８の上部電極とＴ
２のベース間、Ｃ２Ｒ３の上部電極とＴ１のベース間、Ｃ１Ｒ８の上部電極と入力
端子１、Ｃ２Ｒ３の上部電極と入力端子２、Ｔ１のエミッタと接地線５０がそれぞ
れ金の線７０で接続されているマルチバイブレーターであることが認められる。こ
のＴ１とＴ２のコレクタ、Ｃ１Ｒ８、Ｃ２Ｒ３の抵抗部分は半導体薄板そのもの
で、右四個の回路素子の間にある半導体薄板と一体のものであり、回路機能の配線
図では、Ｃ１Ｒ８とＴ１との間には抵抗Ｒ７、Ｃ２Ｒ３とＴ２との間には抵抗Ｒ
４、Ｔ１と負電源への引出線５０との間には抵抗Ｒ６、Ｔ２と負電源への引出線５
０との間には抵抗Ｒ５、Ｃ１Ｒ８と正電源への引出線５０との間には抵抗Ｒ１、Ｃ
２Ｒ３と正電源への引出線５０との間には抵抗Ｒ２があるものとして表現されてい
るが、それらの抵抗Ｒ１、Ｒ２、Ｒ４ないしＲ７及び抵抗蓄電器Ｃ１Ｒ８、Ｃ２Ｒ
３の抵抗部分は各該当部分の半導体薄板自体が有する抵抗（バルク抵抗）をそのま
ま利用しているものである。右マルチバイブレーター装置が適正に作動するために
は、それらの抵抗の機能を果たす半導体薄板の部分の抵抗は、それぞれ所定の数値
であることを要するところ、右抵抗値は当該半導体薄板の有する比抵抗と、半導体
薄板内での各回路素子間の距離、各回路素子間の半導体薄板の断面積から計算上定
まるから、右装置は、各抵抗値が、装置が適正に作動するための数値となるよう
に、半導体薄板の比抵抗を前提に、形状や寸法、回路素子の位置を定めてあるもの
で、前記のスロットも、その部分の半導体を除去することによる絶縁と、残存部分
の形状を適正な抵抗値が得られるように形成することとの両面を有するものと認め
られる。
　実施例についての説明中の「特にこのエッチングは、Ｒ１とＲ２と回路の他の部
分との間に分離を与えるための薄板を通してのスロットを形成し、又予め計算され
た形状に全部の抵抗の領域を形成する。」（本件公報４欄九行から一三行）との記
載は、右認定の事実を端的に表現しているものと認められる。
　右のように実施例においては、単一の半導体薄板の中に形成された複数の回路素
子間の半導体薄板を通じての電気的導通の状態をどのように処理するかという問題
を、エッチング等の手段によって半導体薄板にスロットを設け又は予め計算された
形状に成形することによって複数の回路素子間の半導体薄板の部分を回路に必要な
抵抗として利用するという方法により解決することが開示されている。
（四）　他方、本件明細書には、バルク抵抗による以外に、半導体薄板の中に形成
された複数の回路素子間に前記のような物性を有する半導体薄板が存在することか
ら生ずる電気的導通の状態をどうするかという問題を解決するための構成ないし技
術的手段は開示も示唆もされていない。
　このことと、「本発明の好ましい実施例」（本件公報３欄七行から八行）とし
て、唯一具体的に開示された右（三）認定の技術を参酌すれば、前記（二）認定の
ように発明の詳細な説明に繰り返し言及される「半導体物質の成形」、「エッチン
グ工程」とは、「互いに距離的に離間」された複数の回路素子間の半導体薄板にス
ロットを設け又は予め計算された形状に成形することによって、バルク抵抗を利用
して、右複数の回路素子間の半導体薄板自体を通じての電気的導通を、回路を形成
する上での必要に応じ、電気的絶縁とし又は抵抗接続とすることをも示唆している
ものと解することができる。
（五）　甲第六号証の六、乙第五号証によれば、【Ｅ】特許明細書中の実施例とし
て、ＮＰＮ又はＰＮＰ接合のトランジスタ１４とこれに連接された移相回路網２
２、右トランジスタ１４に連接された負荷抵抗部分５０の記載があるところ、出願
人である被告は、本件特許出願手続中で、昭和四七年四月二七日付上申書（甲第六
号証の六）において、【Ｅ】特許明細書に示されている発明と本件発明との相違点
として、「【Ｅ】特許に於けるＲＣ遅延線２２は本願における抵抗・容量素子Ｃ
１、Ｒ８或いはＣ２、Ｒ３に相当するものである。【Ｅ】特許における遅延線２２
はトランジスタ１４に対し直接的な電気接続（接触）を有しているのであってトラ
ンジスタから離間しているのではない。【Ｅ】特許第３図にはトランジスタに接触
しているコレクタ負荷抵抗５０を示し、２つの素子間に電気的に直接接続されてい
るものを示しているのである。これ又『離間せられた』構成ではなく、更に【Ｅ】
特許の抵抗５０は接合に依り分離せられた薄い領域を本質的特徴としていないもの
である。従って【Ｅ】特許は本願要旨の如き少く共４つの距離的に相互に離間した
回路素子を含（む）……半導体装置を容易に想起せしめる基礎概念は全く示してい
ないのである。」（六頁一行から二〇行）と記載していることが認められる。
　右上申書の記載によれば、被告は、【Ｅ】特許について、複数の回路素子が「直
接的な電気接続（接触）を有している」、「２つの素子間に電気的に直接接続され
ているものを示している」とし、これらの点において、本件発明のような距離的に
互に離間した回路素子を含む半導体装置とは異なるとしているのであるから、本件
発明の「互に距離的に離間」したとは、単に物理的に離れているというのではな
く、電気的な絶縁、抵抗接続の観点を含んだ意味で「離間せられた」と説明してい
るものと解される。
（六）　また、甲第六号証の九及び一〇によれば、本件発明の特許出願手続におい
て、審査官が昭和五七年三月三一日付で拒絶理由通知（甲第六号証の九）をし、そ
の備考欄において「特許請求の範囲には『距離的に離間されている回路素子』と記
載されているが、離間された回路素子間はどうなっているのか詳細な説明には具体
的な記載がない。」と指摘したのに対し、出願人である被告は、昭和五七年八月二
七日付の意見書（甲第六号証の一〇）中で、「『距離的に離間されている回路素
子』という表現は、複数の回路素子間の回路接続の前提条件として記載されたもの
であります。
本願発明に於ける距離的に離間されている複数の回路素子は本願の実施態様に於い
てはトランジスタＴ１、Ｔ２、抵抗蓄電器（Ｃ１Ｒ８）及（Ｃ２Ｒ３）に対応いた
します。そして、これら回路素子間には、半導体薄板の一部が存在し、実施の態様
では少なくとも次に示すような抵抗素子が存在し得る例として記載されています。
即ち、トランジスタＴ１とトランジスタＴ２との間には抵抗Ｒ５とＲ６、トランジ
スタＴ１と抵抗蓄電器（Ｃ２Ｒ３）との間には抵抗Ｒ６、Ｒ５、Ｒ４、トランジス
タＴ２と抵抗蓄電器（Ｃ１Ｒ８）との間には抵抗Ｒ５、Ｒ６、Ｒ７があります。」
（七頁）と説明していることが認められる。
　右意見書中の「複数の回路素子間の回路接続の前提条件として記載したものであ
ります。」との記載の意味について考察するに、本件発明にいう電子回路用の半導
体装置においては、単一の半導体薄板上に形成された複数の回路素子間の電気的導
通の状態をどのように処理するかという課題の解決が不可欠であるところ、被告
は、「距離的な離間」が回路接続の前提条件であるとしているのであり、逆にいえ
ば、回路素子間を適切に導電物質で接続すれば電子回路が完成するように回路素子
間で電気的に分離されているという構成であるとしているのである。
　また、被告は、審査官の、特許請求の範囲中の「距離的に離間されている回路素
子」との記載についての、離間された回路素子間はどうなっているのか具体的な説
明がないとの本件発明一般にかかわる指摘に対して、「本願発明に於ける距離的に
離間されている複数の回路素子は本願の実施態様に於てはトランジスタＴ１、Ｔ
２、抵抗蓄電器（Ｃ１Ｒ８）及（Ｃ２Ｒ３）に対応いたします。」とし、「これら
回路素子間には、半導体薄板の一部が存在」するとした上で「実施の態様では少な
くとも次に示すような抵抗素子が存在し得る」として実施例の回路素子間のＲ４な
いしＲ７を挙げているのみで、それ以上に他の実施態様を具体的に挙げるなど、
「距離的に離間されている」ことの一般的意味についての具体的説明をしていない
のであるから、被告は、審査官の本件発明一般にかかわる指摘に対する答として、
右「これら回路素子間には、半導体薄板の一部が存在し」との記載をもって、本件
発明一般について、回路素子間に半導体薄板の一部が存在し、そのバルク抵抗が利
用されているという趣旨の説明をしているものと理解する外はない。
３　右１のような特許請求の範囲の記載に、右２のような発明の詳細な説明及び本
件発明の特許出願の過程において被告が公的に表明した見解を参酌すれば、特許請
求の範囲中の「（ａ）上記の複数の回路素子は……互いに距離的に離間して形成さ
れ」るということは、電気的な作用と無関係に、単に物理的に接触していないとい
う意味ではなく、複数の回路素子間に存在する半導体薄板の有するバルク抵抗を利
用することによって、複数の回路素子を電子回路を達成するために必要な程度に電
気的に絶縁し、あるいは抵抗接続することを意味するもの、言いかえれば、単一の
半導体薄板中の複数の回路素子間をバルク抵抗を利用して、電子回路を達成するた
めに必要な程度に絶縁し、あるいは抵抗接続するために回路素子間に計算上必要な
物理的な間隔を設けることを意味するものと認められる。
　以上のとおりであるから、本件発明の構成要件ａの「互いに距離的に離間して形
成され」とは、被告が主張するような、物理的に接触していなければどのような態
様であってもいいという意味にすぎないものとはいえない。
４　イ号物件について
（一）　被告が指摘するイ号物件の基板バイアス回路部分のリングオシレータ内の
二段のＣＭＯＳインバータ（目録にいう遅延電子回路）についてみるに、イ号物件
目録六①によれば、ＣＭＯＳインバータ（２０）ａ及び（２０）ｂを構成するＮチ
ャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒは、Ｐ型シリコン基板（１）の上面側
に、Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇは、右基板内に形成され
たＮウエル（１６）の上面側に、約一五μｍの間隔をとって配置され、右各ＭＯＳ
ＦＥＴの間には、ＬＯＣＯＳ酸化膜（１９）、酸化シリコン膜（２４）、Ｐ＋型不
純物領域（１８）、Ｎ＋型不純物領域（１７）が介在していることが認められ、そ
うすると、Ｎチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒと、Ｐチャネル型ＭＯ
ＳＦＥＴ（２１）Ｅ及び（２１）Ｇとは、ＬＯＣＯＳ酸化膜（１９）、酸化シリコ
ン膜（２４）、Ｐ＋型不純物領域（１８）、Ｎ＋型不純物領域（１７）を介在させ
ることによって電気的絶縁を達成しているものと認められるから、シリコン基板の
有するバルク抵抗を利用して電気的絶縁を達成しているものではなく、本件発明の
構成要件ａにいう「互いに距離的に離間して形成され」に当たらない。
（二）　イ号物件目録四①によれば、イ号物件のメモリアレイ部分において、メモ
リセル（８）ａを構成するＮチャネル型ＭＯＳＦＥＴ（９）ａとメモリセル（８）
ｂを構成するＮチャネル型ＭＯＳＦＥＴ（９）ｂとは、一つのＮ型不純物領域を、
前者ではドレイン（１３）ａとして、後者ではドレイン（１３）ｂとして使用して
いることが認められ、したがって、回路素子のＮチャネル型ＭＯＳＦＥＴ（９）ａ
と（９）ｂとは、ドレインを共通にしているもので、両者は距離的に離間していな
いことが明らかである。
（三）　そうすると、イ号物件は、右（一）においても右（二）の点においても、
本件発明の構成要件ａを充足しないから、その余の点について判断するまでもな
く、イ号物件は、本件発明の技術的範囲に属さない。
５　ロ号物件について
（一）　ロ号物件目録四、①によれば、ロ号物件の記憶回路部分のメモリセル（１
０）ａないしｄは、書込用ダイオード（１１）ａないしｄとスイッチ用ダイオード
（１４）ａないしｄとからなっていること、隣り合うメモリセル（１０）ａないし
ｄは、ワード線方向には四μｍの間隔をもって配置され、右間隔には、酸化シリコ
ン膜（２６）下に、Ｎ＋型埋込層（８）に達する断面逆正三角形の二酸化シリコン
隔壁（２４）が介在し、また、ビット線方向には六μｍの間隔をもって配置され、
右間隔には、酸化シリコン膜（２６）下にＰ型シリコン基板（１）に達する断面逆
正三角形の二酸化シリコン隔壁（２５）が介在していることが認められる。
　そうすると、ロ号物件のメモリセル（１０）ａないしｄにおいては、二酸化シリ
コン隔壁（２４）及び（２５）によって電気的な絶縁を達成していて、シリコン基
板のバルク抵抗を利用して電気的絶縁を達成しているものではないから、本件発明
の構成要件ａにいう「互いに距離的に離間して形成され」に当たらない。
（二）　ロ号物件目録五１によれば、ロ号物件の出力バッファ回路部分のショット
キー・クランプト・トランジスタ（１７）ＡのＮＰＮトランジスタ（１７）ａと、
ショットキー・クランプト・トランジスタ（１７）Ｂのショットキーダイオード
（２１）ｂとの間には約六μｍの間隔が設けられ、右間隔には、Ｐ型シリコン基板
（１）に達する断面がほぼ逆正三角形の二酸化シリコン隔壁（２５）が介在してい
ること、ショットキー・クランプト・トランジスタ（１７）ＡのＮＰＮトランジス
タ（１７）ａとショットキーダイオード（２１）ｅに設けられたガードリング（３
３）との間には約四μｍの間隔が設けられ、右間隔には、Ｎ＋型埋込層（８）に達
する断面がほぼ逆正三角形の二酸化シリコン隔壁（２４）が介在していることが認
められる。
　そうすると、ロ号物件の出力バッファ回路部分のショットキー・クランプト・ト
ランジスタ（１７）Ａと（１７）Ｂ、ショットキー・クランプト・トランジスタ
（１７）Ａとショットキーダイオード（２１）ｅにおいても、二酸化シリコン隔壁
（２４）及び（２５）によって電気的な絶縁を達成していて、シリコン基板のバル
ク抵抗を利用して電気的な絶縁を達成しているものではないから、本件発明の構成
要件ａにいう「互いに距離的に離間して形成され」に当たらない。
（三）　そうすると、ロ号物件は、右（一）の点においても右（二）の点において
も、本件発明の構成要件ａを充足しないから、その余の点について判断するまでも
なく、ロ号物件は、本件発明の技術的範囲に属さない。
第三　以上のとおり、イ号物件、ロ号物件は、第二、五６の点からも、同六４、５
の点からも、本件発明の技術的範囲に属するものではないから、イ号物件及びロ号
物件の製造及び販売は本件特許権を侵害するものではなく、原告の債務不存在確認
請求は理由があるからこれを認容することとし、訴訟費用の負担について民事訴訟
法八九条を適用して、主文のとおり判決する。
別紙　省略

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