戻る

平成２８年３月３０日判決言渡同日原本領収裁判所書記官
平成２７年（ネ）第１００９８号特許権侵害差止等請求控訴事件
原審・東京地方裁判所平成２２年(ワ)第４６２４１号
口頭弁論終結日平成２８年２月１０日
判決
控訴人メンター・グラフィクス・
コーポレーション
同訴訟代理人弁護士城山康文
同岩瀬吉和
同山本健策
同後藤未来
同弁理士山本秀策
同補佐人弁理士市川英彦
被控訴人日本イヴ株式会社
同訴訟代理人弁護士塚原朋一
同岡田誠
同友村明弘
同髙梨義幸
同訴訟復代理人弁護士関根みず奈
同補佐人弁理士佐藤睦
同伊藤健太郎
主文
１本件控訴を棄却する。
２控訴費用は控訴人の負担とする。
３この判決に対する上告及び上告受理の申立てのための付加期間
を３０日と定める。
事実及び理由
第１控訴の趣旨
１原判決を取り消す。
２被控訴人は，原判決別紙物件目録記載の物件を使用し，譲渡し，輸入し，貸
渡し，又は譲渡若しくは貸渡しの申出をしてはならない。
３被控訴人は，その占有にかかる原判決別紙物件目録記載の物件を廃棄せよ。
４被控訴人は，控訴人に対し，３億３０００万円及びこれに対する平成２２年
１２月２８日から支払済みまで年５分の割合による金員を支払え。
５訴訟費用は第１，２審とも被控訴人の負担とする。
６仮執行宣言
第２事案の概要（略称は原判決に従う。）
１控訴人は，発明の名称を「エミュレーションシステム用の統合デバッグ機能
を備えた再構成可能な集積回路」とする特許第３５８８３２４号（本件特許）の特
許権者であるところ，本件は，控訴人が，原判決別紙物件目録記載の物件（被告各
製品）は，本件発明１，３ないし７（本件各発明）の技術的範囲に属し，被控訴人
による被告各製品の輸入及び販売等の行為は，控訴人が有する本件特許権を侵害し
ていると主張して，被控訴人に対し，①特許法１００条１項に基づき，被告各製品
の使用，譲渡，輸入，貸渡し及び譲渡若しくは貸渡しの申出の差止め，②同条２項
に基づき，その占有する被告各製品の廃棄，③民法７０９条に基づき，損害賠償と
して３億３０００万円及びこれに対する訴状送達の日の翌日である平成２２年１２
月２８日から支払済みまで民法所定の年５分の割合による遅延損害金の支払を求め
る事案である。
原判決は，①被告各製品は本件発明１，３ないし７の文言侵害にも均等侵害にも
当たらず，その技術的範囲に属しない，②被告各製品について本件発明５及び６の
間接侵害も成立しない，として控訴人の請求を全部棄却した。
そこで，控訴人が原判決を不服として控訴したものである。
２前提事実
原判決の「事実及び理由」の第２の２記載のとおりであるから，これを引用する。
３争点
当審において新たに主張された争点(4)オ（無効理由５・乙６４〔米国特許第５８
５０５３７号公報。以下「乙６４公報」という。〕を引用例とする新規性又は進歩
性欠如）を付加するほかは，原判決の「事実及び理由」の第２の３記載のとおりで
あるから，これを引用する。
第３争点に関する当事者の主張
争点に関する当事者の主張は，以下の１のとおり訂正し，以下の２のとおり当審
における当事者の主張を付加するほかは，原判決の「事実及び理由」の第３記載の
とおりであるから，これを引用する。
１原判決の訂正
(1)原判決３０頁２３行目の「構成要件１Ｃ」とあるのを，「構成要件１Ｄ」と
訂正する。
(2)原判決８９頁１２行目の「甲６６の２」とあるのを，「甲６３の２」と訂正
する。
(3)原判決１１０頁６行目から７行目の「別紙Ｄ－Ⅱ」とあるのを，「別紙Ｄ－
Ⅲ」と訂正する。
２当審における当事者の主張
(1)争点(1)ウ（「部分走査レジスタ」（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ）
の充足性）について
〔控訴人の主張〕
原判決は，本件明細書等の【０００５】，【００２６】及び第２次補正と同日付
けで提出された意見書（甲５８の４，乙１８）の記載を根拠として，走査クロック
の周波数をエミュレーション・クロックの周波数よりも高くすることは，信号出力
線の数が信号入力線の数よりも少ないという走査レジスタ及び部分走査レジスタの
構造にも基づくものであり，部分走査レジスタの構造的特徴と密接に関連するとし
た上で，本件各発明の「部分走査レジスタ」は，「部分走査レジスタをして信号状
態値を漏れなく捉え走査バスに出力するように走査クロックを制御するため，そ
の信号出力線が信号入力線よりも少ないことに起因して，走査クロックの周波数
をエミュレーション・クロックの周波数よりも高くして，これを印加するものを
いう」と解し，いわゆる並列入力－並列出力タイプのレジスタは，信号入力線と
信号出力線の本数が等しいことから，構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆにいう
「部分走査レジスタ」には当たらないと判断した。
ア「部分走査レジスタ」から，信号出力線と信号入力線の本数が等しいレジス
タは除外されないこと
(ア)●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●
そして，本件各発明の「部分走査レジスタ」とは，構成要件１Ｄにあるように作
動するレジスタであれば，Ａタイプのものには限られず，Ｂタイプのレジスタであっ
てもよいのであって，このような理解は，以下のとおり，本件明細書等の記載や本
件各発明の技術内容とも整合し，技術常識に照らしても正当である。
(イ)本件明細書等には，「部分走査レジスタ」がＡタイプのレジスタに限定さ
れる旨の記載はなく，また，「部分走査レジスタ」の出力線の数，入力線の数，そ
れらの多寡等に着目した記載もない。本件明細書等において，唯一，Ａタイプのレ
ジスタが「部分走査レジスタ」と呼ばれているのは，【図８ｂ】及びその説明部分
であるが，これは，本件各発明の「一実施形態」である旨明記されている（【００
２８】）。
(ウ)本件明細書等の記載に照らせば，【図８ｂ】の実施態様としては，Ａタイ
プだけではなく，Ｂタイプのレジスタの実施態様も含まれる。すなわち，【図８ｂ】
に示された例における，論理素子の総数（１２８個）や，その中から選択される部
分集合の大きさ（４分の１）は，例示であり，他の態様もあり得るとされる（【０
０１５】，【００２８】参照）。そこで，１２８個の論理素子のうちの１６分の１
の部分集合（全部で８個の論理素子）を選択して，当該部分集合（８個の論理素子）
の信号状態値を捉えて出力するという実施態様が考えられる。この場合，部分走査
レジスタ１３５に供給される信号状態値は８個であり，これは，８個のフリップフ
ロップからなるセット（Ｆｆ０）に供給される。他方，【図８ｂ】の例における，
マルチプレクサのセット（Ｍ０，Ｍ１及びＭｎ）や，他のフリップフロップのセッ
ト（Ｆｆ１，Ｆｆ２及びＦｆｎ）は，入力すべき信号状態値を持たず，この例では
不要となる。この場合の，部分走査レジスタ１３５の構成例を示すと，別紙１の図
４のようになる。この図４の例において，部分走査レジスタの信号出力線の数（８
本）は信号入力線の数（８本）と等しく，これはＢタイプのレジスタである。
したがって，本件明細書等の【図８ｂ】の実施態様としては，Ａタイプだけでは
なく，Ｂタイプのレジスタも含まれる。この点からも，本件各発明の「部分走査レ
ジスタ」からＢタイプのレジスタが除外されるとは解されない。
(エ)本件各発明は，「部分走査レジスタ」及び「再構成可能なネットワーク」
を用いて，エミュレーション・クロックの１クロック・サイクル単位で，選択され
た論理素子の部分集合の信号状態値の記録を（部分走査レジスタが）選択的に捉え
て出力し，かつ，選択的出力の対象となる論理素子の部分集合を，エミュレーショ
ン・クロックの１クロック・サイクル単位で，再コンパイルすることなく再構成可
能とした点に特徴がある。しかるに，Ａタイプのレジスタを用いても，Ｂタイプの
レジスタを用いても，かかる技術的特徴による本件各発明の作用・効果は等しく実
現ないし具体化される。当該技術的特徴との関係で，論理素子の部分集合の信号状
態値の記録を捉えて出力するように動作させるレジスタの構造が，ＡタイプかＢタ
イプかによって違いはない。このように，本件各発明の技術内容に照らしても，「部
分走査レジスタ」からＢタイプのものが除外される理由はない。
(オ)さらに，本件特許の優先権主張日当時，「ｓｃａｎｒｅｇｉｓｔｅｒ」
（スキャンレジスタ）又はその訳語の「走査レジスタ」の用語は，信号入力線の数
と信号出力線の数が等しいＢタイプのレジスタを特に除外することなく用いられて
おり（甲８２～８４），本件発明の「部分走査レジスタ」をＡタイプに限定する理
由はない。
イ部分走査レジスタを駆動する走査クロックの周波数は，エミュレーション・
クロックの周波数よりも高い態様のみに限定されないこと
仮に本件明細書等の【０００５】の記載を根拠に技術的範囲を限定するとしても，
【０００５】には，走査クロックをオペレーティング・クロック（エミュレーショ
ン・クロック）に「適切に比例」させる旨記載されているだけで，前者の周波数が
後者の周波数よりも高いとは記載されていない。一般にＹがＸに「比例」するとい
う場合，ＹのＸに対する割合が所定の値であること（Ｙ＝ｋ×Ｘの関係にあること）
を意味するが，Ｙの値がＸの値よりも大きい場合のみを意味するものではなく，Ｙ
とＸとが等しい場合（Ｙ＝１×Ｘの関係にある場合）も，ＹはＸに「比例」するこ
とになる。したがって，【０００５】の「オペレーティング・クロックに適切に比
例した走査クロック」という記載から，走査クロックの周波数が，オペレーティン
グ・クロックの周波数よりも高いことは導かれない。
また，本件明細書等の【００２６】には，「全ＬＥ２００の追跡データの全走査
を出力するための走査レジスタ１０８の一実施形態例」に関して，走査クロックの
周波数が，作動エミュレーション・クロックに比例して適切に分割されるべきこと
が記載されている。しかし，そもそもこれは，全走査レジスタ，しかもその「一実
施形態例」に関する記載であって，「部分走査レジスタ」の全ての実施形態に妥当
すべきものではない。
さらに，意見書（甲５８の４，乙１８）の記載は，「部分走査レジスタ」につい
ての説明ではあるが，かかる説明から，「部分走査レジスタ」の全ての実施形態に
おいて，必ず走査クロックの周波数がエミュレーション・クロックの周波数よりも
高くなければならないこと，又は，Ｂタイプのレジスタにおいては，信号状態値を
漏れなく捉えるために，走査クロックの周波数がエミュレーション・クロックの周
波数よりも高い必要がないことは，いずれも導かれない。
以上のとおり，本件各発明の「部分走査レジスタ」を駆動する（印加される）走
査クロックの周波数はオペレーティング・クロック（エミュレーション・クロック）
の周波数よりも高い場合に限定されるとする原判決の判断は誤りである。
ウエミュレーション・クロックよりも高い周波数を有する走査クロックの印加
により使用可能とされることの意義は，Ａタイプか，Ｂタイプかによって異ならな
いこと
仮に原判決のように，エミュレーション・クロックよりも高い周波数を有する走
査クロックの印加によって使用可能とされる点を，本件各発明の「部分走査レジス
タ」の必須の要件と解したとしても，エミュレーション・クロックの１クロック・
サイクルにおける複数の論理素子の信号状態値の記録をレジスタが漏れなく捉えて
出力するために，当該レジスタに印加する走査クロックの周波数をエミュレーショ
ン・クロックの周波数よりも高くする必要があるのは，以下のとおり，捉えて出力
する信号状態値の数が当該レジスタの出力線の数よりも多いことに起因するのであ
り，レジスタの構造（ＡタイプであるかＢタイプであるか）によるものではない。
(ア)すなわち，Ａタイプのレジスタの例として，別紙１の図８（本件明細書等
の【図８ｂ】に加筆したもの）において，部分走査レジスタ１３５は，各々８個の
フリップフロップからなる４個のフリップフロップセット（Ｆｆ０，Ｆｆ１，Ｆｆ
２，Ｆｆｎ）を含んでいる。部分走査レジスタ１３５の出力部分に位置するフリッ
プフロップセットＦｆｎに着目すると，Ｆｆｎを構成するフリップフロップの数（８
個）に対応して，Ｆｆｎを駆動する走査クロックの１クロック・サイクル当たり８
個の信号状態値を出力する。そこで，例えば，エミュレーション・クロックの１ク
ロック・サイクルにおける各論理素子（ＬＥ１～ＬＥ４とする。）の信号状態値（Ａ
１～Ａ４とする。各々は８個の信号状態値からなり，合計で３２個の信号状態値で
ある。）を部分走査レジスタ１３５が漏れなく捉えて出力するためには，走査クロッ
クの周波数をエミュレーション・クロックの周波数よりも４倍以上高く設定する必
要がある。これは，部分走査レジスタの出力線の数（Ｆｆｎを構成するフリップフ
ロップの数である８本）よりも多数の信号状態値（上の例では３２個）を捉えて出
力させることに起因する。
(イ)同様に，Ｂタイプのレジスタの例として，別紙１の図９では，８個の論理
素子（４０１～４０８）の出力が，マルチプレクサ３００を介して，Ｂタイプのレ
ジスタ１００に供給される。そこで，例えば，エミュレーション・クロックの１ク
ロック・サイクルにおける各論理素子（４０１～４０８）の信号状態値（Ａ１～Ａ
８）のうち，２個以上の論理素子（例えば４０１～４０４の４個）の信号状態値（Ａ
１～Ａ４）をレジスタ１００が捉えて出力するためには，走査クロックの周波数を
エミュレーション・クロックの周波数よりも４倍高く設定する必要がある。これは，
上記図８の場合と同様，レジスタ１００の出力線の数（上記の例では１本）よりも
多数の信号状態値（上の例では４個）を捉えて出力させることに起因する。
(ウ)被控訴人の主張について
ａ被控訴人の主張ア(イ)ｂについて
被控訴人は，別紙１の図９の態様においては，走査クロックが「再構成可能なネッ
トワーク」であるマルチプレクサに印加されているが，本件明細書等には，かかる
構成の言及はなく，その示唆もない旨主張する。
しかし，別紙１の図９は，一般にＢタイプのレジスタに関しても，エミュレーショ
ン・クロックに「適切に比例した」走査クロックを印加する必要があることを説明
するためのモデルであって，走査クロックをカウンタに印加すること等の具体的構
成を含めてそれ自体を侵害態様として主張したものではない。別紙１の図９におい
ては，マルチプレクサ３００につながれた「カウンタ」や，当該「カウンタ」に走
査クロックを印加することは必須の要素ではなく，この点は，甲７８（１０～１３
頁）及び甲７９（５～７頁）の説明において，「カウンタ」やこれに印加する走査
クロックが特に用いられていないことからも裏付けられる。別紙１の図９において
重要な点は，エミュレーション・クロックの１クロック・サイクルの複数の信号状
態値（Ａ１～Ａ４）がマルチプレクサ３００を介して順次レジスタに供給される点
である。そして，別紙１の図９の構成のうち，エミュレーション・クロックの１ク
ロック・サイクルにおける複数の信号状態値が，マルチプレクサを介して順次レジ
スタに供給される点は，被告各製品とも共通する。
したがって，被控訴人の上記主張は理由がない。
ｂ被控訴人の主張ウについて
被控訴人は，別紙１の図９においては，レジスタの前段にマルチプレクサが設け
られ，マルチプレクサの入力の切替えにより，信号状態値が順次レジスタに供給さ
れる構成とされているが，かかる態様の「部分走査レジスタ」は，本件明細書等に
開示されていないばかりか，「再構成可能なネットワーク」であるマルチプレクサ
３００に走査クロックが印加されるような本件各発明の態様も，本件明細書等には
開示されておらず，さらに，別紙１の図９に示されるような態様が本件明細書等の
記載から実施し得ることについての主張立証もない旨主張する。
しかし，本件特許の優先権主張日当時，ランダムアクセススキャン方式（甲７９
の５頁図Ａ）や乙６４（図７Ｃ）を始めとして，レジスタの前段に設けたマルチプ
レクサの入力を切り替えて，複数の信号状態値を順次レジスタに供給する構成は一
般に知られていた。
また，本件明細書等の図１１には，論理素子（ＬＥ）アレイ１０２からの全ての
信号状態値（例えば，論理素子が全部で１２８個の場合は１２８個の信号状態値）
をマルチプレクサ１１０６を介して走査レジスタ１１０８に供給する構成が開示さ
れている。マルチプレクサ１１０６の出力線の数は入力線の数より少ないから，マ
ルチプレクサ１１０６に入力された１２８個の信号状態値は同時に出力されること
はできず，マルチプレクサ１１０６の入力を切り替えることで順次出力されて走査
レジスタ１１０８に供給されることになる。
そうすると，本件明細書等に接した当業者は，「部分走査レジスタ」について，
レジスタ１２０のようなレジスタを採用し，その前段にマルチプレクサを設けて，
被告各製品のような態様で実装できることを認識できたものである。
したがって，被控訴人の上記主張は理由がない。
エフレキシブルプローブにおける「部分走査レジスタ」について
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
〔被控訴人の主張〕
ア「部分走査レジスタ」から，信号出力線と信号入力線の本数が等しいレジス
タは除外されること
(ア)控訴人の主張ア(ア)及び(イ)について
控訴人は，本件明細書等には，「部分走査レジスタ」をＡタイプのレジスタに限
定される旨の記載も，「部分走査レジスタ」の出力線の数，入力線の数，それらの
多寡等に着目した記載もなく，構成要件１Ｄのように作動するレジスタであれば，
Ａタイプのものには限られず，Ｂタイプのレジスタであってもよい旨主張する。
しかし，控訴人の上記主張は，構成要件１Ｄにおいて，単に「レジスタ」と規定
するのではなく，あえて「部分走査レジスタ」という限定的な用語を選択したこと
と矛盾する上，控訴人が第２次補正と同日付けで提出した意見書（甲５８の４，乙
１８）において，「部分走査レジスタ」が構成要件１Ｄに規定されるような処理を
実現する手段又は構成としては，「エミュレーション・クロックを適切に分周した
走査クロックを部分走査レジスタに与えること」が必要である旨述べていることと
矛盾する。そして，本件明細書等の【０００５】には，「部分走査レジスタ」にオ
ペレーティング・クロック（エミュレーション・クロック）に「適切に比例」した
走査クロックを適用することが記載され，【００２８】にも，「部分走査レジスタ」
が複数のフリップフロップとマルチプレクサとが鎖状に連結された構成であること
が記載され，【図８ｂ】にも同様の構成が図示されているのであって，本件明細書
等には，「部分走査レジスタ」について，信号出力線の数を信号入力線の数よりも
減少させる構成が明示されている。
したがって，控訴人の上記主張は理由がない。
(イ)控訴人の主張ア(ウ)及びウ(イ)について
控訴人は，「部分走査レジスタ」の一態様として，別紙１の図４の構成及び図９
のレジスタ１００の構成が含まれる旨主張する。
ａ別紙１の図４及び図９の態様は，本件明細書等で開示されている「部分走査
レジスタ」とは，構成及び動作態様ひいては技術的思想が全く異なること
別紙１の図４及び図９の構成とでは，少なくともマルチプレクサへの「走査クロッ
ク」の印加の有無に違いがあるものの，控訴人は，要するに，「部分走査レジスタ」
の態様として把握する限りにおいては，「部分走査レジスタ」にはごく汎用的なフ
リップフロップを配置（又はそれを複数個並列に配置）する構成が含まれる旨主張
していることになる。
しかし，本件明細書等に開示されている「部分走査レジスタ」は，【図８ｂ】の
とおり，複数のフリップフロップが鎖状に連結され，あるフリップフロップの出力
が次のフリップフロップの入力になる構成であって，データが並列に入力され，デー
タの各ビット値が直列に出力される，いわゆる「走査」（スキャン）処理のための
構成を備えるもののみであって，信号出力線の数が信号入力線の数よりも少ない。
これに対して，別紙１の図４や図９の態様は，複数のフリップフロップを単に配置
又は並べただけであって，各フリップフロップの出力及び入力は相互に関連せず，
信号出力線の数は信号入力線の数よりも少なくならない。このように，別紙１の図
４及び図９の態様は，本件明細書等で開示されている「部分走査レジスタ」とは，
構成及び動作態様ひいては技術的思想が全く異なるのであって，これが「部分走査
レジスタ」に含まれ得ることは，本件明細書等には記載も示唆もない。
ｂ本件明細書等において「再構成可能なネットワーク」に「走査クロック」が
印加される構成は一切言及がなく，その示唆すらないこと
また，控訴人の前記主張によれば，「再構成可能なネットワーク」であるマルチ
プレクサに「走査クロック」が印加される構成（別紙１の図９）も，本件各発明の
技術的範囲に含まれることになる。
しかし，本件明細書等においては，「部分走査レジスタ」に「走査クロック」が
印加されることの記載はあるが（【０００５】等），「再構成可能なネットワーク」
に「走査クロック」が印加される構成は一切言及がなく，その示唆すらない。本件
各発明においては，「再構成可能なネットワーク」は，エミュレーション・クロッ
クの１クロック・サイクルを最小単位として，観察対象となる論理素子を選択する
機能を有するが，特定のクロック・サイクルにおいて，信号出力線の数を当該クロッ
ク・サイクルにおいて選択された論理素子の信号状態値の数よりも小さくすること
は，「部分走査レジスタ」がその役割を果たすこととされている。これに対して，
別紙１の図９では，「再構成可能なネットワーク」であるマルチプレクサ３００に
対し「走査クロック」が印加され，本来「部分走査レジスタ」が担っていた役割を
も，「再構成可能なネットワーク」において実現しようとするものである。このよ
うな構成は，本件明細書等に一切開示されていないばかりか，本件各発明とは別個
の技術的解決手段を採用したものというほかない。
ｃしたがって，控訴人の前記主張は，失当である。
(ウ)控訴人の主張ア(エ)について
控訴人は，本件各発明の技術内容に照らしても，「部分走査レジスタ」からＢタ
イプものが除外される理由はない旨主張する。
Ｂタイプのレジスタである別紙１の図４及び図９の構成が「部分走査レジスタ」
に含まれるとの控訴人の主張を前提とすると，例えば１２８個の論理素子が選択可
能であり，「再構成可能なネットワーク」として４：１マルチプレクサを用いる場
合，フリップフロップを３２個並べた構成を含むこととなる。また，別の例として
７６８個の論理素子が選択可能であり，４：１マルチプレクサを用いる場合を考え
ると，１９２個ものフリップフロップを並べた構成も含むこととなる。しかし，こ
の場合，再コンパイルなしに動的に選択が可能となる論理素子の数を多く確保しよ
うとすれば，並列に配置するフリップフロップの数が増え，それにしたがって出力
線の数も増加するから，多数のＩ／Ｏピンを占有することとなる。他方，そもそも
Ｉ／Ｏピンは無数ではないから，フリップフロップを並列に配置する手法では，再
コンパイルなしに動的に選択が可能となる論理素子の数を多く確保することが困難
となる。一方，控訴人の主張を前提に，マルチプレクサの入力数を増やし並列に配
置するフリップフロップの数の増加を抑えるという構成も考えられないではないが，
マルチプレクサの入力を増やすにつれ，マルチプレクサにおける遅延が増大し，マ
ルチプレクサによる切替速度が遅くなる（動作可能周波数が低くなる）結果，特定
の１クロック・サイクルにおいて観察対象とされる論理素子の信号状態値を漏れな
く出力するためには，結局は，エミュレーション・クロックの周波数を低くする必
要が生じ，エミュレーション及びデバッグの効率が著しく悪化する。また，マルチ
プレクサの入力が増えれば，マルチプレクサに入力される制御信号のビット数が増
加し，信号経路選定の輻輳が増加する。
したがって，上記構成は，本件各発明の課題を解決するどころか，むしろ阻害す
るものであるから，かかる構成が本件各発明及び「部分走査レジスタ」の一態様に
含まれるとする控訴人の主張は，失当である。
(エ)控訴人の主張ア(オ)について
控訴人は，甲８２ないし８４を引用して，「走査レジスタ」の用語法に照らすと，
「部分走査レジスタ」をＡタイプに限定する理由はない旨主張する。
しかし，甲８２は，ＣＭＯＳの回路設計に関する文献であって，エミュレータに
関する文献ではないから，その記載内容をエミュレータに適用することはできない
上，「部分走査レジスタ」ないし「走査レジスタ」自体の構成ではなく，その配置
の仕方を示したものにすぎず，Ｂタイプのレジスタと同一の構成が開示されている
ことも読み取れない。
甲８３は，論理ＬＳＩの診断方式であるスキャンの方法について述べたもので
あって，エミュレータにおける走査レジスタの構成を示したものではないから，そ
の記載内容をエミュレータに適用することはできない上，甲８３のスキャンレジス
タ１０は，信号出力線の数が信号入力線の数より明らかに少ないから，Ｂタイプの
レジスタではない。
甲８４は，論理ＬＳＩの診断方式であるスキャンの方法について述べたもので
あって，エミュレータにおける走査レジスタの構成を示したものではないから，そ
の記載内容をエミュレータに適用することはできない上，甲８４には，書き込みと
読出しが並列的に（同時に）行われても良い旨記載されているのみであり，「並列
にロードされ並列に出力されてもよい」などとは記載されていない。
したがって，甲８２ないし８４は，いずれも本件特許の「部分走査レジスタ」に
代えてＢタイプのレジスタが適用可能なことを基礎付ける根拠とはならない。
イ部分走査レジスタを駆動する走査クロックの周波数は，エミュレーション・
クロックの周波数よりも高い態様のみに限定されること
本件明細書等の【０００５】において，走査クロックはオペレーティング・クロッ
ク（エミュレーション・クロック）に「適切に比例」したものとされているところ，
「適切に比例」とは，本件明細書等の【０００５】，【００２６】，第２次補正と
同日付けで提出された意見書（甲５８の４，乙１８）の記載に照らすと，「走査ク
ロック」がオペレーティング・クロック（エミュレーション・クロック）に比例し
て適切に分割された周波数を持つクロックであることが導かれる。
また，本件明細書等の【０００５】，【０００８】，【００１３】，【００２６】
～【００２８】，【図１】，【図８ａ】，【図８ｂ】，【図１１】の記載を踏まえ
ると，「部分走査レジスタ」と「全走査レジスタ」とは，走査クロックが印加され，
フリップフロップ及び２：１マルチプレクサが鎖状に連結されるという構成が共通
し，両者の基本的な機能・構成が共通することは明らかであって，本件明細書等の
上記記載を参酌することに誤りはない。控訴人も，上記意見書において，「部分走
査レジスタ」に関する説明として，本件明細書等の【００２６】を引用している。
さらに，上記意見書は，引用例との対比を述べる文脈で記載がされているところ，
そのような場面で一実施態様においてのみ実現される特徴点を述べる意味はないか
ら，上記意見書の記載は，一実施態様に限定したものではない。
したがって，控訴人の主張イは理由がない。
ウ部分走査レジスタが，エミュレーション・クロックよりも高い周波数を有す
る走査クロックの印加により使用可能とされることの意義について
控訴人の主張ウは，本件各発明における「部分走査レジスタ」以外の手段の存在
可能性を述べるにすぎず，本件各発明における「部分走査レジスタ」の意義を解釈
する上で何らの意味もない。すなわち，本件明細書等の記載から明らかなとおり，
「部分走査レジスタの出力線の数…よりも多数の信号状態値…を捉えて出力させる
ことに起因」して，「部分走査レジスタ」の信号出力線の数を観察対象となる論理
素子から出力される信号状態値の数よりも小さくすることを実現する手段として開
示されているのが「部分走査レジスタ」であって，それ以外の手段の理論的な存在
可能性を述べたところで，「部分走査レジスタ」の解釈との関係では何らの意味も
ない。
また，前記ア(イ)のとおり，別紙１の図９の態様の「部分走査レジスタ」は本件
明細書等に開示されていないばかりか，「再構成可能なネットワーク」であるマル
チプレクサ３００に走査クロックが印加されるような本件各発明の態様も，本件明
細書等には開示されていない。また，控訴人は，別紙１の図９の態様が，本件各発
明から当業者が実施し得る構成であることについても，何ら主張・立証していない。
したがって，控訴人の主張ウは失当である。
エフレキシブルプローブの構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの充足性につい
て
(ア)実施態様Ⅰについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
(イ)実施態様Ⅱ及びⅢについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●
(2)争点(1)エ（「再構成可能なネットワーク」〔構成要件１Ｅ，５Ｇ，５Ｈ及
び７Ｇ〕の充足性）について
〔控訴人の主張〕
アダイナミックプローブについて
原判決は，ダイナミックプローブのコンフィギュレーションメモリは，全ての論
理素子の状態が格納されるものであるから，論理素子の全てと接続されていること
となるとして，ダイナミックプローブについて，構成要件１Ｅ，５Ｇ，５Ｈ及び７
Ｇの充足性を否定した。
しかし，控訴人は，ダイナミックプローブに関し，コンフィギュレーションメモ
リではなく，ＦＤＲＯが「部分走査レジスタ」に該当すると主張したのである。そ
して，ＦＤＲＯは，選択された論理素子に係るデータのみを捉えて出力するから，
全ての論理素子と接続されているとはいえない。
したがって，コンフィギュレーションメモリが全ての論理素子の状態を格納する
からといって，構成要件１Ｅ等の充足性が否定されることはない。
イフレキシブルプローブの実施態様Ⅰについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●
〔被控訴人の主張〕
争う。
(3)争点(2)（均等侵害の成否）について
〔控訴人の主張〕
ア第１要件（非本質的部分）
(ア)本件各発明の特徴的部分
ａ本件明細書等の【０００３】，【０００４】，【００１１】の記載によれば，
本件各発明は，「部分走査レジスタ」を用いて，デバッグの高速化・効率化を図り，
再コンパイルを伴うＦＰＧＡの再構成の必要性を減少させ，監視追跡に要する時間
を短縮することを目的ないし課題とする。そして，本件明細書等の【００１１】，
【００２９】，【００３１】によれば，本件各発明の「部分走査レジスタ」（構成
要件１Ｄ）は，「再構成可能なネットワーク」（構成要件１Ｅ）の動作とあいまっ
て，エミュレーション・クロックの特定のクロック・サイクル（ある１クロック・
サイクル）における論理素子の「部分」集合に係る信号状態値の記録を選択的に出
力し，かつ，かかる選択的出力の対象となる部分集合を動的に（再コンパイルなし
に）再構成する（可視点を動的に変える）ことを可能とするものであり，かかる特
徴的構成により，効率的な手段が提供され，デバッグの高速化が容易になるものと
理解される。
ｂ乙１の１（米国特許第５７７７４８９号。平成１０年７月７日公開。以下，
乙１の１に記載された発明を「乙１発明」という。）の図８に示された「走査レジ
スタ１０８」は，フリップフロップ２４２とマルチプレクサ２４４とが鎖状に連結
された，Ａタイプのレジスタであり，本件明細書等の【図８ｂ】に例示された「部
分走査レジスタ」の一実施形態と同じ構造を有する（なお，乙１の１の図８と同様
の構造の走査レジスタは，本件明細書等の【図８ａ】にも示されている。）。
ｃ前記ｂのとおり，本件特許の優先権主張日当時，Ａタイプのレジスタをして，
全論理素子の信号状態値の記録を捉えて出力させることは公知であった。かかる先
行技術を踏まえれば，本件各発明において，Ａタイプのレジスタを用いること自体
は，本件各発明に特有の課題解決手段を基礎付けるものではなく，発明の本質的部
分とはいえない。
前記ａの本件明細書等の記載及び前記ｂの先行技術を踏まえれば，「部分走査レ
ジスタ」に関して本件各発明に特徴的なのは，レジスタをして，論理素子の全部で
はなく，「部分」集合の信号状態値をエミュレーション・クロックの１クロック・
サイクル単位で選択的に捉えて出力させるように構成した点，すなわち，「選択さ
れた論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値
の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，そし
て走査バスに出力する」（構成要件１Ｄ）ように部分走査レジスタを動作させる点
である。
(イ)フレキシブルプローブの実施態様ⅠないしⅢが本件各発明の特徴的部分を
備えていること
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●
(ウ)原判決の判断の誤り
ａ原判決は，本件明細書等の【０００３】，【０００４】の記載から，「部分
走査レジスタ」に用いるレジスタの出力線の数を減らし，又は回路規模を小さくす
ることを本件各発明の課題として把握し，Ａタイプのレジスタにおいては信号読み
出しのための出力線を減らす効果があるのに対し，Ｂタイプのレジスタにおいては，
出力線が多数必要となり，また，Ｂタイプのレジスタにおいても，例えばマルチプ
レクサを設けることにより最終的な出力線の数を減らすことは可能であるが，その
場合には，Ａタイプの走査レジスタに比べて，回路規模が増大したり，マルチプレ
クサの制御が複雑化したりすることによって，本件各発明の解決課題に反する旨判
断した。
(a)しかし，原判決が，解決課題を把握するのに依拠した本件明細書等の【００
０３】の「例えばロジック・アナライザによって観察可能（追跡可能）なポート／
ノードに信号を持込むために，通常，多数のＦＰＧＡのＩ／Ｏが占有される」との
記載は，本件各発明の背景事情にすぎず，本件各発明の解決課題ではない。事実，
【０００３】の背景事情を受けて，本件各発明で必要とされる技術を説明した【０
００４】は，ＦＰＧＡのＩ／Ｏ（入出力）の占有について何ら言及していない。ま
た，【０００５】以下の記載においても，Ａタイプのレジスタを用いることで，Ｆ
ＰＧＡのＩ／Ｏの占有を減らす効果が得られる旨の記載もない。前記アのとおり，
本件明細書等の記載に照らせば，本件各発明の目的ないし課題は，デバッグの高速
化・効率化を図り，再コンパイルを伴うＦＰＧＡの再構成の必要性を減少させ，監
視追跡に要する時間を短縮することにある。
仮に，【０００３】の上記記載が，本件各発明の課題に関係するとしても，当該
記載は，「ロジック・アナライザによって観察可能（追跡可能）なポート／ノード
に信号を持ち込む」か否かによるＦＰＧＡのＩ／Ｏの占有の多寡を問題とするもの
であって，「部分走査レジスタ」のレジスタのタイプに応じた構造的特徴に基づく
Ｉ／Ｏの多寡を問題とするものではなく，ましてや，回路規模の大小は全く問題と
されていない。かかる記載から，「部分走査レジスタ」の出力線の数を減らすこと
又は回路規模を小さくすることを本件各発明の解決課題と把握する根拠はない。
(b)仮に，明細書の背景事情に係る記載を発明の課題に取り込み，かつ，ロジッ
ク・アナライザの利用に伴うＩ／Ｏの占有に関する記載を一般化して，ロジック・
アナライザの利用の有無以外の場面での「Ｉ／Ｏ」の減少をも本件各発明の課題の
一部と把握したとしても，信号状態値を出力する手段としてＡタイプのレジスタを
用いること自体は従来技術（乙１の１）であり，「部分走査レジスタ」としてＡタ
イプのレジスタを用いることは，本件各発明に特有の課題解決手段を基礎付ける部
分ではない。本件各発明に特徴的なのは，論理素子の全部ではなく「部分」集合に
係る信号状態値を選択的に捉えて出力する点にあり，これにより，ＦＰＧＡ内の入
出力を減らすことが可能となる（全部ではなく，部分集合の信号状態値がデータ処
理の対象となるため，それに要する入出力を減らすことが可能となる。）。
(c)また，本件各発明は，デバッグの高速化・効率化を目的ないし課題とする。
そして，信号状態値を出力する走査レジスタにおいて，信号出力線を並列化又は増
やすことは，処理を高速化・効率化する効果がある。したがって，「部分走査レジ
スタ」において出力線の数の多いレジスタを用いることは，処理の高速化・効率化
という本件各発明の課題の解決に資するものであり，これに反するものではない。
(d)●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
(e)●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
ｂ原判決は，①本件各発明において全走査レジスタではなく，選択された論理
素子の部分集合のみに接続される部分走査レジスタを構成要件として規定している
こと，②本件明細書等の【０００４】の記載に照らし，本件各発明は，「簡単確実
に制御可能である小規模な走査レジスタ」によって，従来技術における問題点を克
服することをも解決課題としており，この観点において，レジスタにおけるＡタイ
プとＢタイプとでは，作用効果も異なる旨判断した。
(a)しかし，全走査レジスタと比べた「部分走査レジスタ」の特徴は，論理素子
の全部ではなく「部分集合」の信号状態値を捉えて出力する点にあり，これに用い
るレジスタの種類，構造ないしタイプにあるのではないから，上記①に依拠した点
は，全走査レジスタと比べた「部分走査レジスタ」の特徴について，本件明細書等
の記載に基づかない独自の解釈を行うものである。
上記②の点についても，ノード（観測対象となる論理素子）に「容易にアクセス」
するという目的ないし課題に対して，本件各発明は，論理素子の部分集合の信号状
態値を（部分走査レジスタが）選択的に出力し，選択的出力の対象となる部分集合
を（再コンパイルすることなく）再構成可能とすることにより解決しているのであっ
て，「部分走査レジスタ」として「小規模」なものを用いることは，本件各発明に
特有の課題解決手段を基礎付ける部分ではない。本件明細書等にも，レジスタの種
類を「簡単確実に制御可能である小規模な」ものとすることについての記載はない。
(b)●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●
ｃ原判決は，本件各発明における「部分走査レジスタ」は，全走査レジスタや
一般的なレジスタとは文言上区別されるものであり，ＦＰＧＡにおける多数のＩ／
Ｏ占有，監視追跡時間の増大，複雑な制御といった従来技術の課題と関連し，信号
出力線の数が入力線の数より少ないという構造に基づき，エミュレーション・クロッ
クの周波数に適切に比例し，あるいは分割され，エミュレーション・クロックより
も高い周波数を有する走査クロックの印加によって使用可能となる点に特徴を有す
るものであって，本件各発明の課題を解決するために不可欠の部分であり，そうす
ると，本件各発明における「部分走査レジスタ」において，これが信号出力線の数
が信号入力線の数よりも少ないタイプのレジスタである点は，本件各発明特有の課
題解決手段を基礎付ける技術的思想の中核をなす特徴的部分である旨判断した。
(a)しかし，全ての論理素子の信号状態値の記録を捉えて出力する「全走査レジ
スタ」ないし「走査レジスタ」は従来技術であるところ（乙１の１），エミュレー
ション・クロックに適切に比例した（又はエミュレーション・クロックよりも高い
周波数を有する）走査クロックの印加によって使用可能となる点は，かかる従来公
知の「走査レジスタ」でも同様である。したがって，エミュレーション・クロック
の周波数よりも高い走査クロックの印加により使用可能となる点は，従来技術で
あって，本件各発明の「部分走査レジスタ」の特徴的部分ではない。
(b)●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●
(c)●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●
(エ)被控訴人の主張について
被控訴人は，本件明細書等の【０００３】に記載の問題点①ないし⑥が，【００
０４】の前提であり，「部分走査レジスタ」の信号出力線の数が信号入力線の数よ
り少ない点が，本件各発明の本質的部分である旨主張する。
しかし，本件明細書等において，発明の背景に関する記載【０００３】のうち，
①ＦＰＧＡの内部にマップ化されている個々のノードにおける信号状態が，直接的
に観察できないこと，②隠されたノードにおける信号状態を観察可能にするために
は，信号をＦＰＧＡの外に出し，ロジック・アナライザに入れるＦＰＧＡの再構成
が必要であるが，それには膨大な時間を要する再コンパイルを必要とすること，③
ロジック・アナライザによって観察可能なポート／ノードに信号を持ち込むために，
多数のＦＰＧＡのＩ／Ｏが占有されること，④経路選定すべき付加的信号により，
信号経路選定の輻輳が増加されること，⑤隠されたノード上の信号が，正しい時刻
に読み取られたか否かを知ることは困難であることについては，いずれも公知文献
である乙１の１にも，これに対応する記載がある。また，信号状態値を捉えて出力
するレジスタとして，本件明細書等の【図８ｂ】に例示されるような，信号出力線
の数が信号入力線の数より少ないレジスタを用いることは，乙１の１により従来公
知であったし，「部分走査レジスタ」の信号出力線の数が信号入力線の数より少な
い点は，問題点①ないし⑤の解決とは無関係である。
そうすると，上記①ないし⑤は，本件各発明に特有の課題解決手段とは無関係で
あって，本件各発明に特有の課題は，乙１の１には記載のない，⑥監視追跡時間の
増加という課題であり，本件各発明に特有の課題解決手段は，上記⑥の課題を乙１
の１には開示されていない構成要件１Ｄ及び１Ｅに係る処理により解決する点にあ
り，「部分走査レジスタ」において信号出力線の数が信号入力線の数よりも少ない
ことを本件各発明の本質的部分と解することはできない。
したがって，被控訴人の上記主張は理由がない。
イ第２要件（置換可能性）
前記ア(エ)のとおり，本件明細書等の【０００３】，【０００４】（発明の背景）
の記載のうち，従来技術である乙１の１に記載がないのは，監視追跡時間の増加と
これに伴うエミュレーション頻度の低下と，隠されたノードに容易にアクセスする
ことである。そして，本件明細書等の発明の効果に関する記載（【０００８】，【０
０１１】，【００２９】，【００３１】）には，乙１の１を含め従来技術にはない
新規な特徴として，構成要件１Ｄ及び１Ｅに関して，デバッグの高速化を容易にし，
（再コンパイルなしに）可視点を動的に変えられ，新しいレベルの自由度が得られ
る旨の説明があることから，デバッグの高速化や，（再コンパイルなしに）可視点
を動的に変えられることが，従来技術では解決できなかった課題であり，本件各発
明により解決されたものである。
以上から，本件各発明は，デバッグの高速化・効率化を図り，再コンパイルを伴
うＦＰＧＡの再構成の必要性を減少させ，監視追跡時間を短縮することなどを目的
とする。かかる目的に関して，本件各発明の技術的特徴である「部分走査レジスタ」
及び「再構成可能なネットワーク」により，エミュレーション・クロックの１クロッ
ク・サイクルにおける論理素子の「部分」集合に係る信号状態値を選択的に出力し，
かつ，かかる選択的出力の対象となる部分集合を動的に（再コンパイルなしに）再
構成する（可視点を動的に変える）ことを可能とし，これによってデバッグの高速
化ないし監視追跡時間の短縮化が図られる。
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
ウ第３要件（置換容易性）
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●
エ第４要件（公知技術との同一性又は容易推考性）
本件特許の優先権主張日において，フレキシブルプローブの実施態様ⅠないしⅢ
に相当する公知技術は存在しない。また，フレキシブルプローブの実施態様Ⅰない
しⅢに相当する構成が，本件特許の優先権主張日当時の公知技術に基づいて容易に
推考できたとされる事情もない。
オ第５要件（特段の事情）
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●
カ小括
以上によれば，フレキシブルプローブの実施態様ⅠないしⅢのレジスタは，本件
各発明における「部分走査レジスタ」と均等というべきであり，均等侵害が成立す
る。
〔被控訴人の主張〕
ア第１要件（非本質的部分）について
(ア)本件各発明の目的ないし課題
本件明細書等の【０００３】は，従来技術の課題について，①隠されたノードを
直接的に観察できないこと，②隠されたノードにおける信号状態を観察可能にする
ためには，信号をＦＰＧＡの外に出し，ロジック・アナライザに入れるＦＰＧＡの
再構成が必要であるが，それには膨大な時間を要する再コンパイルを必要とするこ
と，③検査システム（例えば，ロジック・アナライザ）によって観察可能（追跡可
能）なポート／ノードに信号を持ち込むために，多数のＦＰＧＡのＩ／Ｏが占有さ
れること，④経路選定すべき付加的信号により，信号経路選定の輻輳が増加される
こと，⑤隠されたノード上の信号が，正しい時刻に読み取られたか否かを知ること
は困難であることを並列的に掲げた上で，⑥「エミュレータが複雑化するにつれ，
ＦＰＧＡのネットワーク及び相互接続した追跡も増加し，上記の問題は一層悪化す
る。監視追跡に要する時間が複雑化を伴いどこまでも増えるにつれ，エミュレーショ
ンが実行できる頻度は，容認できないレベルにまで減少する。」としている。
上記記載に鑑みれば，本件各発明においては，控訴人が主張するように「再コン
パイルを伴うＦＰＧＡの再構成の必要性を減少させ，監視追跡に要する時間を短縮
すること」のみを解決課題としているのではなく，エミュレータが複雑化するにつ
れ，「ＦＰＧＡのネットワーク及び相互接続した追跡も増加」し，上記①ないし⑤
の問題が「一層悪化」するために，⑥「監視追跡に要する時間が…増え」，「エミュ
レーションが実行できる頻度は，容認できないレベルまで減少する」ことが課題と
されていると考えるのが相当である。
そして，【０００４】の記載を，【０００３】の記載と照らしてみると，「一旦
隠されたノードに容易にアクセスできるとともに，再構成の必要性を減少させなが
ら追跡する」（【０００４】）ことについては，上記課題②及び課題③の双方に関
連し，また，「許容できるエミュレーション頻度でエミュレーションする」（【０
００４】）ことについては，直接的には課題⑥に対応しているものの，課題⑥は，
課題①ないし⑤が「一層悪化」するために生じる問題であるから，結局，【０００
４】の記載は，【０００３】に記載された課題①ないし⑥の存在を前提としている。
(イ)本件各発明の課題解決手段と本質的部分
本件各発明は，乙１の１の米国特許出願の継続出願に対する一部継続出願を優先
権主張の基礎とする国際特許出願が国内移行され，特許されたものである。
本件各発明の基礎となった乙１発明の技術的特徴は，前記(ア)の各課題を解決す
るために，「全走査レジスタ」として，エミュレーション・クロックに比例して適
切に分割された周波数を持つ走査クロックを適用することにより，その信号出力線
を信号入力線よりも少なくする構成を開示し，これにより，前記(ア)の課題②ない
し④を解決するものである。
本件各発明は，同じく前記(ア)の各課題を解決するため，乙１発明に係る「全走
査レジスタ」の技術的特徴点を備えることを前提に，更なる技術的な特徴として，
エミュレーション・クロックの１クロック・サイクルにおいて観察対象となる論理
素子を選択的（部分的）とする「再構成可能なネットワーク」とともに，「全走査
レジスタ」と同様，エミュレーション・クロックに比例して適切に分割された周波
数を持つ走査クロックを適用することにより，その信号出力線を信号入力線よりも
少なくする構成を有する「部分走査レジスタ」を不可分的に組み合わせることによ
り，前記(ア)の課題②ないし④等を解決する発明である。具体的には，本件各発明
では，「再構成可能なネットワーク」によって，乙１発明に比べてエミュレーショ
ン・クロックの１クロック・サイクルにおいて観察対象となる論理素子を選択的（部
分的）とすることにより，特定の１クロック・サイクルにおけるＦＰＧＡの出力数
を減少させることに加え，「部分走査レジスタ」において，エミュレーション・ク
ロックに比例して適切に分割された周波数を持つ走査クロックを適用し，その信号
出力線を信号入力線よりも少なくする構成により，ＦＰＧＡの出力線を減少させて
いる。また，本件各発明では，「再構成可能なネットワーク」により観察対象とし
て選択可能な論理素子の範囲を拡張するとともに，「部分走査レジスタ」も，限ら
れたＩ／Ｏピンの数を前提に，信号出力線よりも信号入力線を多く確保することに
よって，観察対象として選択可能な論理素子の範囲を拡張する作用を奏している。
さらに，単に入力数の多いマルチプレクサのみを用いると，経路選定のための付加
的信号が増加し輻輳を招くため，これを防止する観点からも，「再構成可能なネッ
トワーク」のみならず，経路選定のための付加的信号を最小限に抑える構成を有す
る「部分走査レジスタ」を不可分的に組み合わせるといった原理を採用している。
以上から，本件各発明においては，「再構成可能なネットワーク」及び「部分走
査レジスタ」を組み合わせることを技術的思想とし，この点を本質的部分と認める
のが相当である。
(ウ)フレキシブルプローブの実施態様ⅠないしⅢについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●
したがって，フレキシブルプローブの実施態様ⅠないしⅢと本件各発明とは，本
件各発明の本質的部分において相違するから，均等の第１要件を充足しない。
イ第２要件（置換可能性）
本件各発明の目的ないし作用効果は，前記ア(ア)の課題①ないし⑥の全てを解決
することであって，例えば，再コンパイルの必要性を減少させるとともに（課題②
に対応する作用効果），ＦＰＧＡのＩ／Ｏの占有率を減少させ（課題③に対応する
作用効果），しかも経路選定すべき付加的信号の容量を抑制し輻輳を防止すること
である（課題④に対応する作用効果）。そして，これらの目的ないし作用効果は，
「再構成可能なネットワーク」及び「部分走査レジスタ」の不可分的な組合せによっ
て初めて達成される。
まず，ＦＰＧＡのＩ／Ｏの占有率に関する作用効果（課題③に対応する作用効果）
について検討すると，本件各発明の「部分走査レジスタ」である並列入力－直列出
力タイプのレジスタを，並列入力－並列出力タイプのレジスタに置き換えると，信
号出力線の数が増加するから，本件各発明と同一の作用効果を奏し得ない。
次に，再コンパイルの必要性に関する作用効果（課題②に対応する作用効果）に
ついて検討すると，隠されたノードを観察するために利用可能なＦＰＧＡのＩ／Ｏ
数には限界があるところ，「再構成可能なネットワーク」及び「部分走査レジスタ」
（並列入力－直列出力）を組み合わせた場合と，「再構成可能なネットワーク」及
び並列入力－並列出力のレジスタを組み合わせた場合とでは，前者の方が信号出力
線よりも信号入力線を多く確保することによって，観察対象として選択可能な論理
素子の範囲を拡張することができる。したがって，かかる観点からも，本件各発明
の「部分走査レジスタ」である並列入力－直列出力タイプのレジスタを，並列入力
－並列出力タイプのレジスタに置き換えた場合には，本件各発明の目的ないし作用
効果を達成することができない。
さらに，経路選定すべき付加的信号の容量を抑制し輻輳を防止することに関する
作用効果（課題④に対応する作用効果）について検討すると，仮に「再構成可能な
ネットワーク」及び並列入力－並列出力のレジスタを組み合わせた場合において，
増加する信号出力線の数を（並列入力－直列出力のレジスタの場合と同数まで）減
らすためには，「再構成可能なネットワーク」すなわちマルチプレクサの入力数を
増やすこととなるが，その場合には，エミュレーション効率を悪化させ，経路選定
のための付加的信号が増加して輻輳を招くことから，本件各発明と同一の作用効果
を奏しない。
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
ウ第３要件（置換容易性）
前記イのとおり，本件各発明の「部分走査レジスタ」（信号出力線の数が信号入
力線の数よりも少ないタイプのレジスタ）の構成を，並列入力－並列出力タイプの
レジスタへ置換する可能性は認められないから，置換容易性も認められない。
また，フレキシブルプローブの実施態様ⅠないしⅢが本件各発明の構成要件と異
なるのは「部分走査レジスタ」の部分のみではない。また，「部分走査レジスタ」
をＢタイプのレジスタに置換するのでさえ，「再構成可能なネットワーク」である
マルチプレクサの信号入力線を増やしたり，当該マルチプレクサに走査クロックを
印加する必要が生じたりするのであって，Ｂタイプのレジスタがフレキシブルプ
ローブの実施態様ⅠないしⅢの製造時に入手可能か否か，周知であるか否かを論じ
るまでもなく，本件各発明の「部分走査レジスタ」を，並列入力－並列出力タイプ
のレジスタに置き換える構成は，均等の第３要件を充足しない。
エ第４要件（公知技術との同一性又は容易推考性）
控訴人が，本件各発明の「部分走査レジスタ」をＢタイプのレジスタに置換した
構成であると主張する別紙１の図９に例示した構成は，後記(4)〔被控訴人の主張〕
のとおり，本件特許の優先権主張日当時の公知技術に基づいて容易に推考できたも
のである。したがって，かかる構成がフレキシブルプローブの実施態様ⅠないしⅢ
に相当する構成であると控訴人が主張するのであれば，かかる控訴人の主張は失当
であり，均等の第４要件も充足しない。
オ第５要件（特段の事情）
控訴人の主張によれば，ＡタイプのレジスタもＢタイプのレジスタも本件特許の
優先権主張日当時公知であったというのであるから，本件各発明の構成としてＡタ
イプ及びＢタイプのいずれをも採用可能でかつ採用することが容易であったにもか
かわらず，あえて本件各発明の構成要件として「部分走査レジスタ」と請求項に記
載し，Ｂタイプのレジスタをも含む，単なる「レジスタ」とは記載しなかった以上，
Ｂタイプのレジスタは意識的に除外したというほかない。
また，控訴人は，早期審査に関する事情説明書（乙６）においても，複数のフリッ
プフロップが鎖状に連結された構成を開示した６件の文献（乙１，７～１１）のみ
を「走査レジスタ」を開示した文献として挙げ，かかる構成が本件各発明の「走査
レジスタ」に相当するとしていたのであるから，Ｂタイプのレジスタを意識的に除
外したというほかない。
したがって，均等の第５要件を充足しない。
カ小括
以上によれば，均等の第１要件から第５要件の全てにおいて，フレキシブルプロー
ブの実施態様ⅠないしⅢについて均等侵害が成立する余地はない。
(4)争点(4)オ（無効理由５〔乙６４公報を引用例とする新規性又は進歩性欠如〕）
について
〔被控訴人の主張〕
仮に控訴人が主張するように，別紙１の図９に例示された構成が本件発明１の技
術的範囲に含まれるのであれば，以下のとおり，本件発明１は，乙６４発明と同一
であるか，乙６４発明に基づいて当業者が容易に発明をすることができたものであ
るから，特許法２９条１項又は２項の規定により特許を受けることができないもの
である。
ア別紙１の図９に例示された構成と（控訴人が主張する）本件発明１との関係
別紙１の図９には，論理素子４０１～４０８と，これらの後段に配置されたマル
チプレクサ３００と，その後段に配置されたＤフリップフロップ（レジスタ１００）
を含み，マルチプレクサ３００とレジスタ１００は，論理素子４０１～４０８に供
給されるクロック（エミュレーション・クロック１０）の周波数よりも早い周波数
のクロック（走査クロック２０）で駆動される構成が開示されている。
控訴人は，「論理素子４０１～４０８」が構成要件１Ａないし１Ｃの「複数の論
理素子」に該当し，「レジスタ１００」が構成要件１Ｄの「部分走査レジスタ」に
該当し，「マルチプレクサ３００」が構成要件１Ｅの「再構成可能なネットワーク」
に該当し，結果として，別紙１の図９に例示された構成は，本件発明１の技術的範
囲に含まれる旨主張している。
イ乙６４発明
乙６４には，エミュレーションシステムにおいて，ＦＰＧＡチップ１２上に論理
分割ブロック２２が構成されること，及び，２個のＦＰＧＡチップ１２を接続する
相互接続１４によって，２個の論理分割ブロック２２を繋ぐ論理信号接続（グロー
バルリンク）２４が構成されることが開示されている（図１ｂ，５欄１２行～１９
行）。図２に示すとおり，従来は，ＦＰＧＡチップ１２上の論理分割ブロック２２
に複数のグローバルリンク２４ａ～２４ｆがあるとき，各グローバルリンクに対し
て物理的なワイヤ１５ａ～１５ｆがそれぞれ割り当てられていた（図２，５欄２０
行～２９行）。これに対し，乙６４は，１本のワイヤ１５ｘを複数のグローバルリ
ンク２４ａ～２４ｄで共用するものであり，図７Ａ～図７Ｃに示すように，マルチ
プレクサ４０５を用いて，複数のグローバルリンク２４ａ～２４ｄの中から選択さ
れた１つをワイヤ１５ｘに割り当てて，時分割で順次信号を伝播させことが記載さ
れている（７欄６６行～８欄４２行）。
特に，図７Ｃには，複数のグローバルリンク２４ａ～２４ｄが入力されたマルチ
プレクサ４０５の後段にフリップフロップｌ２０２が配置され，フリップフロップ
ｌ２０２の出力がワイヤ１５ｘに接続される構成が開示されている（８欄２６行～
４２行）。ここで，マルチプレクサ４０５には選択信号Ｓｅｌが印加され，フリッ
プフロップｌ２０２にはパイプラインクロック５６が印加されている。
ウ本件発明１（別紙１の図９に例示された構成）と乙６４の対比
乙６４において，論理分割ブロック２２は，ＦＰＧＡチップ１２内の論理素子に
よってエミュレートされた回路素子を含み（図１Ｂ），各グローバルリンク２４ａ
～２４ｄは，論理分割ブロック２２の複数の出力，すなわち，ＦＰＧＡチップ１２
内の論理素子によってエミュレートされた回路素子の複数の出力である。したがっ
て，図７Ｃには図示されていないが，グローバルリンク２４ａ～２４ｄの他端（マ
ルチプレクサ４０５に接続されていない方の端部）は，それぞれ論理素子に接続さ
れている。よって，図７Ｃには，別紙１の図９に例示された構成の「論理素子４０
１～４０８」に相当する構成が開示されている。
また，図７Ｃのフリップフロップｌ２０２は，マルチプレクサ４０５で選択され
たグローバルリンク２４の出力値が入力され，ワイヤ１５ｘに出力される。フリッ
プフロップｌ２０２は，選択信号Ｓｅｌとパイプラインクロック５６を調整するこ
とによって，論理素子によってエミュレートされた回路素子の複数の出力のうち選
択されたものを，エミュレーション・クロックの１クロック・サイクルにおいて捉
えて出力するように構成可能である。したがって，図７Ｃの「フリップフロップｌ
２０２」と「マルチプレクサ４０５」はそれぞれ，別紙１の図９に例示された構成
の「レジスタ１００」と「マルチプレクサ３００」に相当する。
さらに，図７Ｃの「ＦＰＧＡチップ１２」は，エミュレーションシステム５に使
用される集積回路である。
したがって，乙６４の図７Ｃに開示された構成は，別紙１の図９に例示された構
成と同等であるから，仮に控訴人の主張を前提とすれば，本件発明１の要旨は乙６
４に全て開示されていることになる。したがって，本件発明１は新規性を欠くか，
少なくとも進歩性を欠くものである。
〔控訴人の主張〕
ア構成要件１Ｄ及び１Ｅの「部分集合」について
乙６４は，全ての「グローバルリンク」（論理信号）を，あるＦＰＧＡから別の
ＦＰＧＡに伝送する技術を開示するものであって，一方のＦＰＧＡ（ソースＦＰＧ
Ａ）から他方のＦＰＧＡ（デスティネーションＦＰＧＡ）には，これらのＦＰＧＡ
間において共有される全ての信号が伝送されなければならない。
さらに，乙６４は，コンパイルの際に，各グローバルリンクがパイプライン・ク
ロックの特定のサイクルにおいて相互配線１４を介して伝送されるように予め決め
られているため，グローバルリンクの伝送に何らかの変更が必要とされる場合には，
再コンパイルが必要とされる。したがって，パイプライン・クロックの特定のサイ
クルにおいて，一方のＦＰＧＡから他方のＦＰＧＡに対して，複数のグローバルリ
ンクのうちの一部のみを再コンパイルせずに伝送することはできない。
このように，乙６４は，図７Ｃに関して，本件発明１の構成要件１Ｅに規定され
ている論理素子の部分集合との（再コンパイル不要な）選択的接続を開示するもの
ではないし，構成要件１Ｄに規定されている選択された論理素子の部分集合の信号
状態値を捉えて出力する構成も開示していない。むしろ，乙６４は，本件各発明と
は反対に，各グローバルリンク（図７Ｃの２４ａ～２４ｄ）が，エミュレーション・
クロックの特定のサイクルの間に（図７Ｃのマルチプレクサ４０５の入力を切り替
えて）全て伝送することを教示するものである。
イ構成要件１Ｄの「走査バスに出力する部分走査レジスタ」について
(ア)乙６４は，システムにおける複数のＦＰＧＡ間の信号を時分割多重するこ
とに関するものであり，「デバッグ」ないし「内部状態」の検査に関するものでは
ない。したがって，これらの信号は，「走査」を必要とする「内部」信号ではなく，
複数のＦＰＧＡを用いて論理設計を構成する間に発生する区画ステップ（図８のス
テップ１２０）の結果として，ＦＰＧＡのピンに出力されるように既に意図された
外部信号である。このように，乙６４は，「走査」を開示していないから，本件各
発明の構成要件１Ｄに規定された「部分走査レジスタ」を開示するものではない。
また，乙６４は，図３，図７Ａ，図７Ｂに示されているように，グローバルリン
ク２４ａ，２４ｂ，２４ｃ，２４ｄは，各々に対応する目的地に向かって，相互に
異なるパスを通ってルーティングされるようになっていることから（２欄３９行～
４２行，１３欄３行～３８行），上記グローバルリンクに対して設けられた共用さ
れる専用の「走査バス」を開示していない。
したがって，乙６４は，本件各発明の構成要件１Ｄに規定された「走査バスに出
力する部分走査レジスタ」を開示するものではない。
(イ)乙６４は，図７Ｃに関して，単一のフリップフロップにしか言及していな
い。このような単一のフリップフロップは，時間軸上の特定の時点において複数の
「信号状態値」を捉えることができない。これに対して，本件各発明は，構成要件
１Ｄに規定されているように，「複数の信号状態値」を捉えるために，複数のメモ
リ要素を含む「部分走査レジスタ」を具備する。
さらに，「走査バス」における「バス」という用語は，複数の信号を搬送するた
めの複数の伝送路を意味するが，乙６４の図７Ｃのフリップフロップ（ｌ２０２）
の出力線は，単一の線のみからなり，構成要件１Ｄの「走査バス」を開示するもの
ではない。
ウ小括
以上によれば，乙６４を根拠に本件発明１が新規性又は進歩性を欠くということ
はできない。
第４当裁判所の判断
当裁判所も，被告各製品については，本件発明１，３ないし７の技術的範囲に属
しないものであり，また，本件発明５及び６の間接侵害も成立しないと判断する。
その理由は，以下のとおりである。
１本件各発明について
(1)本件明細書等の記載
本件明細書等には，発明の詳細な説明及び図面として，おおむね，以下の記載が
ある（下記記載中に引用する図１，２，８ａ，８ｂ，１１については，別紙２を参
照。）。
ア発明の背景
(ア)発明の分野
【０００２】本発明は，全体的にはエミュレーションシステムの分野に関し，特に，
エミュレーションシステムにおいて使用される統合デバッグ機能を備えた再構成可
能な集積回路に関する。
(イ)背景情報
【０００３】回路設計をエミュレートするエミュレーションシステムは，当分野
では周知である。通常，従来のエミュレーションシステムは，汎用の統合デバッ
グ機能のないフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）を用いて
形成されている。エミュレートされる回路設計は，回路設計の「公式的」記述を
コンパイルするとともに，回路設計をＦＰＧＡの論理素子（ＬＥ）（組合せ論理
ブロック（ＣＬＢ）としても知られる）上にマッピングすることによって，エミュ
レーションシステム上に「実現」される。これら汎用フィールド・プログラマブ
ルゲートアレイは，そのエミュレーションシステムへの適用に関する限り，多く
の不利な点を抱えている。第一に，ＦＰＧＡの内部にマップ化されている個々の
ノードにおける信号の状態が，直接的に観察できないということであり，これは，
「隠された」ノードと呼ばれる。この「隠された」ノードにおける信号の状態を
観察可能にするためには，信号をＦＰＧＡの外に出し，ロジック・アナライザに
入れるＦＰＧＡの再構成が必要である。それには，膨大な時間を費やす再コンパ
イルを必要とする。加えて，検査システム，例えばロジック・アナライザによっ
て観察可能（追跡可能）なポート／ノードに信号を持込むために，通常，多数の
ＦＰＧＡのＩ／Ｏが占有される。更に，経路選定すべき付加的信号により，信号
経路選定の輻輳が増加される。最後に，時間に鋭敏なアプリケーションに関して
は，読取りをトリガするイベントが検出される前に，信号をＦＰＧＡの外へ取出
さなければならないので，あるイベントの発生に応答して信号が読取られるもの
とすると，「隠された」ノード上の信号が，正しい時刻に読取られたか否かを知
ることは困難である。エミュレータが複雑化するにつれ，ＦＰＧＡのネットワー
ク及び相互接続した追跡も増加し，上記の問題は一層悪化する。監視追跡に要す
る時間が複雑化を伴いどこまでも増えるにつれ，エミュレーションが実行できる
頻度は，容認できないレベルにまで減少する。
【０００４】従って，必要とされるものは，一旦隠されたノードに容易にアクセ
スできるとともに，再構成の必要を減少させながら追跡することによって，許容
できるエミュレーション頻度でエミュレーションすることを容易にする統合デ
バッグ機能を備えた再構成集積回路である。…
イ発明の要旨
【０００５】本発明の教示に基づき，エミュレーションシステムに使用される統
合デバッグ機能を備えた再構成集積回路（ＩＣ）が説明される。特に，本発明の
第１実施形態によれば，集積回路は，複数の出力及び部分走査レジスタを各々有
する複数の論理素子（ＬＥ）を含むものとして説明される。複数のＬＥは，ＬＥ
に対応して与えられる複数の入力信号に応答し複数の出力信号を生成するように
作動する。部分走査レジスタは，ＬＥの選択された１つに再構成可能に結合され，
使用可能とされた場合には，オペレーティング・クロックの特定クロック・サイ
クルにおいて，選択されたＬＥによりエミュレートされた信号状態値回路素子の
記録を捉えて走査バスに出力するよう作動し，そこにおいて，部分走査レジスタ
は，オペレーティング・クロックに適切に比例した走査クロックの印加により使
用可能とされる。…
ウ発明の詳細な説明
【０００７】図１を参照すると，本発明の教示を組み込んだ再構成集積回路１０
０の例に関するブロック図が示されている。以下の説明から明らかになるように，
再構成回路１００は，本発明の教示を除き，本技術分野において周知である多数
の再構成回路のいずれをも意味するように意図されている。例えば一実施形態で
は，再構成回路１００は，本発明の教示を組み込んで強化された再構成回路であ
る。本発明の一実施形態によれば，再構成回路１００は，単一の集積回路に配置
され，機能強化されたＬＥ１０２のアレイを含む。機能強化されたＬＥ１０２は，
種々の回路設計素子を「実現」するために使用され，革新的なデバッグ特性を含
む。
【０００８】加えて，更に有利なことに再構成回路１００は，機能強化されたＬ
Ｅ１０２に結合された，オンチップのコンテキスト・バス１０６，走査レジスタ
１０８，及びトリガ回路素子１１０を含んでいる。以下に更に詳細に開示するよ
うに，コンテキスト・バス１０６は，ＬＥに値を入力し，更に，そこから値を出
力するために用いられ，これに対し，走査レジスタ１０８及びトリガ回路素子１
１０は，各々，追跡データ履歴，及びトリガ入力を，再構成回路１００に対し出
力するのに用いられる。本発明の教示に従い，以下により完全に説明するように，
再構成回路１００は，動的再構成ネットワーク１３７及び部分走査レジスタ１３
５を含むことが示されているが，これらは再構成回路１００の選択論理素子１０
２の部分的追跡履歴を選択的に出力するのに用いられる。すなわち，回路中に静
的に規定された「見える」ノードからの走査出力のみのために備えられた（又は，
「隠された」ノードを見るために再コンパイルとＩ／Ｏリソースの割振りを必要
とされる）従来技術のエミュレータ回路とは異なり，再構成回路１００は，動的
再構成ネットワーク１３７及び機能強化された論理素子アレイ１０２内のどの追
跡／ノードにも，再コンパイルを必要とせずに動的可視性を与える部分走査レジ
スタ１３５を含んでいる。
【０００９】本発明の一実施形態では，再構成回路１００は，メモリーを備えた
回路設計をエミュレートするために再構成回路１００の使用を容易とするメモ
リー１１２を含んでいる。…一実施形態では，再構成回路１００のピン１１３は，
入力又は出力に用いることができる。…また，図示された一実施形態例によれば，
再構成回路１００は，図示されるように，ＬＥ，メモリー１１２，及びＩ／Ｏピ
ン１１３を相互接続するためのＬＥ相互クロスバー（つまり，ｘ－バー）ネット
ワーク１０４を含んでいる。一実施形態では，再構成回路１００は，再構成回路
１００を，他の再構成集積回路や「ホストシステム」（図示せず）のようなもの
と相互接続するための，第１ステージ・クロスバー・ネットワーク１１４ａ―１
１４ｂに「２つのコピー」を含んでいる。
【００１１】更に動的再構成ネットワーク１３７のコンテキストで，動的再構成
可能と言う用語は，回路素子のエミュレーションは，動的再構成ネットワーク１
３７を動的再構成するために休止したり（しなかったり）する必要があるかもし
れないが，エミュレーションは，その最初から再スタートさせる必要が無いとい
う意味を意図している。更に具体的には，動的再構成ネットワーク１３７の再構
成には，再コンパイルが不必要であるが，相互接続ネットワーク１０４は，再コ
ンパイルを必要とし，これは先に述べたように時間のかかるプロセスである。従っ
て，動的再構成ネットワーク１３７が，ＬＥ１０２領域における，他の方法では
隠されているノードが，エミュレータ及び／又はエミュレートされる回路の高速
デバッグを容易にするために（部分走査レジスタ１３５を介して）アクセスする
ことにより，効率的な手段を提供することは，当業者であれば予測できるであろ
う。
【００１３】示されるように，図１１は，再構成回路１１００のブロック図を示
す。当業者は，再構成回路１１００が，再構成回路１００のブロック図に非常に
似ていることが認識できよう。すなわち，再構成回路１１００は，ＬＥ１０２の
アレイ，メモリー１１２，動的再構成ネットワーク１３７，及びトリガ回路素子
１１０を備え，図示されたように，各々が通信可能なように結合されている。し
かし，再構成回路１１００が，全ての追跡／ノード活動，又は単に選択したその
サブセットのみを徹底的に監視するために，マルチプレクサ１１０６と関連した
１つの走査レジスタ１１０８しか必要としない点で再構成回路１００と識別可能
である。すなわち，分離した部分走査レジスタ１３５と（徹底的）走査レジスタ
１０８とを採用する代わりに，再構成回路１１００は，徹底的走査モードで全追
跡／ノードの出力を，又は部分走査モードで，追跡／ノードの選択されたサブセッ
トの出力を，走査レジスタ１１０８に選択的に供給するマルチプレクサ１１０６
を使用する。換言すれば，走査レジスタ１１０８は，図１の走査レジスタ１０８
として全体を使用することも，図１の部分走査レジスタ１３５として部分的に使
用することもできる。
【００１５】ここで，図２に目を向けると，図１の再構成回路に用いるのに適し
た機能強化されたＬＥのアレイの例のブロック図が，本発明の実施形態により示
されている。図に示すように，ＬＥアレイ１０２は，本発明の機能強化された複
数のＬＥ２００を含む。例えば，一実施形態では，ＬＥアレイ１０２は，１２８
のＬＥ２００を含む。当業者であれば，以下により詳細に説明する関連読み出し
／書き込み及び制御回路の増減に応じて，より大きな又はより小さいＬＥ２００
のアレイを使用できることが理解できよう。…図２に示すように各ＬＥ２００は，
多入力単出力真理表２０２，一対のマスター－スレーブ・ラッチ２０４－２０６，
出力マルチプレクサ２０８，入力マルチプレクサ２１０（判決注：「２１２」は
誤記），及び制御ロジック２１２（判決注：「２１４」は誤記）を含み，図のよ
うに各々が互いに結合されている。
【００１８】また，各ＬＥ２００も，多数のエミュレーション・クロック又はデ
バッグ・クロック（ＬＤ）を，選択的にマスター－スレーブ・ラッチ２０４－２
０６に提供するクロック選択マルチプレクサ２１６ａ－２１６ｃを含んでいる。
好もしくは，このエミュレーション・クロックは，他の論理素子２００を使用し
た構造化エミュレーション・クロックを含むものである。図示した実施形態では，
この「構造化」エミュレーション・クロックは，真理表２０２のＩ０を通じて利
用可能になる。エミュレーション・クロックの１つは，正常作動時にマスター－
スレーブ・ラッチ２０４－２０６に提供され，一方，デバッグ・クロック（ＬＤ）
は，デバッグ時に供給される。クロック選択は，ＣＴＸ信号によって制御される。
最後に，ＬＥ２００は，選択出力をＬＥ相互Ｘ－バー・ネットワーク１０４及び
オンチップ・デバッグ機能体に出力するバッファー２１４ａ，及び選択出力を再
構成回路１００の外で直接観察するために，コンテキスト・バス１０６に出力す
るバッファー２１４ｂを含んでいる。
【００２１】簡単に図４ａ－４ｂを参照するが，ここではＬＥを相互接続するた
めのＬＥ相互クロスバー・ネットワーク１０４，メモリー及び入出力（Ｉ／Ｏ）
ピンの一実施形態を示す。特に，図４ａ及び４ｂは，１２８のＬＥ２００を相互
接続するＬＥ相互クロスバー・ネットワーク１０４の一実施形態を図示する。当
業者は本発明の精神と範囲を逸脱することなく，より大きいあるいはより小さい
ＬＥ相互クロスバー・ネットワークを採用し得ることが理解できよう。図示され
た実施形態図に関して，４ａに示すように，ＬＥ相互クロスバー・ネットワーク
１０４は，４つのサブネットワーク２２０を含む。最初の２つのサブネットワー
クであるサブネット０とサブネット１とは，７２の信号経路として使用され，一
方，残る２つのサブネットワークであるサブネット２とサブネット３とは，６４
の信号経路として使用される。…
【００２２】各サブネットワーク２２０は，第一ステージにおける，９又は８の
８―８クロスバー２２０，第二ステージにおける，９－２０又は８－２０のクロ
スバー２２４又は２２６，第三ステージにおける，２０の８－８クロスバー２２
８のいずれかを含む３ステージのクラウス（Ｃｌａｕｓ）ネットワークである。
各ステージは，周知の「バタフライ」方式で相互に結合される。
【００２３】更に詳細にＬＥ相互クロスバー・ネットワーク１０４を説明するた
めに，前に挙げた参照文献として援用した米国特許第５，５７４，３８８号を参
照する。
また，簡単に図５を参照するが，ここでは再構成集積回路を，他の再構成集積
回路及び「ホスト」コンピュータ（図示せず）に相互接続するための再構成回路
相互クロスバー・ネットワーク１１４ａ－１１４ｂの一実施形態を示す。図に示
すように，図の実施形態では，再構成回路相互クロスバー・ネットワーク・ステー
ジ０１１４ａ－１１４ｂは，再構成集積回路の６４のＩ／Ｏ信号を，再構成集積
回路を他の再構成集積回路及び「ホスト」コンピュータに相互接続するクラウス・
ネットワークの次のステージに結合するための４組の１６－１６クロスバー２３
０を含む。…
【００２６】図８ａは，全ＬＥ２００の追跡データの全走査を出力するための走
査レジスタ１０８の一実施形態を示す。図８で示される一実施形態例によれば，
走査レジスタ１０８には，８つのフリップフロップの１６セットと，８つのマル
チプレクサ２４４（すなわち，１２８のＬＥ２００が設けられている）の１５セッ
トがあり，マルチプレクサ２４４は，フリップフロップ２４２のセットの間に配
置されている。フリップフロップ２４２第０セットは，８つのＬＥ２００の第１
群に結合している。マルチプレクサ２４４第０セットは，フリップフロップ２４
２第０セットと論理素子２００との第２群に結合している。フリップフロップ２
４２第１セットは，マルチプレクサ第０セットと結合しており，以下同様である。
フリップフロップ２４２第０セットは，ＬＥ２００の出力を順次受けては伝播す
る。マルチプレクサ２４４（判決注：「２４２」は誤記）第０セットも，フリッ
プフロップ２４２第０セットの出力又は８つのＬＥ２００の第２群の出力を連続
的に提供する。フリップフロップ２４２第１セットは，マルチプレクサ２４４第
０セットからの入力を，順次シーケンシャル的に伝搬する。フリップフロップ２
４２のセットは，走査クロックに制御されるが，マルチプレクサ２４４のセット
は，走査制御信号によって制御される。従って，（作動エミュレーション・クロッ
クに比例して）適切に分割された周波数を持つ走査クロックを適用し，マルチプ
レクサ２４４のセットに適切な走査制御信号を選択的に適用することにより，ク
ロック・サイクルにおける１２８全てのＬＥ２００のスナップショットを再構成
可能回路１００から順次，走査して得ることができる。
【００２７】図８ｂに目を向け，本発明の教示に基づき，部分走査レジスタ１３
５及び動的再構成ネットワーク１３７の統合デバッグ機能体を更に詳細に説明す
る。図８ｂに示すように，動的再構成ネットワーク１３７は，複数のＬＥ２００
と結合した複数の４：１マルチプレクサ５０２を含む。図示した一実施形態例に
よれば，動的再構成ネットワーク１３７は，１２８のＬＥ２００出力に結合した
３２の４：１マルチプレクサを含む。従って，動的再構成ネットワーク１３７に
よって，ユーザーは，最大３２までのＬＥ２００状態値の選択サブセットを部分
走査レジスタ１３５に再構成可能に経路指定することができる。
【００２８】本発明の一実施形態によれば，部分走査レジスタ１３５は，８つの
フリップフロップ５６２の４セットと，フリップフロップ５６２のセットの間に
８つのマルチプレクサ５６４の３セットを含む。図１の一実施形態例に示すよう
に，部分走査レジスタ１３５は，動的再構成ネットワーク１３７からの入力を受
けて走査バス１３９に出す。特に，全走査レジスタ１０８とは異なり，部分走査
レジスタ１３５は，選択したＬＥ２００のサブセット（例えば４分の１）の状態
値を走査バス１３９に出力する。全走査レジスタ１０８と部分走査レジスタ１３
５とが出力として走査バス１３９を分かち合う範囲で，走査コントロール１４２
及び走査クロック１４０が，どちらの走査レジスタを活動状態にするかを選択的
に制御する。特に，図示した一実施形態例によれば，ＬＥアレイ１０２内のユー
ザー選択のＬＥ２００を部分走査できるようにするためには，ユーザーは，走査
コントロール１４２及び走査クロック１４０で部分走査レジスタ１３５を活動状
態にするが，ＬＥアレイ１０２内のＬＥ２００全てを全走査できるようにするに
は，走査コントロール１４２及び走査クロック１４０信号で全走査レジスタ１０
８を活動状態にする。しかし，当業者であれば，どちらの活動された走査レジス
タを採用するかを決定する代替的な方法を認識できるであろう。例えば，本発明
の代替的一実施形態において，走査レジスタ１０８と部分走査レジスタ１３５の
どちらかは，単に走査クロック１４０の各々を希望のレジスタ，すなわち全走査
レジスタ１０８又は部分走査レジスタ１３５に適用することで選択される。かく
して本発明はその精神と範囲とを逸脱することなく，このような変形例を推測で
きる。
【００２９】このように，当業者は動的再構成ネットワーク１３７及び部分走査
レジスタ１３５が再構成回路１００に新しいレベルの自由度を与え，ユーザーが
負荷の多い再構成及び従来技術に固有の回路設計マッピングソフトの再コンパイ
ルを必要とせずに，所与のクロック・サイクルに選択したＬＥのサブセットを動
的に再構成して観察することを可能にするのである。更に全てのＬＥの状態値に
おける完全なセットを観察する必要があるときには，再構成回路１００は革新的
な全走査レジスタを与えられるのである。本発明によれば，統合デバッグ機能を
備えた再構成集積回路が得られるので，エミュレーションシステムのユーザーは，
あるクロック・サイクルには，ＬＥアレイ１０２のＬＥのサブセットを観察する
ことを選択することもでき，他のクロック・サイクルには，ＬＥアレイ１０２を
構成する全てのＬＥの状態値をも全走査して観察することも選択できる。
【００３０】図９を参照すれば，トリガ入力を出力するためのトリガ回路素子１
１０の一実施形態例のブロック図が示されている。示されるように図の実施形態
では，トリガ回路素子１１０は，各コンパレーター・レジスタ回路２６０から各々
１つ，４つのトリガ出力を生成する４つのコンパレーター・レジスタ回路２６０
を含んでいる。各コンパレーター・レジスタ回路２６０は，信号パターンを記憶
するパターン・レジスタ２６２と，ＬＥからの出力とパターン・レジスタ２６２
の記憶されている内容とを比較する相等性コンパレーター２６４とを含んでいる。
一実施形態では，信号パターンは，ＬＥあたり２ビットから成り，ハイ，ロー，
及びコード化不要の値を採ることができる。記憶パターンが検出されると，常に，
再構成回路１００外のトリガへの入力が生成される。換言すれば，図示した一実
施形態では，４つのＬＥ内部状態事象が同時にモニターできる。
【００３１】図１０は，本発明の一実施形態による，本発明の教示を組み込んだ
エミュレーションシステム１０００の例のブロック図である。図１１のエミュ
レーションシステムの図示した例によれば，エミュレータ１０６０と結合して通
信できるホストシステム１０２０を含むエミュレーションシステム１０００が示
される。図示されるように，エミュレータ１０６０は，エミュレーションアレイ・
相互接続ネットワーク１０８０，構成回路１２２０，及びホストインターフェイ
ス１２４０を含んでおり，図のように通信できるように結合している。本発明の
教示に従えば，エミュレーションアレイ・相互接続ネットワーク１０８０は，本
発明の動的再構成集積回路１２００ａ（判決注：「１２２０ａ」は誤記）―１２
００ｎを含んでおり，回路設計を組み立てる前に特定の回路設計をエミュレート
して「実現する」ようプログラムできるように構成された複数のＬＥを含んでい
る。更に詳細に説明すれば，革新的な動的再構成集積回路１２００ａ（判決注：
「１２２０ａ」は誤記）―１２００ｎによって，選択ＬＥの状態値のサブセット，
前述の時間のかかる再コンパイル法，もしくは従来技術に典型的な従来技術の走
査レジスタからの全走査出力を選択的に出力する経路選定ネットワークを，エ
ミュレーションシステムのユーザーが，部分走査レジスタ経由で制御することが
可能になる。従って，エミュレーションシステム１０００（判決注：「１００」
は誤記）のように，本発明の革新的な特徴を組み込んだエミュレーションシステ
ムを使えば，設計マッピングプログラムのように，複雑な回路設計ではしばしば
何日もかかる方法で回路を変えたり，再コンパイルする方法を使ったりせず，こ
のエミュレーションシステムのユーザーは，エミュレータ内の可視点を動的に変
えることが可能になる。
(2)乙１発明について
ア乙１の１の記載
乙１の１（米国特許５７７７４８９号）は，本件出願と同様に，控訴人により
出願され，本件特許の優先権主張日（平成１１年９月２４日）前の平成１０年７
月７日に公開された刊行物である。本件各発明は，乙１の１の継続出願である米
国特許出願（０８／９８５３７２号）に対する一部継続出願である米国特許出願
（０９／４０４９２５号。乙２４）を優先権主張の基礎とする国際特許出願（Ｐ
ＣＴ／ＵＳ００／０３１３８号。乙２５）が国内移行され，特許されたものであ
る。そして，乙１の１には，おおむね，以下の内容の記載がある（下記記載中に引
用する図１，２，８については，別紙３を参照。）。
(ア)本発明は，フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）及
びエミュレーションシステムの分野に関する（１欄８，９行）
(イ)背景事情
回路設計をエミュレートするエミュレーションシステムは，当分野では周知であ
る。通常，従来のエミュレーションシステムは，汎用の統合デバッグ機能のないＦ
ＰＧＡを用いて形成されている。エミュレートされる回路設計は，回路設計の「公
式的」記述をコンパイルするとともに，回路設計をＦＰＧＡの論理素子（ＬＥｓ）
上にマッピングすることによって，エミュレーションシステム上に「実現」される。
これら汎用ＦＰＧＡは，そのエミュレーションシステムへの適用に関する限り，
多くの不利な点を抱えている。第一に，ＦＰＧＡの内部にマップ化されている個々
のノードにおける信号の状態が，直接的に観察できないということであり，これは，
「隠された」ノードと呼ばれる。第二に，この「隠された」ノードにおける信号の
状態を観察可能にするためには，再構成，そして，信号をＦＰＧＡの外に出し，ロ
ジック・アナライザに入れるために，膨大な時間を費やす再コンパイルを必要とす
る。第三に，ロジック・アナライザにこれらの信号を持ち込むために，多数のＦＰ
ＧＡのＩ／Ｏが占有される。更に，経路選定すべき付加的信号により，信号経路選
定の輻輳が増加される。最後に，時間に鋭敏なアプリケーションに関しては，読み
取りをトリガするイベントが検出される前に，信号をＦＰＧＡの外へ取り出さなけ
ればならないので，あるイベントの発生に応答して信号が読み取られるものとする
と，「隠された」ノード上の信号が，正しい時刻に読み取られたか否かを知ること
は困難である。
したがって，必要とされるものは，エミュレーションシステムへの使用に，より
適合する統合デバッグ機能を備えた改良ＦＰＧＡである。以下に更に詳細に説明す
るように，本発明は，前記及び他の望ましい結果を達成する統合デバッグ機能を備
えた改良ＦＰＧＡを提供し，このことは以下の説明により当業者に明白となろう（１
欄１０～４４行）。
(ウ)図１を参照すると，本発明における改良されたＦＰＧＡ１００の主要な機
能ブロックが図示されている。同図に示されているように，ＦＰＧＡ１００は，単
一の集積回路（又はチップ）上に配置され，本発明の教示を具体化した拡張された
論理素子のアレイ１０２を備える。従来のものと同様に，拡張された論理素子は回
路設計の様々な素子を「実現」するために使用されるが，以下に詳細に示すように，
従来のものとは異なり，拡張された論理素子は新しい革新的なデバック機能を備え
る（２欄３８～４７行）。
(エ)論理素子２００はまた，選択された出力を論理回路相互クロスバー・ネッ
トワーク１０４及びオンチップ・デバッグ機構に出力するバッファ２１４ａと，選
択された出力をＦＰＧＡ１００の外で直接観察するためにコンテキスト・バス１０
６に出力するバッファ２１４ｂとを含んでいる（４欄１１～１５行。判決注：図２
参照。）。
(オ)それぞれのノードの状態は，従来のＦＰＧＡにおいて通常行われる回路設
計マッピングの再構成及び時間のかかる再コンパイルすることなく，ＦＰＧＡの外
部から直接観測できる（４欄２５～２９行）。
(カ)図８は，追跡データを出力するための走査レジスタ１０８の一実施形態を
示す。同図に示される実施形態例によれば，走査レジスタ１０８には，８つのフリッ
プフロップの１６セットと，８つのマルチプレクサ２４４の１５セットがあり，マ
ルチプレクサ２４４は，フリップフロップ２４２のセットの間に配置されている。
フリップフロップ２４２第０セットは，８つの論理素子２００の第１群に結合して
いる。マルチプレクサ２４４第０セットは，フリップフロップ２４２第０セットと
論理素子２００との第２群に結合している。フリップフロップ２４２第１セットは，
マルチプレクサ第０セットと結合しており，以下同様である。フリップフロップ２
４２第０セットは，８つの論理素子２００の第１群の出力を順次受けては伝播する。
マルチプレクサ２４２第０セットも，フリップフロップ２４２第０セットの出力又
は８つの論理回路の第２群の出力を連続的に提供する。フリップフロップ２４２第
１セットは，マルチプレクサ２４４第０セットからの入力を，順次シーケンシャル
的に伝搬する。フリップフロップ２４２のセットは，走査クロックに制御されるが，
マルチプレクサ２４４のセットは，走査制御信号によって制御される。したがって，
（作動エミュレーション・クロックに比例して）適切に分割された周波数を持つ走
査クロックを印加し，マルチプレクサ２４４のセットに適切な走査制御信号を選択
的に印加することにより，ある特定のクロック・サイクルにおける１２８の論理素
子のスナップショットを，ＦＰＧＡ１００から順次，走査して得ることができる（５
欄６２行～６欄１５行）。
(キ)このように，特にエミュレーション・システムに好適な統合デバッグ機能
を備えた改良ＦＰＧＡが記載されている（６欄３０～３２行）。
イ乙１発明の概要
前記アによれば，乙１発明は，概要，以下のようなものであると認められる。
乙１発明は，エミュレーション・システムにおいて使用される統合デバッグ機能
を備えた改良ＦＰＧＡに関するものである。従来の集積回路では，①集積回路中の
節々の点である各ノードの信号の状態が直接的に観察できず「隠された」ノード
となっており，その観察のためにはＦＰＧＡの再構成や再コンパイルが必要なこ
と，②信号の取り出しのために多数の入出力ポート（Ｉ／Ｏ）が占有されること，
③経路選定すべき付加的信号による信号経路選定の輻輳が増加すること，④イベン
トの発生に応答した信号読み取りであることから，正しい時刻に読み取られたか否
かを知ることが困難であった。そこで，改良されたＦＰＧＡを提供すべく，選択さ
れた出力を走査レジスタ（乙１発明における「走査レジスタ」は，本件各発明に
おける「全走査レジスタ」に相当する。以下同じ。）に出力するためにＬＥ内に
バッファーを備え，当該バッファー（論理素子の数だけ存在する）を介して走査
レジスタの入力線に接続することで，「隠された」ノードを全て，ＦＰＧＡの再
構成や再コンパイルを必要とせずに，直接に観察可能にするものである。
(3)本件各発明の特徴
本件各発明の特許請求の範囲及び前記(1)によれば，本件各発明は，概要，以下の
ようなものであると認められる。
アエミュレーションシステムにおいては，開発，設計した集積回路の動作を実
証するため，当該回路と等価な回路を再構成可能な集積回路上に模擬的に再現（エ
ミュレート）し，外部から試験的な信号を入力して回路を動作させ，出力信号の
状態を調べること等を通じて回路に不具合がないかの検証をすることが行われる
が，本件各発明は，エミュレーションシステムにおいて使用される統合デバッグ
機能を備えた再構成可能な集積回路に関する（【０００２】，【０００３】）。
従来の集積回路では，①集積回路中の節々の点である各ノードの信号の状態が直
接的に観察できず「隠された」ノードとなっており，その観察のためにはＦＰＧ
Ａの再構成や再コンパイルが必要なこと，②信号の取り出しのために多数の入出
力ポート（Ｉ／Ｏ）が占有されること，③経路選定すべき付加的信号による信号経
路選定の輻輳が増加すること，④イベントの発生に応答した信号読み取りであるこ
とから，正しい時刻に読み取られたか否かを知ることが困難であること等の事情か
ら，本来の動作が適切に行われず，⑤エミュレータの複雑化に伴い監視追跡時間も
増大し，それにつれてエミュレーションの実行頻度が減少するといった問題があ
り，そのため，⑥一旦隠されたノードに容易にアクセスでき，再構成の必要を減少
させることによって，許容できるエミュレーション頻度でエミュレーションするこ
とを容易にする統合デバッグ機能を備えた再構成可能な集積回路が必要とされて
いた（【０００３】，【０００４】）。
イそこで，本件各発明は，集積回路設計の回路素子をエミュレートするための
複数の論理素子を備えるとともに，再構成可能なネットワーク及び部分走査レジ
スタを設け，全走査レジスタが全ての論理素子の信号状態値を捉えることができ
るのに対して（【００２６】），再構成可能なネットワークにより複数の論理素
子の全部のうちの一部を部分集合として選択した上で，エミュレーション・クロッ
クの１クロック・サイクルにおいて，当該部分集合を部分走査レジスタに再構成
可能に接続するようにし，選択された論理素子の部分集合から出力されるエミュ
レーション・クロックの１クロック・サイクルにおける信号状態値を捉えること
ができるように構成したものである（【０００５】，【００２９】）。
ウところで，前記(2)アによれば，乙１の１の背景事情の記載（１欄１１～３
５行）は，本件明細書等の【０００３】に記載された背景情報のうち，前記アの①
ないし④とほぼ同一の内容であることから，先行技術である乙１発明は，ＬＥア
レイ及び走査レジスタの構成を採用することによって，本件明細書等の【０００
３】に記載された背景情報のうち前記アの①ないし④の課題を解決するものであ
り，また，前記アの⑤の課題は，「隠された」ノードが観察可能となっていない
ことに起因して発生している不具合であるから，同課題も解決するものというこ
とができる。
エこれに対して，本件各発明は，前記イのうち，乙１発明に見られるＬＥア
レイ及び走査レジスタの構成を除いた，その余の特有の構成である再構成可能な
ネットワーク及び部分走査レジスタの構成を採用することにより，「当業者は動
的再構成ネットワーク１３７及び部分走査レジスタ１３５が再構成回路１００に
新しいレベルの自由度を与え，ユーザーが負荷の多い再構成及び従来技術に固有
の回路設計マッピングソフトの再コンパイルを必要とせずに，所与のクロック・
サイクルに選択したＬＥのサブセットを動的に再構成して観察することを可能に
する」（【００２９】），「動的再構成ネットワーク１３７が，ＬＥ１０２領域
における，他の方法では隠されているノードが，エミュレータ及び／又はエミュ
レートされる回路の高速デバッグを容易にするために（部分走査レジスタ１３５
を介して）アクセスすることにより，効率的な手段を提供する」（【００１１】）
と記載されているように，⑦再コンパイルを必要とせずに，所与のクロック・サ
イクルにおいて，選択した論理素子の部分集合（サブセット）を動的に再構成し
て観察することを可能にし，さらに⑧デバッグの高速化・効率化を図るものとい
うことができる。
オそうすると，本件各発明は，前記アの①ないし⑤を背景として，⑥の課題
のみならず，上記エの⑦及び⑧をも解決する発明ということができる。したがっ
て，本件各発明は，前記アの①ないし⑤を背景として，一旦隠されたノードに容易
にアクセスでき，再構成の必要を減少させることによって，許容できるエミュレー
ション頻度でエミュレーションすることを容易にすること（前記アの⑥），再コン
パイルを必要とせずに，所与のクロック・サイクルにおいて，選択した論理素子
の部分集合（サブセット）を動的に再構成して観察することを可能にすること（前
記エの⑦），及びデバッグの高速化・効率化を図ること（前記エの⑧）を課題な
いし目的として，これらを解決する手段として，再構成可能なネットワーク及び
部分走査レジスタの構成を採用したものと認められる。
２争点(1)ウ（「部分走査レジスタ」（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ）の
充足性）について
事案に鑑み，「部分走査レジスタ」（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ）の充
足性（争点(1)ウ），「再構成可能なネットワーク」（構成要件１Ｅ，５Ｇ，５Ｈ
及び７Ｇ）の充足性（争点(1)エ）について，まず，検討する。
(1)「部分走査レジスタ」の意義
ア部分走査レジスタは，「選択された論理素子の部分集合によってエミュレー
トされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの１ク
ロック・サイクルにおいて捉え，そして走査バスに出力する」ものであり（構成要
件１Ｄ），「選択された論理素子の部分集合のみに再構成可能に接続する」もので，
再構成可能なネットワークに結合したものであるが（構成要件１Ｅ），本件明細書
等にその定義は記載されていない。もっとも，本件明細書等の【００１３】，【０
０２８】に，走査レジスタは，図１の走査レジスタとして全体を使用することも，
図１の部分走査レジスタとして部分的に使用することもできることや，全走査レ
ジスタとは異なり，部分走査レジスタは，選択したＬＥのサブセット（例えば４
分の１）の状態値を走査バスに出力すること，さらには，走査レジスタと部分走
査レジスタのどちらかは，単に走査クロックの各々を希望のレジスタ，すなわち
全走査レジスタ又は部分走査レジスタに適用することで選択されることが記載さ
れていることに照らすと，部分走査レジスタは，全走査レジスタに対する概念と
して規定されていることが分かる。
イ本件明細書等において，全走査レジスタ及び部分走査レジスタは，両者とも
に，実施例で，【図８ａ】及び【図８ｂ】に示されるようなフリップフロップ（及
びマルチプレクサ）が鎖状に連結されるという構成を採用し，共通の走査クロック
及び走査制御信号を用いている点でも共通した構成であること，「特に，全走査レ
ジスタ１０８とは異なり，部分走査レジスタ１３５は，選択したＬＥ２００のサブ
セット（例えば４分の１）の状態値を走査バス１３９に出力する。全走査レジスタ
１０８と部分走査レジスタ１３５とが出力として走査バス１３９を分かち合う範囲
で，走査コントロール１４２及び走査クロック１４０が，どちらの走査レジスタを
活動状態にするかを選択的に制御する。」（【００２８】）との記載や，【００１
３】及び【図１１】において全走査レジスタと部分走査レジスタとが共通の構成に
よって実現されることが示唆されていることに照らせば，全走査レジスタと部分走
査レジスタは，ともに，ＦＰＧＡの再構成や再コンパイルを必要とすることなく，
論理素子を直接に観察可能にする構成として共通性を有することが認められる。
そして，前記１(2)のとおり，本件出願と同様に控訴人出願に係る先行技術であ
る乙１発明のＬＥアレイ及び走査レジスタによって，「隠された」ノードが全て，
ＦＰＧＡの再構成や再コンパイルを必要とすることなく，直接に観察可能となる。
そうすると，本件各発明は，全走査レジスタと部分走査レジスタとが，ともに，
ＦＰＧＡの再構成や再コンパイルを必要とすることなく，論理素子を直接に観察可
能にするとの前記１(3)アの①の課題を解決する構成であることを前提に，部分走
査レジスタについては，特に，選択した論理素子の部分集合を動的に再構成して，
上記論理素子を観察することを可能にするものである。その際に，全走査レジスタ
は，全ての論理素子を観察対象とすることから，全ての論理素子と切替えを介する
ことなく直接接続されるのに対し，部分走査レジスタは，選択により観察対象とす
る部分集合が切り替えられることから，全ての論理素子との接続において切替えの
ための構成を介在させる必要があり，当該切替えのための構成として「再構成可能
なネットワーク」を必要とし，論理素子の部分集合と部分走査レジスタとの接続に
係る期間として「エミュレーション・クロックの１クロック・サイクルにおいて…
接続する」（構成要件１Ｅ）ことが定められ，この点が，全走査レジスタと部分走
査レジスタとの相違であると認められる。
ウしかして，全走査レジスタと部分走査レジスタとの相違から，部分走査レジ
スタの構成を採用するに当たって必要とされる「再構成可能なネットワーク」とは，
エミュレーション・クロックの１クロック・サイクルにおいて，部分走査レジスタ
に接続する論理素子の部分集合を，全ての論理素子から選択して切り替えるための
構成であり，これに対して，選択された論理素子の部分集合から出力されるエミュ
レーション・クロックの１クロック・サイクルにおける信号状態値を走査して捉え，
そして出力するために，走査クロック又は走査制御信号を用いて処理することは，
「部分走査レジスタ」が果たす役割として構成されている。
このことは，本件明細書等の「部分走査レジスタは，ＬＥの選択された１つに再
構成可能に結合され，使用可能とされた場合には，オペレーティング・クロックの
特定クロック・サイクルにおいて，選択されたＬＥによりエミュレートされた信号
状態値回路素子の記録を捉えて走査バスに出力するよう作動し，そこにおいて，部
分走査レジスタは，オペレーティング・クロックに適切に比例した走査クロックの
印加により使用可能とされる。」（【０００５】），「特に，図示した一実施形態
例によれば，ＬＥアレイ１０２内のユーザー選択のＬＥ２００を部分走査できるよ
うにするためには，ユーザーは，走査コントロール１４２及び走査クロック１４０
で部分走査レジスタ１３５を活動状態にするが，ＬＥアレイ１０２内のＬＥ２００
全てを全走査できるようにするには，走査コントロール１４２及び走査クロック１
４０信号で全走査レジスタ１０８を活動状態にする。」（【００２８】），「動的
再構成ネットワーク１３７及び部分走査レジスタ１３５が…再コンパイルを必要と
せずに，所与のクロック・サイクルに選択したＬＥのサブセットを動的に再構成し
て観察することを可能にするのである。…本発明によれば，統合デバッグ機能を備
えた再構成集積回路が得られるので，エミュレーションシステムのユーザーは，あ
るクロック・サイクルには，ＬＥアレイ１０２のＬＥのサブセットを観察すること
を選択することもでき，他のクロック・サイクルには，ＬＥアレイ１０２を構成す
る全てのＬＥの状態値をも全走査して観察することも選択できる。」（【００２９】）
との記載から認められるところである。
このように，本件明細書等においては，「部分走査レジスタ」に走査クロック又
は走査制御信号が印加されるものとされており，これに対して，「再構成可能なネッ
トワーク」に走査クロック又は走査制御信号が印加される構成については，何らの
記載も示唆もなく，また，「再構成可能なネットワーク」に対して走査クロック又
は走査制御信号を印加することが，本件特許の優先権主張日当時の技術常識であっ
たことを認めるに足りる証拠もない。また，控訴人が第２次補正と同日付けで提出
した意見書（甲５８の４，乙１８）においても，本件各発明は，集積回路において，
部分走査レジスタと再構成可能なネットワークを含むことが特徴の一つであると指
摘した上で，「部分走査レジスタ」に走査クロックを印加することにより，エミュ
レーション・クロックのそのクロック・サイクルにおいて，再構成可能なネットワー
クにより選択された論理素子の部分集合の信号状態値を走査バスに出力するもので
あるとして，部分走査レジスタに走査クロックを印加することについては言及して
いるものの，「再構成可能なネットワーク」に走査クロックを印加することについ
ては何らの記載も示唆もない。
そうすると，本件各発明においては，「再構成可能なネットワーク」は，エミュ
レーション・クロックの１クロック・サイクル単位で，観察対象となる論理素子を
選択して部分走査レジスタに出力する機能（エミュレーション・クロックの１クロッ
ク・サイクル単位で，部分走査レジスタを選択された論理素子の部分集合のみに再
構成可能に接続する機能）を有し，「部分走査レジスタ」は，選択された論理素子
の部分集合から出力されるエミュレーション・クロックの１クロック・サイクルに
おける信号状態値を走査して捉え，そして出力するために，走査クロック及び走査
制御信号を用いて処理するものとして構成されているものと認められる。
そして，「部分走査レジスタ」は，構成要件１Ｄの構成要素とされているだけで
なく，構成要件１Ｅにおいて「再構成可能なネットワーク」に結合したものである
とされているところ，選択した論理素子の部分集合からの信号状態値を出力するた
めの「再構成可能なネットワーク」の信号出力線に結合するためには，部分走査レ
ジスタの信号入力線の数は，少なくとも，「再構成可能なネットワーク」の信号出
力線の数以上のものを備える必要があり，それによって，「再構成可能なネットワー
ク」の信号出力線と部分走査レジスタの信号入力線との結合が可能となり，かつ，
「再構成可能なネットワーク」から出力される，選択した論理素子の部分集合から
の信号状態値を，全て漏れなく部分走査レジスタによって捉えることが可能になる
ものと認められる。
これに対して，信号入力線の数が，観察対象となる選択された論理素子，すなわ
ち捉えるべき選択された論理素子の部分集合の信号状態値の数より少ないように構
成されたレジスタは，「再構成可能なネットワーク」の信号出力線と結合すること
ができず，選択した論理素子の部分集合からの信号状態値を全て漏れなく捉えるこ
とができないから，信号入力線の数が，捉えるべき選択された論理素子の部分集合
の信号状態値の数以上になるように構成されたレジスタの場合における，「再構成
可能なネットワーク」の信号出力線と部分走査レジスタの信号入力線との結合が可
能となり，かつ，「再構成可能なネットワーク」から出力される，選択した論理素
子の部分集合からの信号状態値を，全て漏れなく部分走査レジスタによって捉える
ことが可能になるとの上記効果を奏することができない。
エしたがって，本件各発明の１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジスタ」
は，信号入力線の数が，観察対象となる選択された論理素子，すなわち捉えるべき
選択された論理素子の部分集合の信号状態値の数以上になるように構成されたレジ
スタ，に限定されるものというべきである。
(2)フレキシブルプローブの実施態様ⅠないしⅢの充足性について
アフレキシブルプローブの実施態様Ⅰについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●
イフレキシブルプローブの実施態様Ⅱについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●
ウフレキシブルプローブの実施態様Ⅲについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●
エ小括
以上によれば，被告各製品のフレキシブルプローブの実施態様ⅠないしⅢは，
いずれも構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジスタ」に当たらない。
(3)控訴人の主張について
ア控訴人は，別紙１の図９の，８個の論理素子（４０１～４０８）の出力が，
マルチプレクサ３００を介して，レジスタ１００に供給される場合において，エミュ
レーション・クロックの１クロック・サイクルにおける各論理素子（４０１～４０
８）の信号状態値（Ａ１～Ａ８）のうち，２個以上の論理素子（例えば４０１～４
０４の４個）の信号状態値（Ａ１～Ａ４）をレジスタ１００が捉えて出力する態様
は，構成要件１Ｄの「部分走査レジスタ」を充足する旨主張する。
しかし，上記の別紙１の図９の態様においては，レジスタ１００の信号入力線（Ｄ）
は１つであるのに対し，捉えるべき選択された論理素子の部分集合の信号状態値の
数は４（論理素子４０１～４０４の出力値）であって，信号入力線の数が，捉える
べき選択された論理素子の部分集合の信号状態値の数以上になるように構成された
レジスタではないから，構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジスタ」
に当たらない。
なお，別紙１の図９の態様においては，控訴人が「再構成可能なネットワーク」
に相当する旨主張するマルチプレクサ３００に，走査クロックが印加されていると
ころ，前記(1)ウのとおり，本件明細書等には「再構成可能なネットワーク」に走査
クロックが印加される構成については，何らの記載も示唆もなく，また，「再構成
可能なネットワーク」に対して走査クロックを印加することが，本件特許の優先権
主張日当時の技術常識であったことを認めるに足りる証拠もないのであるから，マ
ルチプレクサ３００は，構成要件１Ｅの「再構成可能なネットワーク」に当たらな
いというべきである。
イ控訴人は，別紙１の図９については，走査クロックをカウンタに印加するこ
と等の具体的構成を含めてそれ自体を侵害態様として主張したものではなく，マル
チプレクサ３００につながれた「カウンタ」や，当該「カウンタ」に走査クロック
を印加することは必須の要素ではなく，この点は，甲７８及び甲７９の説明におい
て，「カウンタ」やこれに印加する走査クロックが特に用いられていないことから
も裏付けられるところであって，別紙１の図９において重要な点は，エミュレーショ
ン・クロックの１クロック・サイクルの複数の信号状態値（Ａ１～Ａ４）がマルチ
プレクサ３００を介して順次レジスタに供給される点である旨主張する。
しかし，別紙１の図９において，エミュレーション・クロックのある１クロック・
サイクルにおける複数の論理素子（例えば４０１～４０４）の信号状態値（例えば
Ａ１～Ａ４）の入力を受けたマルチプレクサ３００が，これをエミュレーション・
クロックの１クロック・サイクルの期間内にレジスタ１００に出力し，レジスタ１
００がこれを全て漏れなく捉え，さらに次のエミュレーション・クロックの１クロッ
ク・サイクルにおける複数の論理素子（例えば４０５～４０８）の信号状態値（例
えばＡ５～Ａ８）の入力を受けたマルチプレクサ３００が，同様に，これをエミュ
レーション・クロックの１クロック・サイクルの期間内にレジスタ１００に出力し，
レジスタ１００がこれを全て漏れなく捉えるためには，エミュレーション・クロッ
クの４倍の周波数の走査クロックをレジスタ１００に印加することはもちろん，マ
ルチプレクサ３００に対しても，少なくとも同じ周波数の走査クロックを印加する
必要があることは明らかである。
そして，甲７８（清水尚彦教授の鑑定意見書(3)）の１１頁の図５において，ＬＥ
１ないし６から信号の入力を受け，レジスタに出力するマルチプレクサに対して，
図面上は，制御信号が記載されていないものの，同号証の１２頁６ないし９行目に
は「レジスタは，１つの走査クロックの間に，その入力端子に供給された高々１つ
の信号状態値を出力することができる。したがって，レジスタに順次供給される上
記４つの信号状態値（Ａ１～Ａ４）を捉えて出力するためには，走査クロックの４
クロック・サイクルを必要とする。」と記載されている。この点，レジスタが４ク
ロック・サイクルの走査クロックごとに信号状態値をマルチプレクサから取り込む
ためには，マルチプレクサも４クロック・サイクルの走査クロックごとに出力を切
り替えざるを得ず，そのためには，マルチプレクサに対して，走査クロックの印加
と，走査クロックによりマルチプレクサを切り替えるための信号を出力するカウン
タに相当する構成が必要となることは明らかである。したがって，甲７８には，実
質的には，別紙１の図９と同様の構成が示されているといえるのであって，甲７８
が，別紙１の図９において，「カウンタ」や，当該「カウンタ」に走査クロックを
印加することが必須の要素ではないことの根拠となるものではない。
また，甲７９（藤田昌宏教授の鑑定意見書(4)）の５頁の図Ａにおいても，同様に，
ＬＥ１ないし４から信号の入力を受け，レジスタに出力するマルチプレクサに対し
て，図面上は，制御信号が記載されていないものの，同号証の６頁７ないし１１行
目には，「マルチプレクサは，走査クロックに同期した制御信号に従って，論理素
子ＬＥ１～ＬＥ４のうちの複数（例えばＬＥ１～ＬＥ３）から出力された信号状態
値を順次レジスタに供給する。レジスタは，マルチプレクサを介して順次供給され
た複数の信号状態値を，走査クロックに同期して捉えて（内部メモリに書き込んで）
出力する。」と記載されているように，マルチプレクサに対して，走査クロックに
同期した制御信号が印加されていることが明らかである。したがって，甲７９も，
別紙１の図９において，「カウンタ」や，当該「カウンタ」に走査クロックを印加
することが必須の要素ではないことの根拠となるものではない。
そして，レジスタの前段に，マルチプレクサ（カウンタやカウンタに走査クロッ
クを印加しないもの）が設けられ，マルチプレクサの入力の切替えによりマルチプ
レクサへ入力される信号状態値が順次レジスタに供給される構成が，本件特許の優
先権主張日当時公知であったとしても，それだけでは，本件各発明の「再構成可能
なネットワーク」が同様の構成を備えるものと解することはできないし，本件明細
書等にも「再構成ネットワーク」として上記構成を採用することについての何らの
記載も示唆もない。加えて，レジスタの前段にマルチプレクサを設けて，エミュレー
ション・クロックの１クロック・サイクルにおける複数の信号状態値がマルチプレ
クサを介して順次レジスタに供給されるという構成だけでは，エミュレーション・
クロックのある１クロック・サイクルにおける複数の論理素子の信号状態値の入力
を受けたマルチプレクサが，これをエミュレーション・クロックの１クロック・サ
イクルの期間内にレジスタに出力し，レジスタがこれを全て漏れなく捉え，さらに
次のエミュレーション・クロックの１クロック・サイクルにおける複数の論理素子
の信号状態値の入力を受けたマルチプレクサが，同様に，これをエミュレーション・
クロックの１クロック・サイクルの期間内にレジスタに出力し，レジスタがこれを
全て漏れなく捉えることはできないのであって，これを可能とするためには，エミュ
レーション・クロックに適切に比例した走査クロックをレジスタに印加することは
もちろん，マルチプレクサに対しても，同様の走査クロックを印加する必要がある
ことは，上記において説示したとおりである。しかし，本件明細書等には，「再構
成ネットワーク」に対して，走査クロックが印加されることについての記載も示唆
もないことは，前記(1)ウのとおりである。
ウ●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●
しかし，レジスタの前段にマルチプレクサが設けられ，マルチプレクサの入力の
切替えによりマルチプレクサへ入力される信号状態値が順次レジスタに供給される
構成が本件特許の優先権主張日当時公知であったとしても，それだけでは，本件各
発明の「再構成可能なネットワーク」が同様の構成を備えるものと解することはで
きないし，上記構成において本件各発明と同一の作用効果を奏するためには，エミュ
レーション・クロックに適切に比例した走査クロックをレジスタに印加することは
もちろん，マルチプレクサに対しても，同様の走査クロックを印加する必要がある
ところ，本件明細書等には，「再構成可能なネットワーク」に対して，走査クロッ
クが印加されることについての記載も示唆もないことは，前記イのとおりである。
また，本件明細書等の図１１の再構成回路１１００におけるマルチプレクサ１１
０６は，全走査モードのための論理素子からの直接の信号状態値と，部分走査モー
ドのための動的再構成ネットワーク１３７からの部分集合としての信号状態値とを
切り替えるものであるところ，マルチプレクサ１１０６は，「再構成可能なネット
ワーク」に相当する動的再構成ネットワーク１３７を構成する要素ではない。
また，再構成回路１１００は，「分離した部分走査レジスタ１３５と（徹底的）
走査レジスタ１０８とを採用する代わりに，…徹底的走査モードで全追跡／ノー
ドの出力を，又は部分走査モードで，追跡／ノードの選択されたサブセットの出
力を，走査レジスタ１１０８に選択的に供給するマルチプレクサ１１０６を使用
する。換言すれば，走査レジスタ１１０８は，図１の走査レジスタ１０８として
全体を使用することも，図１の部分走査レジスタ１３５として部分的に使用する
こともできる。」（【００１３】）というものである。したがって，再構成回路
１１００におけるマルチプレクサ１１０６による切替えは，本件明細書等の図１の
本件各発明の再構成集積回路１００について，「エミュレーションシステムのユー
ザーは，あるクロック・サイクルには，ＬＥアレイ１０２のＬＥのサブセットを
観察することを選択することもでき，他のクロック・サイクルには，ＬＥアレイ
１０２を構成する全てのＬＥの状態値をも全走査して観察することも選択でき
る。」【００２９】と記載されているのと同様に，少なくともエミュレーション・
クロック単位で行われるものと解され，走査クロックにより切替えが行われるもの
とは認め難い。このことは，【図１１】において，走査レジスタ１１０８には走査
クロック１４０が印加されることが図示されているのに対して，マルチプレクサ１
１０６には走査クロック１４０が印加されることが図示されていないことからも裏
付けられるところである。そうすると，本件明細書等の図１１は，「再構成可能な
ネットワーク」に走査クロックが印加されることを記載又は示唆するものでもない。
エ以上によれば，控訴人の前記主張は，いずれも採用することができない。
３争点(1)エ（「再構成可能なネットワーク」〔構成要件１Ｅ，５Ｇ，５Ｈ及び
７Ｇ〕の充足性）について
(1)「再構成可能なネットワーク」の意義
ア「再構成可能なネットワーク」は，「上記エミュレーション・クロックの１
クロック・サイクルにおいて，上記部分走査レジスタを上記選択された論理素子の
部分集合のみに再構成可能に接続する」もので，複数の論理素子と部分走査レジス
タに結合したものである（構成要件１Ｅ，５Ｇ，，５Ｈ，７Ｇ）。
本件各発明の構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇの「上記部分走査レジスタを上
記選択された論理素子の部分集合のみに再構成可能に接続する」中の「接続」の意
義については，前記１(3)オのとおり，本件各発明の課題が，選択した論理素子の
部分集合（サブセット）を動的に再構成して観察することを可能にするものであ
ることからすれば，物理的な配線がつながっているというだけでは足りず，つながっ
た配線を通して信号状態値の記録を捉えて出力することが可能な状態であることを
意味すると解するのが相当である。
そうすると，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇの「エミュレーション・クロッ
クの１クロック・サイクルにおいて，上記部分走査レジスタを上記選択された論理
素子の部分集合のみに再構成可能に接続する」に当たるというためには，エミュレー
ション・クロックの１クロック・サイクルの間に，選択された論理素子の部分集合
と部分走査レジスタとが，つながった配線を通して信号状態値の記録を捉えて出力
することが可能な状態にあることが必要である。
イまた，前記２(1)ウのとおり，本件各発明において，「再構成可能なネット
ワーク」とは，エミュレーション・クロックの１クロック・サイクルにおいて，部
分走査レジスタに接続する論理素子の部分集合を，全ての論理素子から選択して切
り替えるための構成であり，本件明細書等には「再構成可能なネットワーク」に走
査クロック又は走査制御信号が印加される構成については，何らの記載も示唆もな
く，これが本件特許の優先権主張日当時の技術常識であったことを認めるに足りる
証拠もないこと，これに対して，選択された論理素子の部分集合から出力されるエ
ミュレーション・クロックの１クロック・サイクルにおける信号状態値を走査して
捉え，そして出力するために，走査クロック又は走査制御信号を用いて処理するこ
とは，「部分走査レジスタ」が果たす役割として構成されていることが認められる。
そうすると，本件各発明においては，「再構成可能なネットワーク」は，エミュ
レーション・クロックの１クロック・サイクル単位で，観察対象となる論理素子を
選択し，選択された論理素子の部分集合のエミュレーション・クロックの１クロッ
ク・サイクルにおける信号状態値を，部分走査レジスタに出力する機能（エミュレー
ション・クロックの１クロック・サイクル単位で，部分走査レジスタを，選択され
た論理素子の部分集合のみに再構成可能に接続する機能）を有するものである。こ
れに対し，「再構成可能なネットワーク」に対して走査クロックを印加することに
より，エミュレーション・クロックの１クロック・サイクルよりも細分化した走査
クロック単位で，選択された論理素子の部分集合のエミュレーション・クロックの
１クロック・サイクルにおける信号状態値を，さらに小さな部分集合の信号状態値
ごとに選択して切り替える構成（エミュレーション・クロックの１クロック・サイ
クルよりも細分化された走査クロック単位で，部分走査レジスタを，選択された論
理素子の部分集合よりもさらに小さな部分集合ごとに再構成可能に接続する構成）
は，「部分走査レジスタ」が果たすべき役割を，「再構成可能なネットワーク」に
おいて実現するものであって，本件各発明の作用効果の観点からも異なる手段を開
示するものであり，本件明細書等において，そのような構成ないし手段を採用し得
るとする記載又は示唆を見出すことはできない。
したがって，本件各発明の１Ｅ，５Ｇ，５Ｈ及び７Ｇの「再構成可能なネットワー
ク」は，エミュレーション・クロックの１クロック・サイクル単位で，部分走査レ
ジスタに接続する論理素子の部分集合を，全ての論理素子から選択して切り替える
構成であって，印加された走査クロックによって，エミュレーション・クロックの
１クロック・サイクルよりも細分化された走査クロック単位で，選択された論理素
子の部分集合をさらに小さな部分集合ごとに選択して切り替える態様を含まないも
のに限定されると解するのが相当である。言い換えるならば，構成要件１Ｅ，５Ｇ，
５Ｈ及び７Ｇの「上記エミュレーション・クロックの１クロック・サイクルにおい
て，上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能
に接続する」とは，エミュレーション・クロックの１クロック・サイクル単位で，
部分走査レジスタを選択された論理素子の部分集合のみに接続することを意味する
ものであって，論理素子の部分集合と部分走査レジスタとが，エミュレーション・
クロックに適切に比例した走査クロック単位でさらに小さな部分集合ごとに接続が
変更されるものは，エミュレーション・クロックの１クロック・サイクル単位で，
部分走査レジスタを選択された論理素子の部分集合のみに接続するものということ
はできないから，上記要件を充足しないというべきである。
この点，本件明細書等に「再構成可能なネットワーク」に走査クロック又は走査
制御信号が印加される構成については，何らの記載も示唆もなく，これが本件特許
の優先権主張日当時の技術常識であったことを認めるに足りる証拠もない。また，
本件明細書等の【００２７】，【００２８】及び【図８ｂ】において，本件各発明
における一実施形態ではあるものの，「再構成可能なネットワーク」として，１２
８の論理素子から３２の選択サブセット（部分集合）の信号状態値を部分走査レジ
スタに対し出力し，部分走査レジスタが，「再構成可能なネットワーク」からの出
力を受け入れる３２の信号入力線を備えることが記載され，部分走査レジスタと「再
構成可能なネットワーク」とが，３２の信号入力線と信号出力線により結合され，
「再構成可能なネットワーク」に走査クロック又は走査制御信号を印加することに
よってさらに小さな部分集合ごとに切り替えることのない態様が示されている。こ
れらのことをも踏まえると，印加された走査クロックによって，エミュレーション・
クロックの１クロック・サイクルよりも細分化された走査クロック単位で，選択さ
れた論理素子の部分集合をさらに小さな部分集合ごとに選択して切り替える態様の
再構成可能なネットワークを採用することは，本件明細書等には何らの記載も示唆
もなく，また，本件明細書等に記載された上記実施形態とは明らかに異なる構成及
び動作を示すネットワークを採用するものである。かかる態様の再構成可能なネッ
トワークは，前記２(1)ウのとおり，「再構成可能なネットワーク」が，エミュレー
ション・クロックの１クロック・サイクル単位で，部分走査レジスタを選択された
論理素子の部分集合のみに再構成可能に接続する機能を有し，「部分走査レジスタ」
が，選択された論理素子の部分集合から出力されるエミュレーション・クロックの
１クロック・サイクルにおける信号状態値を走査して捉え，そして出力するために，
走査クロック及び走査制御信号を用いて処理するものとして構成されている本件各
発明の技術的思想とは異なる発明を開示するものというほかない。
(2)ダイナミックプローブの充足性について
前記(1)アのとおり，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇの「エミュレーション・
クロックの１クロック・サイクルにおいて，上記部分走査レジスタを上記選択され
た論理素子の部分集合のみに再構成可能に接続する…再構成可能なネットワーク」
に当たるというためには，エミュレーション・クロックの１クロック・サイクルの
間に，選択された論理素子の部分集合と部分走査レジスタとが，つながった配線を
通して信号状態値の記録を捉えて出力することが可能な状態にあることが必要であ
る。
被告各製品におけるダイナミックプローブは，リードバックキャプチャを実行す
ることにより，全ての論理素子の信号状態値がまずコンフィギュレーションメモリ
に格納され，その後，ＦＡＲレジスタにおいてコンフィギュレーションメモリから
読み出すべき論理素子の信号状態値が格納されたフレームのアドレスを指定するこ
とで，コンフィギュレーションメモリに格納されたデータのうち，指定されたフレー
ムに格納されたデータのみがＦＤＲＯレジスタに取り込まれ，バスへと出力される
ものである。すなわち，全ての論理素子の信号状態値をコンフィギュレーションメ
モリに格納するために，論理素子とコンフィギュレーションメモリが一旦接続され
（つながった配線を通して信号状態値の記録を捉えて出力することが可能な状態と
され），その後，コンフィギュレーションメモリからＦＤＲＯレジスタにデータを
取り込むために，コンフィギュレーションメモリとＦＤＲＯレジスタとを接続する
（つながった配線を通して信号状態値の記録を捉えて出力することが可能な状態と
される）ものといえる。
そうすると，エミュレーション・クロックの１クロック・サイクルの間に，ＦＤ
ＲＯレジスタ（控訴人の主張によれば「部分走査レジスタ」に相当する。）と接続
されるのは，コンフィギュレーションメモリ（控訴人の主張によれば「再構成可能
なネットワーク」の一部に相当する。）の部分集合であって，論理素子の集合ない
し部分集合ではなく，論理素子の部分集合とＦＤＲＯレジスタとが，つながった配
線を通して信号状態値の記録を捉えて出力することが可能な状態は一度として生じ
ておらず，ＦＤＲＯレジスタは，単に，論理素子の信号状態値全てが格納されたコ
ンフィギュレーションメモリから，選択した論理素子の信号状態値のデータを取得
しているにすぎない。このように被告各製品のダイナミックプローブにおけるリー
ドバックキャプチャによるコンフィギュレーションメモリへの論理素子の信号状態
値の格納及びＦＡＲレジスタによるＦＤＲＯレジスタに対する信号状態値のデータ
の出力の構成は，本件明細書等の【図１】及び【図８ｂ】にあるような，論理素子
アレイ（１０２）から入力された信号状態値のうち，動的再構成ネットワーク（１
３７）（マルチプレクサ（５０２））によって選択されたものをそのまま部分走査
レンジスタ（１３５）に出力する構成とは，明らかに異なるものというべきである。
したがって，被告各製品におけるダイナミックプローブは，本件各発明の構成要
件１Ｅ，５Ｇ，５Ｈ及び７Ｇの「上記エミュレーション・クロックの１クロック・
サイクルにおいて，上記部分走査レジスタを上記選択された論理素子の部分集合の
みに再構成可能に接続する，…再構成可能なネットワーク」を充足しないというべ
きである。
(3)フレキシブルプローブの実施態様ⅠないしⅢの充足性について
前記(1)イのとおり，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇの「上記エミュレーショ
ン・クロックの１クロック・サイクルにおいて，上記部分走査レジスタを上記選択
された論理素子の部分集合のみに再構成可能に接続する…再構成可能なネットワー
ク」とは，エミュレーション・クロックの１クロック・サイクル単位で，部分走査
レジスタを選択された論理素子の部分集合のみに接続することを意味するもので
あって，論理素子の部分集合と部分走査レジスタとが，エミュレーション・クロッ
クに適切に比例した走査クロック単位でさらに小さな部分集合ごとに接続が変更さ
れるものは，エミュレーション・クロックの１クロック・サイクル単位で，部分走
査レジスタを選択された論理素子の部分集合のみに接続するものということはでき
ないから，上記要件を充足しないというべきである。
アフレキシブルプローブの実施態様Ⅰについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●
イフレキシブルプローブの実施態様Ⅱについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●
ウフレキシブルプローブの実施態様Ⅲについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●
エ小括
以上によれば，被告各製品のフレキシブルプローブの実施態様ⅠないしⅢは，い
ずれも構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇの「再構成可能なネットワーク」に当た
らない。
４争点(2)（均等侵害の成否）について
(1)均等侵害について
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●
しかし，前記３のとおり，被告各製品のフレキシブルプローブの実施態様Ⅰない
しⅢは，「部分走査レジスタ」（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ）のみならず，
「再構成可能なネットワーク」（構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇ）の要件を充
足しない。そうすると，均等侵害の成否について検討するまでもなく，被告各製品
のフレキシブルプローブの実施態様ⅠないしⅢは，本件発明１，３ないし７の技術
的範囲に属しないこととなるが，事案に鑑み，念のため，以下において，均等侵害
が成立するか否かを検討することとする。
(2)均等侵害の要件
特許請求の範囲に記載された構成中に，相手方が製造等をする製品又は用いる
方法（以下「対象製品等」という。）と異なる部分が存する場合であっても，①
同部分が特許発明の本質的部分ではなく，②同部分を対象製品等におけるものと
置き換えても，特許発明の目的を達することができ，同一の作用効果を奏するも
のであって，③上記のように置き換えることに，当該発明の属する技術の分野に
おける通常の知識を有する者（当業者）が，対象製品等の製造等の時点において
容易に想到することができたものであり，④対象製品等が，特許発明の特許出願
時における公知技術と同一又は当業者がこれから当該出願時に容易に推考できた
ものではなく，かつ，⑤対象製品等が特許発明の特許出願手続において特許請求
の範囲から意識的に除外されたものに当たるなどの特段の事情もないときは，同
対象製品等は，特許請求の範囲に記載された構成と均等なものとして，特許発明
の技術的範囲に属するものと解するのが相当である（最高裁判所平成６年（オ）
第１０８３号平成１０年２月２４日第三小法廷判決・民集５２巻１号１１３頁参
照）。
ところで，特許法が保護しようとする発明の実質的価値は，従来技術では達成
し得なかった技術的課題の解決を実現するための，従来技術に見られない特有の
技術的思想に基づく解決手段を，具体的な構成をもって社会に開示した点にある。
したがって，特許発明における本質的部分とは，当該特許発明の特許請求の範囲
の記載のうち，従来技術に見られない特有の技術的思想を構成する特徴的部分で
あると解すべきである。
そして，特許発明における本質的部分は，特許請求の範囲及び明細書の記載に
基づいて認定されるべきであるが，明細書に従来技術が解決できなかった課題と
して記載されているところが，優先権主張日の従来技術に照らして客観的に見て
不十分な場合には，明細書に記載されていない従来技術も参酌して認定されるべ
きである（当庁平成２７年（ネ）第１００１４号平成２８年３月２５日判決参照）。
(3)本件各発明の本質的部分
ア前記１(3)のとおり，本件明細書等に従来技術が解決できなかった課題として
記載されているところは，乙１発明の課題と重複するものであるところ，本件明細
書等には乙１発明の記載がなく，従来技術に照らして客観的に見て不十分であるか
ら，本件各発明の本質的部分は，特許請求の範囲及び本件明細書等の記載に加えて，
優先権主張日の従来技術たる乙１発明との比較から認定されるべきである。そして，
特許請求の範囲，本件明細書等の記載及び従来技術（乙１発明）によれば，前記１
(3)オのとおり，本件各発明は，一旦隠されたノードに容易にアクセスでき，再構成
の必要を減少させることによって，許容できるエミュレーション頻度でエミュレー
ションすることを容易にすること，再コンパイルを必要とせずに，所与のクロッ
ク・サイクルにおいて，選択した論理素子の部分集合（サブセット）を動的に再構
成して観察することを可能にすること，及びデバッグの高速化・効率化を図るこ
とを課題ないし目的とするものである。そして，本件各発明は，上記課題ないし
目的を解決する手段として，前記２(1)ウのとおり，エミュレーション・クロック
の１クロック・サイクル単位で，観察対象となる選択された論理素子の部分集合を
部分走査レジスタに再構成可能に接続する「再構成可能なネットワーク」と，選択
された論理素子の部分集合から出力されるエミュレーション・クロックの１クロッ
ク・サイクルにおける信号状態値を走査して捉え，そして出力する「部分走査レジ
スタ」という構成要件１Ｄ及び１Ｅに記載された特徴的な構成を採用したものであ
る。
そうすると，「選択された論理素子の部分集合によってエミュレートされた回路
素子の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイ
クルにおいて捉え，そして走査バスに出力する部分走査レジスタ」（構成要件１Ｄ）
及び「上記エミュレーション・クロックの１クロック・サイクルにおいて，上記部
分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する
…再構成可能なネットワーク」（構成要件１Ｅ）は，いずれも，本件各発明の課題
の解決を実現するために不可欠な構成である。
そして，前記３(1)イのとおり，「再構成可能なネットワーク」は，エミュレーショ
ン・クロックの１クロック・サイクル単位で，部分走査レジスタに接続する論理素
子の部分集合を，全ての論理素子から選択して切り替える構成であって，印加され
た走査クロックによって，エミュレーション・クロックの１クロック・サイクルよ
りも細分化された走査クロック単位で，選択された論理素子の部分集合をさらに小
さな部分集合ごとに選択して切り替える態様を含まないものに限定されることから，
前記２(1)ウのとおり，「選択された論理素子の部分集合によってエミュレートされ
た回路素子の複数の信号状態値の記録をエミュレーション・クロックの１クロッ
ク・サイクルにおいて捉え，そして走査バスに出力する部分走査レジスタ」である
ためには，「部分走査レジスタ」の具体的な構成として，選択された論理素子の部
分集合からの信号状態値を出力するための「再構成可能なネットワーク」の信号出
力線に結合するために，その信号入力線の数が，観察対象となる選択された論理素
子，すなわち捉えるべき選択された論理素子の部分集合の信号状態値の数以上にな
るように構成されたレジスタであることが必要とされ，これによって，「再構成可
能なネットワーク」の信号出力線と部分走査レジスタの信号入力線との結合が可能
となり，かつ，「再構成可能なネットワーク」から出力される，選択した論理素子
の部分集合からの信号状態値を，全て漏れなく部分走査レジスタによって捉えるこ
とが可能になるとの効果があるものである。これに対して，信号入力線の数が，捉
えるべき選択された論理素子の部分集合の信号状態値の数より少ないように構成さ
れたレジスタは，「再構成可能なネットワーク」の信号出力線と結合することがで
きず，選択した論理素子の部分集合からの信号状態値を全て漏れなく捉えることが
できないから，捉えるべき選択された論理素子の部分集合の信号状態値の数以上に
なるように構成されたレジスタの場合における上記の効果を奏することができない。
イ前記アによれば，本件各発明は，一旦隠されたノードに容易にアクセスでき，
再構成の必要を減少させることによって，許容できるエミュレーション頻度でエ
ミュレーションすることを容易にすること，再コンパイルを必要とせずに，所与の
クロック・サイクルにおいて，選択した論理素子の部分集合（サブセット）を動的
に再構成して観察することを可能にすること，及びデバッグの高速化・効率化を
図ることを課題ないし目的とし，これを解決する手段として，「再構成可能なネッ
トワーク」とあいまって，信号入力線の数が，捉えるべき選択された論理素子の部
分集合の信号状態値の数以上になるように構成された「部分走査レジスタ」を採用
することによって，「再構成可能なネットワーク」の信号出力線と部分走査レジス
タの信号入力線との結合が可能となり，かつ，「再構成可能なネットワーク」から
出力される，選択した論理素子の部分集合からの信号状態値を，全て漏れなく捉え，
そして出力することが可能になるとの作用効果を有するものであって，かかる「部
分走査レジスタ」の構成は，本件各発明の課題を解決するために不可欠の部分であっ
て，従来技術に見られない特有の技術的思想を構成する特徴的部分というべきで
ある。
ウ控訴人の主張について
控訴人は，「部分走査レジスタ」に関して本件各発明に特徴的なのは，レジスタ
をして，論理素子の全部ではなく，「部分」集合の信号状態値をエミュレーション・
クロックの１クロック・サイクル単位で選択的に捉えて出力させるように構成した
点，すなわち，「選択された論理素子の部分集合によってエミュレートされた回路
素子の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイ
クルにおいて捉え，そして走査バスに出力する」（構成要件１Ｄ）ように部分走査
レジスタを動作させる点が，本件各発明の特徴的部分である旨主張する。
しかし，選択された論理素子の部分集合によってエミュレートされた回路素子の
複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルに
おいて捉え，そして走査バスに出力すること，すなわち，所与のクロック・サイク
ルにおいて，選択した論理素子の部分集合（サブセット）を動的に再構成して観
察することを可能にすることは，本件各発明の解決手段であると同時に，課題な
いし目的であって，本件各発明は，かかる課題ないし目的を解決するために，そ
の具体的構成として，前記イのとおり，「再構成可能なネットワーク」とあいまっ
て，信号入力線の数が，捉えるべき選択された論理素子の部分集合の信号状態値の
数以上になるように構成された「部分走査レジスタ」を採用しているのであって，
この点は，本件各発明における本質的部分であるというべきである。
したがって，控訴人の上記主張は，採用することができない。
(4)フレキシブルプローブの実施態様ⅠないしⅢについて
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●
●●●●●●●●●●●●●●●●●●●●●●●●●●●●
５争点(3)（被告各製品は本件発明３，４及び６の技術的範囲に属するか）に
ついて
本件発明３，４及び６は，いずれも本件発明１及び５に所定の構成要件を付加し
たものであるが，被告各製品は，前記２ないし４のとおり，本件発明１及び５の構
成要件を充足せず，また，これらと均等なものでもないから，本件発明３，４及び
６の技術的範囲にも属しない。
６争点(5)（間接侵害の成否）について
控訴人は，本件発明５及び６に関し，被告各製品は，少なくとも本件発明５又は
６に係るエミュレーションシステムの「生産にのみ用いる物」に当たるから，被告
各製品を譲渡等する行為については特許法１０１条１号の間接侵害が成立する旨主
張する。
控訴人の主張は必ずしも判然とはしないが，本件発明５及び６はいずれも物であ
る「エミュレーションシステム」（構成要件５Ｉ，６Ｂ）に関する発明であるとこ
ろ，エミュレータ（エミュレーションに使用される集積回路であるＦＰＧＡを含む
物）である被告各製品は，エミュレーションシステムの生産にのみ用いられる物と
なる場合があるものとして，その譲渡等は間接侵害に当たる旨主張するものと善解
できる。
しかし，前記２ないし５のとおり，被告各製品は，本件各発明の「部分走査レジ
スタ」及び「再構成可能なネットワーク」を備えていないのであって，構成要件５
ＦないしＨを充足せず，構成要件１Ｄ（「部分走査レジスタ」につき）に関しての
均等侵害も成立しないことから，構成要件６Ｂを充足することもない。そうすると，
被告各製品につき本件発明５及び６の間接侵害が成立する余地はない。
したがって，控訴人の間接侵害の主張は，採用することができない。
７結論
以上のとおりであるから，その余の点について判断するまでもなく，控訴人の請
求はいずれも理由がなく，控訴人の請求を全部棄却した原判決は，結論において正
当である。
よって，主文のとおり判決する。
知的財産高等裁判所第４部
裁判長裁判官髙部眞規子
裁判官田中芳樹
裁判官柵木澄子
別紙１
図３－１
図３－２
図４
図８
図９
別紙２
【図１】
【図２】
【図８ａ】
【図８ｂ】
【図１１】
別紙３
図１
図２
図８

戻る