戻る

判決言渡平成１９年７月１０日
平成１８年（行ケ）第１０４８５号審決取消請求事件
口頭弁論終結日平成１９年６月２６日
判決
原告日本サムスン株式会社
訴訟代理人弁護士片山英二
同佐長功
同服部誠
同高橋雄一郎
同中村閑
訴訟代理人弁理士廣瀬隆行
同林佳輔
同望月尚子
同小野曜
被告松下電器産業株式会社
訴訟代理人弁護士森崎博之
同松山智恵
訴訟代理人弁理士稲葉良幸
同澤井光一
主文
１特許庁が無効２００５−８０１７２号事件について平成１８年９月
１５日にした審決を取り消す。
２訴訟費用は被告の負担とする。
事実及び理由
第１請求
主文と同旨
第２事案の概要
被告は，後記特許の特許権者であるが，原告において上記特許の請求項１
（訂正前）について無効審判請求をしたところ，特許庁が平成１７年１１月２
８日付けでこれを無効とする旨の審決（第１次審決）をしたことから，被告が
当庁に第１次審決の取消しを求める訴訟を提起した。
その後被告が，上記特許につき訂正審判請求をしたことから，当庁が平成１
８年４月１４日付けで特許法（以下「法」という）１８１条２項に基づく審。
決取消しの決定をしたので，特許庁において再び上記無効審判請求の当否につ
いて審理されることになった。そして特許庁は，平成１８年９月１５日付けで
第１次審決の結論とは逆に，無効審判請求不成立の審決（第２次審決）をした
ことから，原告がその取消しを求めたのが本件訴訟である。
第３当事者の主張
１請求の原因
(1)特許庁等における手続の経緯
ア被告は，優先権主張日を平成２年７月６日（日本国）として，平成３年
１月２８日，名称を「半導体記憶装置」とする発明について特許出願（特
願平３−８７１３号）をし，平成１０年３月１３日，特許庁から特許第２
７５８５０４号として設定登録を受けた（請求項１∼９。甲１０。以下
「本件特許」という。）
ところが原告から，本件特許の請求項１につき特許無効審判請求がなさ
れたので，特許庁はこれを無効２００５−８０１７２号事件として審理し
た上，平成１７年１１月２８日「特許第２７５８５０４号の請求項１に，
係る発明についての特許を無効とする」旨の審決（甲１１。第１次審。
決）をした。
イこれに対し被告から審決取消訴訟が提起され，当庁（平成１８年（行
ケ）第１０００５号）で審理したところ，被告から平成１８年４月４日付
けで本件特許につき訂正審判請求（訂正２００６−３９０４６号。請求項
を１ないし１１等とすることを内容とするもの。以下「本件訂正」という
ことがある。乙５）がされたことから，当庁は平成１８年４月１４日，法
１８１条２項により，上記審決を取り消す決定をした。
ウそこで，特許庁で，上記無効２００５−８０１７２号事件について再び
審理され，法１３４条の３第５項により上記訂正審判請求書が訂正請求書
，。とみなされたところ，特許庁は，平成１８年９月１５日「訂正を認める
本件審判の請求は，成り立たない」旨の審決をし，その謄本は平成１８。
年９月２７日原告に送達された。
(2)本件訂正前発明の内容
本件訂正前の特許請求の範囲は，請求項１∼９から成るが（以下この請求
項を「旧請求項」という，その内容は，次のとおりである（甲１０。。））
【請求項１】第１の方向に複数の第１の配線群を形成し，前記第１の方向
に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と
前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆
動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配
置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄
りの箇所から電源供給したことを特徴とする半導体記憶装置。
【請求項２】複数の感知増幅器駆動回路は，記憶素子領域のワード線の裏
打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と
交差する領域に配置している請求項１記載の半導体記憶装置。
【請求項３】複数の感知増幅器駆動回路は，感知増幅器の配置領域内に配
置している請求項１記載の半導体記憶装置。
【請求項４】複数の感知増幅器駆動回路は，記憶素子領域のワード線の電
位変化を速くする手段が配置された領域をビット線方向に延在させて感知増
幅器列と交差する領域に配置している請求項１記載の半導体記憶装置。
【請求項５】第１および第２の配線群は少なくとも接地線および電源線の
何れか一方であることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】第１および第２の配線群は記憶素子領域および感知増幅器上
に形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】第２の配線群は第１の配線群と絶縁状態で形成され，前記第
１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介
して電気的に接続したことを特徴とする請求項１または請求項６記載の半導
体記憶装置。
【請求項８】第１の配線群を感知増幅器列の方向と同一方向に形成し，複
数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給し
たことを特徴とする請求項１記載の半導体記憶装置。
【請求項９】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続
されていることを特徴とする請求項１または請求項８記載の半導体記憶装置。
(3)本件訂正の内容
本件訂正の内容は，以下のとおりである（下線は訂正部分。ただし，訂正
事項９以下においては下線省略。）
ア訂正事項１
特許請求の範囲の「請求項１】第１の方向に複数の第１の配線群を形【
成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成
し，前記第１の配線群と前記第２の配線群とを等電位のもの同士で電気的
に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅
器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記
第１および第２の配線群の最寄りの箇所から電源供給したことを特徴とす
る半導体記憶装置」を，。
「請求項１】第１の方向に電源線および接地線からなる複数の第１の配【
線群を形成し，前記第１の方向に交差する第２の方向に電源線および接地
線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形
成し，前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点
においてスルーホール部を介して電気的に接続し，複数の記憶素子群およ
び感知増幅器列が配置されてなるアレイの領域において電源線同士および
接地線同士それぞれメッシュ状に構成し，感知増幅器を駆動する複数の感
知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し，前
記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシ
ュ状に構成された電源線および接地線の最寄りの箇所から電源供給したこ
とを特徴とする半導体記憶装置」と訂正する。。
イ訂正事項２
特許請求の範囲の「請求項５】第１および第２の配線群は少なくとも【
接地線および電源線の何れか一方であることを特徴とする請求項１記載の
半導体記憶装置」を，。
「請求項５】第１の方向に複数の第１の配線群を形成し，前記第１の方【
向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線
群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅
器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞ
れ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配
線群の最寄りの箇所から電源供給し，第１および第２の配線群は少なくと
も接地線および電源線の何れか一方であることを特徴とする半導体記憶装
置」と訂正する。。
ウ訂正事項３
特許請求の範囲の「請求項６】第１および第２の配線群は記憶素子領【
域および感知増幅器上に形成されていることを特徴とする請求項１記載の
半導体記憶装置」を，。
「請求項６】第１の方向に複数の第１の配線群を形成し，前記第１の方【
向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線
群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅
器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞ
れ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配
線群の最寄りの箇所から電源供給し，第１および第２の配線群は記憶素子
領域および感知増幅器上に形成されていることを特徴とする半導体記憶装
置」と訂正する。。
エ訂正事項４
特許請求の範囲の「請求項７】第２の配線群は第１の配線群と絶縁状【
態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同
士でスルーホール部を介して電気的に接続したことを特徴とする請求項１
または請求項６記載の半導体記憶装置」の一部を，。
「請求項７】第２の配線群は第１の配線群と絶縁状態で形成され，前記【
第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部
を介して電気的に接続したことを特徴とする請求項６記載の半導体記憶装
置」と訂正する。。
オ訂正事項５
特許請求の範囲の「請求項７】第２の配線群は第１の配線群と絶縁状【
態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同
士でスルーホール部を介して電気的に接続したことを特徴とする請求項１
または請求項６記載の半導体記憶装置」の一部を，。
「請求項８】第１の方向に複数の第１の配線群を形成し，前記第１の方【
向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線
群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅
器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞ
れ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配
線群の最寄りの箇所から電源供給し，第２の配線群は第１の配線群と絶縁
状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの
同士でスルーホール部を介して電気的に接続したことを特徴とする半導体
記憶装置」と訂正する。。
カ訂正事項６
特許請求の範囲の「請求項８】第１の配線群を感知増幅器列の方向と【
同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄
りの箇所から電源供給したことを特徴とする請求項１記載の半導体記憶装
置」を，。
「請求項９】第１の方向に複数の第１の配線群を形成し，前記第１の方【
向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線
群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅
器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞ
れ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配
線群の最寄りの箇所から電源供給し，第１の配線群を感知増幅器列の方向
と同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最
寄りの箇所から電源供給したことを特徴とする半導体記憶装置」と訂正。
する。
キ訂正事項７
特許請求の範囲の「請求項９】複数の感知増幅器駆動回路が共通の感【
知増幅器駆動線に接続されていることを特徴とする請求項１または請求項
８記載の半導体記憶装置」の一部を，。
「請求項１０】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に【
接続されていることを特徴とする請求項９記載の半導体記憶装置」と訂。
正する。
ク訂正事項８
特許請求の範囲の「請求項９】複数の感知増幅器駆動回路が共通の感【
知増幅器駆動線に接続されていることを特徴とする請求項１または請求項
８記載の半導体記憶装置」の一部を，。
「請求項１１】第１の方向に複数の第１の配線群を形成し，前記第１の【
方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配
線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増
幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれ
ぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の
配線群の最寄りの箇所から電源供給し，複数の感知増幅器駆動回路が共通
の感知増幅器駆動線に接続されていることを特徴とする半導体記憶装
置」と訂正する。。
ケ訂正事項９
発明の詳細な説明・段落【００１３】の「課題を解決するための手【
段】請求項１記載の半導体記憶装置は，第１の方向に複数の第１の配線
群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群
を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で
電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感
知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路
に前記第１および第２の配線群の最寄りの箇所から電源供給したことを特
徴とする」を，。
「課題を解決するための手段】請求項１記載の半導体記憶装置は，第【
１の方向に電源線および接地線からなる複数の第１の配線群を形成し，前
記第１の方向に交差する第２の方向に電源線および接地線からなる複数の
第２の配線群を前記複数の第１の配線群と絶縁状態で形成し，前記第１の
配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホ
ール部を介して電気的に接続し，複数の記憶素子群および感知増幅器列が
配置されてなるアレイの領域において電源線同士および接地線同士それぞ
れメッシュ状に構成し，感知増幅器を駆動する複数の感知増幅器駆動回路
を前記各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅
器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された
電源線および接地線の最寄りの箇所から電源供給したことを特徴とす
る」と訂正する。。
コ訂正事項１０
発明の詳細な説明・段落【００１４】の「請求項２記載の半導体記憶装
置は，請求項１記載の半導体記憶装置において，複数の感知増幅器駆動回
路を，記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビッ
ト線方向に延在させて感知増幅器列と交差する領域に配置している。請求
項３記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，
複数の感知増幅器駆動回路を，感知増幅器の配置領域内に配置している。
請求項４記載の半導体記憶装置は，請求項１記載の半導体記憶装置におい
て，複数の感知増幅器駆動回路を，記憶素子領域のワード線の電位変化を
速くする手段が配置された領域をビット線方向に延在させて感知増幅器列
と交差する領域に配置している。請求項５記載の半導体記憶装置は，請求
項１記載の半導体記憶装置において，第１および第２の配線群が少なくと
も接地線および電源線の何れか一方であることを特徴とする。請求項６記
載の半導体記憶装置は，請求項１記載の半導体記憶装置において，第１お
よび第２の配線群が記憶素子領域および感知増幅器上に形成されているこ
とを特徴とする。請求項７記載の半導体記憶装置は，請求項１または請求
項６記載の半導体記憶装置において，第２の配線群が第１の配線群と絶縁
状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの
同士でスルーホール部を介して電気的に接続したことを特徴とする。請求
項８記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，
第１の配線群を感知増幅器列の方向と同一方向に形成し，複数の感知増幅
器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特
徴とする。請求項９記載の半導体記憶装置は，請求項１または請求項８記
載の半導体記憶装置において，複数の感知増幅器駆動回路が共通の感知増
幅器駆動線に接続されていることを特徴とする」を，。
「請求項２記載の半導体記憶装置は，請求項１記載の半導体記憶装置にお
いて，複数の感知増幅器駆動回路は，記憶素子領域のワード線の裏打ちを
するワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差
する領域に配置している。請求項３記載の半導体記憶装置は，請求項１記
載の半導体記憶装置において，複数の感知増幅器駆動回路は，感知増幅器
の配置領域内に配置している。請求項４記載の半導体記憶装置は，請求項
１記載の半導体記憶装置において，複数の感知増幅器駆動回路は，記憶素
子領域のワード線の電位変化を速くする手段が配置された領域をビット線
方向に延在させて感知増幅器列と交差する領域に配置している。請求項５
記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形成し，前
記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記
第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，
感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対し
てそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および
第２の配線群の最寄りの箇所から電源供給し，第１および第２の配線群は
少なくとも接地線および電源線の何れか一方であることを特徴とする。請
求項６記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形成
し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，
前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接
続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列
に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１
および第２の配線群の最寄りの箇所から電源供給し，第１および第２の配
線群は記憶素子領域および感知増幅器上に形成されていることを特徴とす
る。請求項７記載の半導体記憶装置は，請求項６記載の半導体装置におい
て，第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線
群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電
気的に接続したことを特徴とする。請求項８記載の半導体記憶装置は，第
１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２
の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配
線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数
の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前
記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇
所から電源供給し，第２の配線群は第１の配線群と絶縁状態で形成され，
前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホー
ル部を介して電気的に接続したことを特徴とする。請求項９記載の半導体
記憶装置は，第１の方向に複数の第１の配線群を形成し，前記第１の方向
に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群
と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器
を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ
分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線
群の最寄りの箇所から電源供給し，第１の配線群を感知増幅器列の方向と
同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄
りの箇所から電源供給したことを特徴とする。請求項１０記載の半導体記
憶装置は，請求項９記載の半導体記憶装置において，複数の感知増幅器駆
動回路が共通の感知増幅器駆動線に接続されていることを特徴とする。請
求項１１記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形
成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成
し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的
に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅
器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記
第１および第２の配線群の最寄りの箇所から電源供給し，複数の感知増幅
器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とす
る」と訂正する。。
(4)本件訂正後発明の内容
本件訂正後の特許請求の範囲は，上記(3)のとおり請求項１∼１１から成
るが（以下この請求項を「新請求項」という，その内容を整理すると，。）
次のとおりである（以下，このうち請求項１に係る発明を「訂正発明」とい
う。下線は訂正部分。乙５。）
【請求項１】第１の方向に電源線および接地線からなる複数の第１の配線
群を形成し，前記第１の方向に交差する第２の方向に電源線および接地線か
らなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し，
前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点において
スルーホール部を介して電気的に接続し，複数の記憶素子群および感知増幅
器列が配置されてなるアレイの領域において電源線同士および接地線同士そ
れぞれメッシュ状に構成し，感知増幅器を駆動する複数の感知増幅器駆動回
路を前記各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅
器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電
源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体
記憶装置。
【請求項２】複数の感知増幅器駆動回路は，記憶素子領域のワード線の裏
打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と
交差する領域に配置している請求項１記載の半導体記憶装置。
【請求項３】複数の感知増幅器駆動回路は，感知増幅器の配置領域内に配
置している請求項１記載の半導体記憶装置。
【請求項４】複数の感知増幅器駆動回路は，記憶素子領域のワード線の電
位変化を速くする手段が配置された領域をビット線方向に延在させて感知増
幅器列と交差する領域に配置している請求項１記載の半導体記憶装置。
【請求項５】第１の方向に複数の第１の配線群を形成し，前記第１の方向
に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と
前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆
動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配
置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄
りの箇所から電源供給し，第１および第２の配線群は少なくとも接地線およ
び電源線の何れか一方であることを特徴とする半導体記憶装置。
【請求項６】第１の方向に複数の第１の配線群を形成し，前記第１の方向
に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と
前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆
動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配
置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄
りの箇所から電源供給し，第１および第２の配線群は記憶素子領域および感
知増幅器上に形成されていることを特徴とする半導体記憶装置。
【請求項７】第２の配線群は第１の配線群と絶縁状態で形成され，前記第
１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介
して電気的に接続したことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】第１の方向に複数の第１の配線群を形成し，前記第１の方向
に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と
前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆
動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配
置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄
りの箇所から電源供給し，第２の配線群は第１の配線群と絶縁状態で形成さ
れ，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホ
ール部を介して電気的に接続したことを特徴とする半導体記憶装置。
【請求項９】第１の方向に複数の第１の配線群を形成し，前記第１の方向
に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と
前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆
動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配
置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄
りの箇所から電源供給し，第１の配線群を感知増幅器列の方向と同一方向に
形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から
電源供給したことを特徴とする半導体記憶装置。
【請求項１０】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接
続されていることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】第１の方向に複数の第１の配線群を形成し，前記第１の方
向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群
と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を
駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散
配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最
寄りの箇所から電源供給し，複数の感知増幅器駆動回路が共通の感知増幅器
駆動線に接続されていることを特徴とする半導体記憶装置。
(5)審決の内容
ア審決の内容は，別添審決写しのとおりである。
その要点は，本件訂正を認めた上，特許無効審判請求人たる原告主張の
下記無効理由１ないし３は，いずれも認めることはできないから，訂正
発明は無効とすべきものではない，としたものである。
記
(ア)無効理由１：訂正発明は特開平２−３１４６号公報（甲１。以下
「引用例」といい，これに記載された発明を「引用発
明」という）と同一であるから，法２９条１項３号。
に違反する。
(イ)無効理由２：訂正発明は上記引用例に基づいて当業者が容易に発
明をすることができたから，法２９条２項に違反する。
(ウ)無効理由３：訂正発明は特願平２−１２１３３４号の願書に添付
された明細書及び図面（甲２。以下「先願明細書」と
いい，これに記載された発明を「先願発明」とい
う）と同一であるから，法２９条の２に違反する。。
イなお審決は，引用発明の内容，同発明と訂正発明との一致点及び相違点
を，次のとおり認定した。
＜引用発明の内容＞
第１の方向に配置された３組の共通接続配線（６∼６と７∼７，６１３１３
∼６と７∼７，６∼６と７∼７）であって，メモリセルアレイの４６４６７９７９
外部に配置された２組の共通接続配線（６∼６と７∼７，６∼６と１３１３４６
７∼７）及びメモリセルアレイの内部に配置された１組の共通接続配線４６
（６∼６と７∼７）と，７９７９
前記第１の方向に交差する第２の方向に配置された４組のｐチャネル側
及びｎチャネル側センスアンプ駆動用電源線φ，φであって，４つＳＡＰＳＡＮ
のセンスアンプ部（４，４，４，４）の各々の内部に１組ずつ配置さ１２３４
ＳＡＰＳれたｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φ，φ
とを有し，ＡＮ
前記３組の共通接続配線（６∼６と７∼７，６∼６と７∼７，１３１３４６４６
６∼６と７∼７）のうちの３本の共通接続配線（６∼６，６∼６，７９７９１３４６
６∼６）と前記４組のセンスアンプ駆動用電源線φ，φのうちの７９ＳＡＰＳＡＮ
４本のｐチャネル側センスアンプ駆動用電源線φとが電気的に接続さＳＡＰ
れ，前記３組の共通接続配線（６∼６と７∼７，６∼６と７∼７，１３１３４６４６
６∼６と７∼７）のうちの残りの３本の共通接続配線（７∼７，７７９７９１３
４６７９ＳＡＰＳＡＮ∼７，７∼７）と前記４組のセンスアンプ駆動用電源線φ，φ
のうちの４本のｎチャネル側センスアンプ駆動用電源線φとが電気的ＳＡＮ
に接続されており，
さらに，
センスアンプの活性時に前記ｐチャネル側センスアンプ駆動用電源線φ
ＳＡＰＣＣＳＡＮを電源電圧Ｖに，前記ｎチャネル側センスアンプ駆動用電源線φ
を接地電圧Ｖに，それぞれ短絡するセンスアンプ駆動用電源クロックのＳＳ
発生およびイコライズ回路と，
各々の前記センスアンプ部を構成する複数のビット線センスアンプと前
記ｐチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けらＳＡＰ
れたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲート
と，前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆
動用電源線φとの間にそれぞれ設けられたｎチャネルＭＯＳトランジＳＡＮ
スタからなる複数のトランスファーゲートとを備えたことを特徴とする半
導体記憶装置。
＜一致点＞
「第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する
第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２
の配線群とを等電位のもの同士で電気的に接続し，複数の回路を各感知増
幅器列に対してそれぞれ配置し，前記複数の回路に前記第１および第２の
配線群から電源供給したことを特徴とする半導体記憶装置」である点。
＜相違点１＞
訂正発明においては「第１の方向に電源線および接地線からなる複数，
の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線
および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶
縁状態で形成し」ているのに対して，
引用発明においては「第１の方向に配置された３組の共通接続配線，
（６∼６と７∼７，６∼６と７∼７，６∼６と７∼７）であ１３１３４６４６７９７９
って，メモリセルアレイの外部に配置された２組の共通接続配線（６∼１
６と７∼７，６∼６と７∼７）及びメモリセルアレイの内部に配３１３４６４６
置された１組の共通接続配線（６∼６と７∼７）と「前記第１の７９７９」，
方向に交差する第２の方向に配置された４組のｐチャネル側及びｎチャネ
ル側センスアンプ駆動用電源線φ，φであって，４つのセンスアンＳＡＰＳＡＮ
プ部（４，４，４，４）の各々の内部に１組ずつ配置されたｐチャネ１２３４
ル側及びｎチャネル側センスアンプ駆動用電源線φ，φとを有」しＳＡＰＳＡＮ
ている点。
＜相違点２＞
訂正発明においては「前記第１の配線群と前記第２の配線群とを等電，
位のもの同士で交点においてスルーホール部を介して電気的に接続し」て
いるのに対して，
，，引用発明においては「前記３組の共通接続配線（６∼６と７∼７１３１３
６∼６と７∼７，６∼６と７∼７）のうちの３本の共通接続配線４６４６７９７９
（６∼６，６∼６，６∼６）と前記４組のセンスアンプ駆動用電源１３４６７９
線φ，φのうちの４本のｐチャネル側センスアンプ駆動用電源線φＳＡＰＳＡＮ
とが電気的に接続され，前記３組の共通接続配線（６∼６と７∼７ＳＡＰ１３１
，６∼６と７∼７，６∼６と７∼７）のうちの残りの３本の共３４６４６７９７９
通接続配線（７∼７，７∼７，７∼７）と前記４組のセンスアンプ１３４６７９
駆動用電源線φ，φのうちの４本のｎチャネル側センスアンプ駆動ＳＡＰＳＡＮ
用電源線φとが電気的に接続され」ている点。ＳＡＮ
＜相違点３−１＞
訂正発明においては「複数の記憶素子群および感知増幅器列が配置さ，
れてなるアレイの領域において電源線同士および接地線同士それぞれメッ
シュ状に構成し」との構成を備えているのに対して，引用発明は，前記構
成を備えていない点。
＜相違点３−２＞
訂正発明においては「感知増幅器を駆動する「感知増幅器駆動回，」
路」を有しているのに対して，引用発明においては「センスアンプ駆動，
用電源クロックの発生およびイコライズ回路」と「ｐチャネルＭＯＳト，
ランジスタからなる複数のトランスファーゲート」及び「ｎチャネルＭＯ
Ｓトランジスタからなる複数のトランスファーゲート」とを有している点。
＜相違点３−３＞
訂正発明においては「複数の感知増幅器駆動回路を前記各感知増幅器，
列に対してそれぞれ分散配置し」ているのに対して，引用発明においては，
「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前
記ｐチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けらＳＡＰ
れたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲート
と，前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆
動用電源線φとの間にそれぞれ設けられたｎチャネルＭＯＳトランジＳＡＮ
スタからなる複数のトランスファーゲートとを備えた」点。
＜相違点４＞
訂正発明においては「前記複数の感知増幅器駆動回路に前記第１およ，
び第２の配線群によりメッシュ状に構成された電源線および接地線の最寄
りの箇所から電源供給した」のに対して，
引用発明においては「各々の前記センスアンプ部を構成する複数のビ，
ＳＡＰット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φ
との間にそれぞれ設けられたｐチャネルＭＯＳトランジスタからなる複数
のトランスファーゲートと，前記複数のビット線センスアンプと前記ｎチ
ャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたｎＳＡＮ
チャネルＭＯＳトランジスタからなる複数のトランスファーゲートとを備
えた」点。
ウまた審決は，先願発明の内容，同発明と訂正発明との一致点及び相違点
を，次のとおり認定した。
＜先願発明の内容＞
第１の方向であって（ｉ＋１）個のメモリブロックの外部に，データ，
線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧
端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組，前記
（ｉ＋１）個のメモリブロックの内部に，データ線充電電圧端子（ＶＤ
Ｌ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続
されるセンスアンプ用電源線との組を１組，それぞれ配置し，
前記第１の方向と交差する第２の方向であって，前記（ｉ＋１）個のメ
モリブロックの外部に，データ線充電電圧端子（ＶＤＬ）に接続されるセ
ンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ
用電源線との組を２組，前記（ｉ＋１）個の各々のメモリブロックの内部
に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線
と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１
組ずつ，それぞれ配置し，
前記第１の方向に配置された３組のセンスアンプ用電源線の組と，前
記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との，
データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士
を電気的に接続し，また，接地電圧端子（ＶＳＳ）に接続されるセンスア
ンプ用電源線同士を電気的に接続し，
複数のセンスアンプのそれぞれに対応して，センスアンプ駆動用トラン
ジスタＭＰ４，ＭＮ４を配置し，
前記センスアンプ駆動用トランジスタＭＰ４に，該センスアンプ駆動用
トランジスタＭＰ４に近接して配置されたデータ線充電電圧端子（ＶＤ
Ｌ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し，
前記センスアンプ駆動用トランジスタＭＮ４に，該センスアンプ駆動用ト
ランジスタＭＮ４に近接して配置された接地電圧端子（ＶＳＳ）に接続さ
れるセンスアンプ用電源線の最寄りの箇所から電源供給したことを特徴と
するＤＲＡＭ。
＜一致点＞
「第１の方向に電源線及び接地線からなる複数の第１の配線群を形成し，
前記第１の方向に交差する第２の方向に電源線及び接地線からなる複数の
第２の配線群を形成し，前記第１の配線群と前記第２の配線群とを等電位
のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆
動回路を各感知増幅器列に対してそれぞれ配置し，前記複数の感知増幅器
駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給した
ことを特徴とする半導体記憶装置」である点。
＜相違点１＞
訂正発明においては「第１の方向に電源線および接地線からなる複数，
の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線
および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶
縁状態で形成し」ているのに対して，
先願発明においては「第１の方向であって（ｉ＋１）個のメモリブ，，
ロックの外部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスア
ンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源
線との組を２組，前記（ｉ＋１）個のメモリブロックの内部に，データ線
充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端
子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組，それぞれ
配置し「前記第１の方向と交差する第２の方向であって，前記（ｉ＋」，
１）個のメモリブロックの外部に，データ線充電電圧端子（ＶＤＬ）に接
続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセ
ンスアンプ用電源線との組を２組，前記（ｉ＋１）個の各々のメモリブロ
ックの内部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアン
プ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線
との組を１組ずつ，それぞれ配置し」ている点。
＜相違点２＞
訂正発明においては「前記第１の配線群と前記第２の配線群とを等電，
位のもの同士で交点においてスルーホール部を介して電気的に接続し」て
いるのに対して，
先願発明においては「前記第１の方向に配置された３組のセンスアン，
プ用電源線の組と，前記第２の方向に配置された（ｉ＋３）組のセンスア
ンプ用電源線の組との，データ線充電電圧端子（ＶＤＬ）に接続されるセ
ンスアンプ用電源線同士を電気的に接続し，また，接地電圧端子（ＶＳ
Ｓ）に接続されるセンスアンプ用電源線同士を電気的に接続し」ている点。
＜相違点３＞
訂正発明においては「複数の記憶素子群および感知増幅器列が配置さ，
れてなるアレイの領域において電源線同士および接地線同士それぞれメッ
シュ状に構成し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感
知増幅器列に対してそれぞれ分散配置し」ているのに対して，
先願発明においては「複数のセンスアンプのそれぞれに対応して，セ，
ンスアンプ駆動用トランジスタＭＰ４，ＭＮ４を配置し」ている点。
＜相違点４＞
訂正発明においては「前記複数の感知増幅器駆動回路に前記第１およ，
び第２の配線群によりメッシュ状に構成された電源線および接地線の最寄
りの箇所から電源供給した」のに対して，
，，先願発明においては「前記センスアンプ駆動用トランジスタＭＰ４に
該センスアンプ駆動用トランジスタＭＰ４に近接して配置されたデータ線
充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線の最寄りの箇
所から電源供給し，前記センスアンプ駆動用トランジスタＭＮ４に，該セ
ンスアンプ駆動用トランジスタＭＮ４に近接して配置された接地電圧端子
（ＶＳＳ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供
給した」点。
(6)審決の取消事由
しかしながら，審決は，本件訂正の適否の判断を誤り（取消事由１，訂）
正発明の認定を誤り（取消事由２，引用発明の認定を誤り（取消事由３，））
引用発明との相違点１∼４の判断を誤り（取消事由４∼９，先願発明の認）
定を誤り（取消事由１０，先願発明との相違点３，４の判断を誤った（取）
消事由１１，１２）から，違法として取り消されるべきである。
ア取消事由１（本件訂正を認めた判断の誤り）
(ア)本件訂正後の特許請求の範囲には，請求項が１１個含まれているが，
審決は，請求項１についてのみ特許要件を判断し，請求項２以降の１０
個の請求項については独立特許要件の判断を脱漏し，しかも本件訂正後
の請求項５∼１１は，引用発明及び先願発明等との関係から明らかに独
立特許要件を満たさないにもかかわらず，誤って訂正を認めたものであ
る。すなわち，複数の請求項を有する特許について，訂正請求とみなさ
れた訂正審判が請求された場合であって，特許無効審判の請求対象とな
っていない請求項についても特許請求の範囲の減縮を目的とする訂正が
なされたときは，特許無効審判の請求の対象となる請求項を除く全ての
請求項についても独立特許要件が判断されなければならないところ，本
件特許も上記の場合に当たるものである。
(イ)まず，訂正事項４及び７は，多数項引用形式請求項の引用請求項を
減少するものである。すなわち，訂正事項４は，訂正前の請求項１また
は請求項６を引用する請求項７から「請求項６」のみを引用する請求項
に訂正するものであるところ，これは，訂正前の請求項１を引用してい
た部分を削除するものであって，明確にその範囲が狭まるものであるか
ら，特許請求の範囲の減縮に該当する。このことは，訂正事項７につい
ても同様である。
また，訂正事項５及び８は，２項引用している１の請求項を独立請(ウ)
求項に変更するものである。すなわち，訂正事項５は，訂正前の「請求
項１または請求項６」を引用する請求項７から「請求項１」を引用する
請求項を独立請求項に訂正するとともに，請求項の項番を新たな「請求
項８」とするものであるが，この訂正は，２項を引用していた請求項を
１項のみ引用する請求項に限定しており，その範囲を狭めたものである
から，特許請求の範囲の減縮に該当する。このことは，訂正事項８につ
いても同様である。
(エ)上記(イ)，(ウ)が特許請求の範囲の減縮でないとすると，択一的記
載を複数の請求項に分け，後にその一つを放棄することにより，独立特
許要件を判断せずに特許請求の範囲の減縮ができてしまうことになり，
極めて不当である。
イ取消事由２（発明の要旨の認定の誤り）
(ア)審決は，訂正発明（新請求項１）の「…複数の記憶素子群および感
知増幅器列が配置されてなるアレイの領域において電源線同士および接
地線同士それぞれメッシュ状に構成」することとは，複数の記憶素子群
および感知増幅器列が配置されてなるアレイの領域において電源線およ
び接地線が緻密に組まれている状態を意味すると述べるが，誤りである。
すなわち「メッシュ状」という表現のみからはその目の細かさは表さ，
れておらず，これが直ちに，緻密に組まれているメッシュと解釈される
ものでもない。つまり「メッシュ状」とは，網の目状，すなわち，縦，
方向及び横方向にそれぞれ複数組ずつ配置されている状態を意味すると
いうのが，自然な文言解釈である。
(イ)広辞苑第五版（乙３）の「メッシュ」の項目には，メッシュの目が
粗いか細かいかの限定はなく「メッシュ」の一つの意味として「網の，
目」を挙げているに過ぎず，さらに「網の目」については「網に編ん，
だものの糸・針金に囲まれたすきま。緻密に組まれているものにたとえ
る」と記載されている。すなわち，広辞苑では，ものの譬えとして「網
の目」という言葉を使う場合に「緻密に組まれている」ものを意味する
と述べているものであって「メッシュ」そのものに関して「緻密に組，
まれた網の目」を意味するとしたものではなく，単に「メッシュ」と言
えば「網に編んだものの糸・針金に囲まれたすきま」を意味するものと
記載しているものである。なお，松村明編「大辞林第三版」株式会社三
省堂（甲１４）からは「メッシュ」は縦線と横線を組み合わせたもの，
を意味し，その粗密は問わず，松村明監修「大辞泉第一版」株式会社小
学館（甲１５）からも「メッシュ」は複数の線を組み合わせたものを，
意味し，その粗密は問わないものである。
(ウ)また，審決は，本件訂正明細書（乙５）の段落【００３７】∼【０
０３９】の記載から「メッシュ状」を緻密に組まれている状態と限定，
解釈しているが，請求項１は「メッシュ状」と記載しているに過ぎず，
段落【００３７】から【００３９】に記載のような作用効果を奏するも
のだけが，訂正発明における「メッシュ状」の意味であるとする根拠に
なりうる記載は存在しない。このように，粗密につき何ら限定のない
「メッシュ状」という特許請求の範囲の記載を解釈するに際して，特許
請求の範囲の技術的意義が（粗いメッシュ」も「緻密なメッシュ」も「
含む点で）一義的に明確に理解できるにもかかわらず，特段の事情なく，
実施例の記載を参酌して「緻密に組まれているメッシュ」と限定解釈す
ることは許されない。
ウ取消事由３（引用発明の認定の誤り）
審決は，引用発明は「…メモリセルアレイの内部に配置された１組の共
通接続配線（６∼６と７∼７）…」を開示していると述べている。７９７９
しかし，引用例（甲１）には「…セルアレイの内部を通す共通接続配線，
６∼６および７∼７は，ワード線のスナップ部を通す（３頁右下７９７９。」
欄１３行∼１５行）との記載があり，このワード線のスナップ部とは，
「…セルアレイ中で最低１箇所以上互いに接続されている…」部分である
から（３頁右下欄７行∼８行，引用発明には「１組」ではなく「多数）
組」の共通接続配線が開示されているといえる。
エ取消事由４（引用発明との相違点１の判断の誤り）
(ア)審決は，引用発明のｎチャネル側電源線φとｐチャネル側電源ＳＡＮ
線φを接地線または電源線と呼ばない旨述べるが，誤りである。ＳＡＰ
すなわち，文言上も「ｎチャネル側電源線φ「ｐチャネル側ＳＡＮ」，
電源線φ」にはそれぞれ「電源線」という語が用いられており，電ＳＡＰ
源であることが明らかになっている。また電源線の一般論からしても，
非動作時に電源電圧が変化するような半導体装置は多数存在するのであ
って，引用発明のように，センスアンプ駆動回路に対して「センスアン
プ活性時」に電源電圧や接地電圧を供給するための配線であって「セン
スアンプ活性化」の前から電源電圧，接地電圧となっている配線であれ
ば，これを電源線，接地線と呼んで差し支えないものである。
(イ)被告は，センスアンプ活性時のみに，各々，電源電圧Ｖ及び接ＣＣ
地電圧Ｖになる配線を電源線及び接地線とは呼ばないと主張する。ＳＳ
しかし，仮に引用発明のｎチャネル側電源線φとｐチャネル側電源ＳＡＮ
線φは，それぞれ「接地線」と「電源線」とは形式的・表現的に異ＳＡＰ
なるとしても，引用発明のｎチャネル側電源線φとｐチャネル側電ＳＡＮ
源線φは，非動作時（センスアンプ非活性時）にＶ／２の電圧ＳＡＰＣＣ
にイコライズされるに過ぎず，これは，訂正発明の作用効果を奏する上
で全く無関係であるから，センスアンプ動作時に電源線や接地線として
機能する引用発明のｐチャネル側電源線φとｎチャネル側電源線φＳＡＰ
は，それぞれ，実質的に「電源線」や「接地線」であるといえる。ＳＡＮ
オ取消事由５（引用発明との相違点２の判断の誤り）
相違点１が相違点でないか，容易に発明できたものである以上，相違点
２も相違点ではないか，容易に発明できたものである。
カ取消事由６（引用発明との相違点３−１の判断の誤り）
審決は，引用発明との相違点３−１を判断する前提として，そもそも
「メッシュ状」を緻密に組まれているという意味に誤って限定解釈してい
る上，仮に「メッシュ状」を「緻密に組まれている」と解釈できたとして
も，引用発明には，上記ウで述べたとおり「多数組」の共通接続配線が，
開示されているといえるから，これは緻密に組まれていると十分評価でき
る。また仮にそう評価できないとしても「多数組」と「緻密」と評価さ，
れる程の組数とは，境界の明確でない概念であり，結局のところ程度問題
であるから，既に複数組の電源線の組が開示されている以上，これを増や
すこと自体には何ら困難性はない。
キ取消事由７（引用発明との相違点３−２の判断の誤り）
相違点１が相違点でないか，容易に発明できたものである以上，相違点
３−２も相違点ではないか，容易に発明できたものである。
ク取消事由８（引用発明との相違点３−３の判断の誤り）
相違点１及び相違点３−１が相違点でないか，容易に発明できたもので
ある以上，相違点３−３も相違点ではないか，容易に発明できたものであ
る。
ケ取消事由９（引用発明との相違点４の判断の誤り）
相違点１及び相違点３−１が相違点でないか，容易に発明できたもので
ある以上，相違点４も相違点ではないか，容易に発明できたものである。
コ取消事由１０（先願発明の認定の誤り）
審決は，先願発明を「…メモリブロックの内部に，データ線充電電圧端
子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳ
Ｓ）に接続されるセンスアンプ用電源線との組を１組，…配置し」と認，
定する。しかし，先願明細書（甲２）には「…選択信号線によって同時，
に活性化されるセンスアンプ群を複数のブロックに分割し，該センスアン
プ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設け
ることにより…各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少
する…（４頁９行∼１６行）との記載があるから，メモリブロックの内」
部に，図面上は１組しか電源線対の開示がないとしても「多数組」の電，
源線対が実質的に開示されているといえる。さらに，メモリセルアレイが
サブアレイに分割され，サブアレイとサブアレイの間にデコーダやセンス
アンプ等が含まれている場合であっても，全体としてメモリセルアレイが
アレイ状に配置されていれば，その領域はメモリセルアレイといえるから，
先願明細書の第３図に記載された全ての領域がアレイの領域であるという
こともできる。
サ取消事由１１（先願発明との相違点３の判断の誤り）
審決は，先願発明との相違点３を判断する前提として，そもそも「メッ
シュ状」を緻密に組まれているという意味に誤って限定解釈している上，
仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても，先
願発明は，上記コで述べたとおり，メモリブロックの内部に「多数組」の
電源線対が実質的に開示されているといえるから，これは緻密に組まれて
いると十分評価できる。また仮にそう評価できないとしても「多数組」，
と「緻密」と評価される程の組数とは，境界の明確でない概念であり，結
局のところ程度問題であるから，既に複数組の電源線の組が開示されてい
る以上，先願発明との相違点３は実質的なものではない。
シ取消事由１２（先願発明との相違点４の判断の誤り）
上記相違点３が相違点でないか，実質的なものではない以上，相違点４
も相違点ではないか，実質的なものではない。
２請求原因に対する認否
請求原因(1)∼(5)の各事実は認めるが，同(6)は争う。
３被告の反論
審決の認定判断は正当であり，原告主張の取消事由はいずれも理由がない。
(1)取消事由１に対し
本件訂正を認めた審決の判断に誤りはない。そもそも，本件無効審判請求
の対象となっていない請求項（本件訂正後の請求項２∼１１）については，
特許請求の範囲の減縮を目的とする訂正がなされていない。訂正事項４，５，
７及び８について見ても，２項引用している１の請求項を２個の請求項に変
更したに過ぎず，その内容に何ら変更はない。原告は，本件訂正後の請求項
４，７が従属請求項であり，本件訂正後の請求項５，８が独立請求項である
という形式的な違いに着目し，無理に誤った事例に本件訂正を当てはめた上
で誤った主張をしている。
(2)取消事由２に対し
審決の認定に誤りはない。すなわち「メッシュ」とは「網の目」を意味，
し（広辞苑第五版・乙３，また「網の目」とは「緻密に組まれているも），
のにたとえる」のであるから（同・乙３「電源線同士および接地線同士），
それぞれメッシュ状に構成」とは，電源線同士および接地線同士が網の目状
に構成されている，すなわち，緻密に組まれている状態を意味していること
は明らかである。
原告は，広辞苑第五版（乙３）の「網に編んだものの糸・針金に囲まれた
すきま」との記載を取り上げ，当該「…すきま」が，本件訂正後の請求項１
における「メッシュ」の意味である旨主張するが，本件訂正後の請求項１の
「…電源線同士および接地線同士それぞれメッシュ状に構成…」及び「…第
１および第２の配線群によりメッシュ状に構成された電源線および接地線
…」との記載から，配線の状態を指して「メッシュ状」としていることは明
らかである。
(3)取消事由３に対し
審決の認定に誤りはない。すなわち，引用例（甲１）には，多数組の共通
接続配線がメモリセルアレイの内部を通っていることは一切記載されておら
ず，スナップ部に共通接続配線を通すからといって，スナップ部の数だけ共
通接続配線の数が存在するわけではないことは明らかである。原告の指摘は，
引用例（甲１）の第２図に示される，メモリセルアレイの内部に通る１組の
共通接続配線６∼６および７∼７がスナップ部を通っていることをい７９７９
うものに過ぎない。
(4)取消事由４に対し
審決の判断に誤りはない。すなわち，電源線及び接地線とは，通常の状態
において，各々，電源電位及び接地電位を維持しているものをいうことは当
業者にとって常識であり，引用発明におけるｐチャネル側電源線φ及びＳＡＰ
ｎチャネル側電源線φのように，センスアンプ活性時のみに，各々，電ＳＡＮ
源電圧Ｖ及び接地電圧Ｖになる配線を電源線及び接地線とは呼ばないＣＣＳＳ
ことは明らかである。
(5)取消事由５に対し
取消事由４に関する原告の主張は失当であるので，取消事由５に関する原
告の主張も失当である。
(6)取消事由６に対し
審決の判断に誤りはない。すなわち，上記(2)，(3)に照らし，審決の訂正
発明，引用発明の認定に誤りはないし，しかも，引用発明のｐチャネル側電
源線φ及びｎチャネル側電源線φに接続された共通接続配線は，ビＳＡＰＳＡＮ
ット線にノイズを与える懸念のあるものであり，かかる共通接続配線をメッ
シュ状となるまでアレイ上に設けようなどとは，当業者であれば考えるはず
もないから，訂正発明に対して動機付けになり得るようなものではない。さ
らに引用発明では，そもそも第１の方向に配線は３組しかないのであるから，
これでは，感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存し
なくなり電源配線の幅を狭く設定することができるなどの訂正発明の作用効
果は何ら生じない。
(7)取消事由７に対し
取消事由４に関する原告の主張は失当であるので，取消事由７に関する原
告の主張も失当である。
(8)取消事由８に対し
取消事由４及び６に関する原告の主張は失当であるので，取消事由８に関
する主張も失当である。
(9)取消事由９に対し
取消事由４及び６に関する原告の主張は失当であるので，取消事由９に関
する原告の主張も失当である。
(10)取消事由１０に対し
審決の認定に誤りはない。すなわち，先願明細書（甲２の1∼3）には，多
数組のセンスアンプ用電源線がメモリブロックの内部を通っていることは一
切記載されておらず，その第１図（ａ）に記載されているのは，センスアン
プ駆動信号入力端子ＶＮi及びＶＰiから延びている配線を通る選択信号によ
って同時に活性化されるセンスアンプ群をｎ個のメモリブロックＭＡｉ（ｉ
＝０∼ｎ−１）に分けるということである。そして，真ん中を縦に延びてい
るセンスアンプ用電源線は「…メモリブロック（ＭＡ０∼ＭＡｉ）間で接，
続し共用したものであ…」り（先願明細書〔甲２の２〕の５頁１４∼１５
），行，縦に１組の電源線が延びていることを前提としているものであるから
メモリブロックをｎ個に分けたからといって，センスアンプ用電源線の数が
増えるわけではないことは明らかである。また，原告のアレイの領域に関す
る主張も，先願明細書の第３図の「周辺回路「メインアンプ「パッド」，」，
群」及び「ＳＨＲ・ＰＣ」を含む領域をメモリセルアレイと呼ばないことが
自然であることなどに照らし，失当である。
(11)取消事由１１に対し
審決の判断に誤りはない。すなわち，上記(10)で述べたとおり，先願明細
書（甲２）には，多数組のセンスアンプ用電源線がメモリブロックの内部を
通っていることは一切記載されておらず，そもそも１組しか開示されていな
いのであるから，複数組の開示を前提とする原告の主張は失当である。
(12)取消事由１２に対し
取消事由１１に関する原告の主張は失当であるので，取消事由１２に関す
る原告の主張も失当である。
第４当裁判所の判断
１請求原因(1)（特許庁等における手続の経緯，(2)（本件訂正前発明の内）
容，(3)（本件訂正の内容，(4)（本件訂正後発明の内容，(5)（審決の内）））
容）の各事実は，いずれも当事者間に争いがない。
２取消事由１（本件訂正の適否の判断の誤り）について
(1)原告は，本件訂正後の特許請求の範囲には（新）請求項が１１個含ま，
れるが，審決は（新）請求項１のみの特許要件を判断し（新）請求項２，，
以降の１０個の請求項については独立特許要件の判断を脱漏し，しかも本件
訂正後の（新）請求項５∼１１は，引用発明及び先願発明との関係から明ら
かに独立特許要件を満たさないにもかかわらず，誤って訂正を認めたもので
ある，すなわち，複数の請求項を有する特許について，訂正請求とみなされ
た訂正審判が請求されている場合であって，特許無効審判の請求対象となっ
ていない請求項についても特許請求の範囲の減縮を目的とする訂正がなされ
たときは，特許無効審判の請求の対象となる請求項を除く全ての請求項につ
いても独立特許要件が判断されなければならないのに，これを誤って判断を
脱漏して，本件訂正を認めたものであり，とりわけ請求項４及び７，請求項
５及び８はこれに該当する旨主張するので，検討する。
(2)アところで，平成３年１月２８日に出願された本件特許の訂正に適用さ
れる平成６年法律第１１６号による改正前の特許法１２６条によれば，
１項：特許権者は，第１２３条第１項の審判が特許庁に係属している場合
を除き，願書に添付した明細書又は図面の訂正をすることについて審
判を請求することができる。ただし，その訂正は，願書に添付した明
細書又は図面に記載した事項の範囲内においてしなければならず，か
つ，次に掲げる事項を目的とするものに限る。
１特許請求の範囲の減縮
２誤記の訂正
３明りょうでない記載の釈明
２項：前項の明細書又は図面の訂正は，実質上特許請求の範囲を拡張し，
又は変更するものであってはならない。
３項：第１項ただし書第１号の場合は，訂正後における特許請求の範囲に
記載されている事項により構成される発明が特許出願の際独立して特
許を受けることができるものでなければならない。
とされていることから，本件訂正に係る（新）請求項５ないし１１（訂正
事項２∼８）が「特許請求の範囲の減縮」に該当すれば上記独立特許要件
（上記１２６条１項３項）が訂正の可否の審査要件となるが「誤記の訂
正」又は「明りょうでない記載の釈明」であれば独立特許要件が訂正の可
否の審査要件となることはないことになる。
イ一方，本件訂正請求の内容は，添付の第２次審決によれば，
①旧請求項１を新請求項１に変更すること（訂正事項１，）
②旧請求項５を新請求項５に変更すること（訂正事項２，）
③旧請求項６を新請求項６に変更すること（訂正事項３，）
④旧請求項７の一部を新請求項７に変更すること（訂正事項４，）
⑤旧請求項７の一部を新請求項８に変更すること（訂正事項５，）
⑥旧請求項８を新請求項９に変更すること（訂正事項６，）
），⑦旧請求項９の一部を新請求項１０に変更すること（訂正事項７
），⑧旧請求項９の一部を新請求項１１に変更すること（訂正事項８
⑨本件特許明細書（甲１０）の段落【００１３【００１４】を】，
上記①ないし⑧に合わせて変更すること（訂正事項９，１０，）
であるところ，第２次審決は，いずれも願書に添付した明細書又は図面に
記載した事項の範囲内においてなされ，実質上特許請求の範囲を拡張し，
又は変更するものではないとした上，
ａ訂正事項１についての訂正（新請求項１）は，特許請求の範囲の減
縮を目的とするものである，
ｂ訂正事項２，３（新請求項５，６）は，訂正前の旧請求項１を引用
する請求項から独立請求項に訂正するものであって，明りょうでない
記載の釈明を目的とするものに該当する（したがって，独立特許要件
の審査は不要，）
ｃ訂正事項４は，訂正前の旧請求項１又は旧請求項６を引用する旧請
求項７から旧請求項６のみを引用する請求項に訂正するものであって，
明りょうでない記載の釈明を目的とするものに該当する（したがって
独立特許要件の審査は不要，）
ｄ訂正事項５は，訂正前の旧請求項１又は旧請求項６を引用する旧請
求項７から，旧請求項１を引用する請求項を独立請求項に変更すると
ともに，請求項の項番を新請求項８とするものであって，明りょうで
ない記載の釈明を目的とするものに該当する（したがって，独立特許
要件の審査は不要，）
ｅ訂正事項６は，旧請求項１を引用する旧請求項８から独立請求項に
変更するとともに，新請求項８の項番を「８」から「９」とするもの
であって，明りょうでない記載の釈明を目的とするものに該当する
（したがって，独立特許要件の審査は不要，）
ｆ訂正事項７は，旧請求項１又は旧請求項８を引用する旧請求項９か
ら，旧請求項８のみを引用する新請求項１０に変更するものであって，
明りょうでない記載の釈明を目的とするものに該当する（したがって，
独立特許要件の審査は不要，）
ｇ訂正事項８は，旧請求項１又は旧請求項８を引用する旧請求項９か
ら，旧請求項１を引用する請求項を独立請求項に変更するとともに，
請求項の項番を新請求項１１とするものであって，明りょうでない記
載の釈明を目的とするものに該当する（したがって，独立特許要件の
審査は不要，）
ｈ訂正事項９，１０は，旧請求項から新請求項への内容を整合させる
ためのものであって，明りょうでない記載の釈明を目的とするものに
該当する，
としたものである。
ウそこで，以上を前提にして，新請求項５以下（訂正事項２ないし１０）
について検討を加える。
(ア)訂正事項２，３
この事項は，前記認定のとおり，旧請求項５，６に対して，訂正前の
旧請求項１を引用する請求項から独立請求項の形式に変更するものであ
って，その内容に何ら変更がないから，明りょうでない記載の釈明を目
的とするものに該当し，特許請求の範囲の減縮を内容とするものとはい
えない。
(イ)訂正事項４
この訂正は，前記認定のとおり，旧請求項７を新請求項７とするもの
であって，訂正前の旧請求項１または旧請求項６を引用する請求項の形
式から旧請求項６のみを引用する請求項の形式に変更するものであるか
ら，内容が実質的に減少しており，特許請求の範囲の減縮に該当すると
いうほかない。
被告は，旧請求項７と新請求項７，８とを対比すれば，その技術的内
容に変更がないのであるから，特許請求の範囲の減縮に該当しないと主
張する。しかし，平成６年法律第１１６号による改正前の法３６条５項
の規定等から明らかなように，特許請求の範囲は，特許を受けようとす
る発明の構成に欠くことのできない事項のみを記載した項である請求項
に区分して記載しなければならず，同発明の有効性（新規性，進歩性
等）についてもかかる各請求項毎に独立して判断され，放棄も各請求項
毎にできるものであることに照らせば，減縮の有無も各請求項毎に判断
されるべきものであるから，被告の上記主張は失当である。
(ウ)訂正事項５
この訂正は，前記認定のとおり，訂正前の旧請求項１又は旧請求項６
を引用する旧請求項７から旧請求項１を引用する請求項を独立請求項に
変更するとともに，請求項の項番を新たな新請求項８とするものであっ
て，上記(イ)に照らし，特許請求の範囲の減縮に該当する。
(エ)訂正事項６
この訂正は，旧請求項８に対して，旧請求項１を引用する旧請求項８
から独立請求項に変更するとともに，新請求項の項番を「８」から
「９」とするものであって，その内容に何ら変更がないものであるから，
明りょうでない記載の釈明を目的とするものに該当し，特許請求の範囲
の減縮を内容とするものとはいえない。
(オ)訂正事項７
この訂正は，訂正前の旧請求項１又は旧請求項８を引用する請求項の
形式から，旧請求項８のみを引用する新請求項１０に変更するものであ
って，上記(イ)に照らし，特許請求の範囲の減縮に該当する。
(カ)訂正事項８
この訂正は，訂正前の旧請求項１又は旧請求項８を引用する請求項か
ら旧請求項１を引用する請求項の形式を独立請求項の形式に変更すると
ともに，請求項の項番を新たな新請求項１１とするものであって，上記
(イ)に照らし，特許請求の範囲の減縮に該当する。
(キ)訂正事項９
この訂正は，訂正事項１により訂正された新請求項１の内容に整合さ
せるために，発明の詳細な説明の段落【００１３】の記載を新明細書
（乙５）の段落【００１３】のとおり変更するものであって，明りょう
でない記載の釈明を目的とするものに該当し，また，願書に添付した明
細書又は図面に記載された事項の範囲内においてなされたものであって，
実質上特許請求の範囲を拡張し，又は変更するものではない。
(ク)訂正事項１０
この訂正は，訂正事項２ないし８により訂正された新たな請求項５な
いし１１の内容に整合させるために，発明の詳細な説明の段落【００１
４】の記載を新明細書（乙５）の段落【００１４】のとおり変更するも
のであって，明りょうでない記載の釈明を目的とするものに該当し，ま
た，願書に添付した明細書又は図面に記載された事項の範囲内において
なされたものであって，実質上特許請求の範囲を拡張し，又は変更する
ものではない。
ウ上記イの検討によると，本件訂正の訂正事項４，５，７及び８について
は「特許請求の範囲の減縮」に該当するところ，審決は，前記のとおり
「明りょうでない記載の釈明」に当たるとして，独立特許要件の判断をし
ないで本件訂正を認容したものであるから，違法というほかない。
エもっとも，訂正に係る新請求項５ないし１１について独立特許要件が具
備されていると判断されるのであれば，上記判断の遺脱は審決の結論に影
響を及ぼさないと解する余地がある。しかし，新請求項５ないし１１が引
用するのが新請求項１（訂正発明）であれば後記のとおり独立特許要件を
具備していると解されるものの，前記のとおり新請求項５ないし１１が引
用しているのは実質的には旧請求項１であって，同請求項は，第１次審決
（甲１１）が指摘するように，特許要件を欠くと解されるから，結局，上
記判断の遺脱は審決の結論に影響を及ぼすというべきである。
原告の取消事由１の主張は理由がある。
なお，本件訴訟の審理の経緯にかんがみ，訂正発明の特許要件の有無に
関する取消事由２ないし１２について，念のため判断する。
３取消事由２（訂正発明の要旨の認定の誤り）について
(1)ア訂正発明の特許請求の範囲（請求項１）は，前記第３，１(4)に記載し
たとおりであるところ，同特許請求の範囲においては「メッシュ状」に，
関し，
(ア)「…複数の記憶素子群および感知増幅器列が配置されてなるアレ
イの領域において電源線同士および接地線同士それぞれメッシュ状に
構成し，…」
(イ)「第１の方向に電源線および接地線からなる複数の第１の配線群
を形成し，前記第１の方向に交差する第２の方向に電源線および接地
線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態
で形成し，…前記複数の感知増幅器駆動回路に前記第１および第２の
配線群によりメッシュ状に構成された電源線および接地線の最寄りの
箇所から電源供給した…」
と記載されているが，上記(ア)からは「メッシュ状」とは，複数の記憶，
素子群および感知増幅器列が配置されてなるアレイの領域において，電源
線同士で構成されたものの形態，及び，接地線同士で構成されたものの形
態，を示す用語であると認められ，また，上記(イ)からは「メッシュ，
状」とは，電源線および接地線からなる複数の第１の配線群及び第２の配
線群により構成された形態を示す用語と認められる。
，，イ広辞苑第五版（乙３）によれば「メッシュ」とは「網の目」を意味し
かかる「網の目」とは「緻密に組まれているものにたとえる」ものである。
そして，訂正発明が「メッシュ」そのものではなく「メッシュ状」とい，
う文言を使用し，形状（状態）を表していることに照らせば「メッシュ，
状」との文言は，網の目状に「緻密に組まれているものにたとえる」と，
いう意味を有すると認められる。
ウ以上のア，イに，訂正発明の特許請求の範囲（請求項１）の記載から，
複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域にお
いて，該複数の各感知増幅器列に対してそれぞれ分散配置された複数の感
知増幅器駆動回路に，第１および第２の配線群によりメッシュ状に構成さ
れた電源線および接地線の最寄りの箇所から電源供給した構成が把握でき
ることを併せ考慮すれば，当業者（その発明の属する技術の分野における
通常の知識を有する者）は「メッシュ状」とは，網の目状に，緻密に組，
まれているものと理解するというべきである。
。(2)以上のことは，訂正明細書（甲１０，乙５）の記載からも裏付けられる
アすなわち，訂正明細書の発明の詳細な説明には，以下の(ア)∼(カ)の記
載がある。
(ア)産業上の利用分野
この発明は，半導体記憶装置，主としてダイナミックランダムアクセ
スメモリ（以下，ＤＲＡＭと略す）に関連したものである（段落【０。
００１）】
(イ)従来の技術
ａ図６(a)は従来のＤＲＡＭの要部構成図を示すものである。同図にお
いて，１は情報を蓄える記憶素子（メモリセル，２，２′は記憶素子）
１から読み出した信号電荷を転送するビット線，３は特定の記憶素子１
を選択するワード線，４は特定のワード線３を駆動するローデコーダ回
路，６はビット線２，２′を通して送られてきた微小信号を増幅する感
知増幅器（センスアンプ，５は指定された感知増幅器６を選択するた）
めのコラムデコーダ回路，７は感知増幅器６のＮチャネル側を引き抜き
駆動するＮチャネル側感知増幅器駆動線，８は感知増幅器６のＰチャネ
ル側を引き上げ駆動するＰチャネル側感知増幅器駆動線，９はＮチャネ
ル側感知増幅器駆動線７を駆動するＮチャネル型感知増幅器駆動用ＭＯ
Ｓトランジスタ，１０はＰチャネル側感知増幅器駆動線８を駆動するＰ
チャネル型感知増幅器駆動用ＭＯＳトランジスタである。１１は接地線，
１２は電源線，ＶSSは接地線電位，ＶDDは電源線電位である。１３およ
び１４は感知増幅器６からデータを出力するためのデータ線である。１
６は主増幅器である（段落【０００２）。】
ｂつぎに…従来のＤＲＡＭの動作を説明する。ローデコーダ回路４によ
って１本のワード線３が選択される。これによって，このワード線３に
接続された記憶素子１のデータが例えばビット線２に出力される。この
結果，ビット線２と２′間に微小な電位差が発生し，これを感知増幅器
６が増幅する。この増幅されたデータは，図７中のデータ出力用トラン
ジスタ１５Ａ，１５Ｂを介してデータ線１３，１４を通り，さらに主増
幅器１６によって増幅されチップ外に出力される（段落【０００。
４）】
ｃ図８において，実線Ａ1およびＡ2はビット線２，２′の電位波形で
あり，Ｎチャネル側感知増幅器駆動線７およびＰチャネル側感知増幅器
駆動線８の配線抵抗が無視できる場合を示している。ところが実際の場
合，それらの配線抵抗は無視できず，Ｎチャネル型感知増幅器駆動用Ｍ
ＯＳトランジスタ９およびＰチャネル型感知増幅器駆動用ＭＯＳトラン
ジスタ１０から遠い位置にある対となっているビット線２，２′の場合，
一点鎖線Ｂ1およびＢ2で示すような電位波形となる。なぜなら，例え
ばＮチャネル側感知増幅器駆動線７は，感知増幅器６を介して群を構成
する多数本のビット線２，２′の電位を引き抜き，その結果ビット線２，
２′の電位を下げているが，このＮチャネル側感知増幅器駆動線７が全
てのビット線２，２′に共通であるため，Ｎチャネル型感知増幅器駆動
用ＭＯＳトランジスタ９から遠い地点ほどＮチャネル側感知増幅器駆動
線７の実際の電位降下は遅く，その結果感知増幅が遅れるわけである。
（段落【０００６）】
(ウ)発明が解決しようとする課題
ａ前記のような従来例の構成では，感知増幅器のＮチャネル側電源線Ｖ
SNおよびＰチャネル側電源線ＶSPの配線抵抗のため，感知増幅器の場所
によっては大きな感知増幅遅延が発生し，半導体記憶装置全体のアクセ
スタイムが長くなるという問題があった。また，この感知増幅遅延時間
は，高集積化のために感知増幅器のＮチャネル側電源線ＶSNおよびＰチ
ャネル側電源線ＶSPの線幅を細くすると急増し，半導体記憶装置の高集
積化の障害となっていた（段落【００１１）。】
ｂ従って，この発明の目的は，感知増幅器へ給電する電源配線の配線抵
抗に起因する感知増幅遅延時間を短くしてアクセスタイムを短くすると
ともに，高集積化を可能とする半導体記憶装置を提供することである。
（段落【００１２）】
(エ)作用
ａ請求項１記載の構成によれば，第１の配線群と第２の配線群とをそれ
らの交点で等電位のもの同士で相互に接続することにより，第１および
第２の配線群をメッシュ状に構成する。また，感知増幅器を駆動する複
数の感知増幅器駆動回路を各感知増幅器列について分散配置するととも
に，メッシュ状となって配線抵抗が小さくなった第１および第２の配線
群の最寄りの箇所から感知増幅器駆動回路に電源供給する。これによっ
て，感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウ
トが可能となり，このレイアウトにより，感知増幅器の感知増幅遅延時
間を短くすることが可能となり，全体としてアクセスタイムを短くする
ことができる（段落【００１５）。】
ｂまた，感知増幅器駆動回路に給電する電源配線（第１および第２の配
線群）をメッシュ状に構成すると，感知増幅器駆動回路の電源配線の幅
に感知増幅遅延時間が依存しなくなり，上記電源配線の幅を狭く設定す
ることができる。従って，電源配線をアレイ上に設けることができ，高
集積化が可能となる。さらに，感知増幅器駆動回路の電源配線をメッシ
ュ状にすると，感知増幅器の電源配線と周辺回路の電源配線とを分離す
ることができる。この結果，クロストークを抑えることができる（段。
落【００１６）】
ｃまた，感知増幅器駆動回路の電源配線をメッシュ状にすると，電源配
線の各々を細くしても全体として必要な電源容量を得ることができ，各
配線を細くしても電源容量的にまったく問題はない。請求項２記載の構
成によれば，感知増幅器駆動回路を記憶素子領域のワード線の裏打ちを
するワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交
差する領域に配置しているため，トータルチップサイズに対するセルア
レイ（記憶素子領域）の比率を高めることができる（段落【００１。
７）】
(オ)実施例
ａこの半導体記憶装置の特徴は，記憶素子群の配置領域１０２上，感知
増幅器列の配置領域１０１およびワード線裏打ち領域４４を含めて電源
配線（電源線１２および接地線１１）をメッシュ状に形成するとともに，
感知増幅器を駆動する感知増幅器駆動回路を分散配置し，メッシュ状の
電源配線の最寄りの箇所から感知増幅器駆動回路に給電し，感知増幅器
駆動回路と感知増幅器との配線距離を短くするレイアウトを採用した点
であり，その点から従来のＤＲＡＭにはなかった種々の効果が生じるの
である（第１の実施例・段落【００２１）。】
ｂ以上の構成によれば…まず，感知増幅器駆動線７，８の配線抵抗に起
因する感知増幅器遅延を最小限にすることができる。なぜなら，データ
出力用の感知増幅器駆動回路５７を感知増幅器駆動線７，８上に分散的
に配置することができ，この結果感知増幅器６から感知増幅器駆動回路
５７までの感知増幅器駆動線７，８の平均距離を従来の場合の８分の１
から３２分の１にすることが可能であり，その分，配線抵抗を低減させ，
感知増幅遅延を最小にすることができる。このことは，記憶素子領域上，
感知増幅器６上およびワード線裏打ち領域４４を含めてメッシュ状に電
源線１２および接地線１１の配線を形成したことによって初めて可能と
なったものである。すなわち，メッシュ状の電源線１２および接地線１
１から分散配置した複数の感知増幅器駆動回路５７に給電する構成であ
るので，複数の感知増幅器駆動回路５７に対して動作に十分な電流を供
給することが可能となったのである（段落【００２９）。】
(カ)発明の効果
ａ請求項１記載の半導体記憶装置によれば，第１の配線群と第２の配線
群とをそれらの交点で等電位のもの同士で相互に接続することにより，
第１および第２の配線群をメッシュ状に構成し，かつ感知増幅器を駆動
する複数の感知増幅器駆動回路を各感知増幅器列について分散配置する
とともに，メッシュ状となって配線抵抗が小さくなった第１および第２
の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給するので，
感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが
可能となり，このレイアウトにより，感知増幅器の感知増幅遅延時間を
短くすることが可能となり，全体としてアクセスタイムを短くすること
ができる（段落【００３７）。】
ｂまた，感知増幅器駆動回路に給電する電源配線（第１および第２の配
線群）をメッシュ状に構成すると，感知増幅器駆動回路の電源配線の幅
に感知増幅遅延時間が依存しなくなり，上記電源配線の幅を狭く設定す
ることができ，従って電源配線をアレイ上に設けることができ，高集積
化が可能となる。さらに，感知増幅器駆動回路の電源配線をメッシュ状
にすると，感知増幅器の電源配線と周辺回路の電源配線とを分離するこ
とができるので，クロストークを抑えることができる（段落【００３。
８）】
ｃまた，感知増幅器駆動回路の電源配線をメッシュ状にすると，電源配
線の各々を細くしても全体として必要な電源容量を得ることができ，各
配線を細くしても電源容量的にまったく問題はない。請求項２記載の半
導体記憶装置によれば，感知増幅器駆動回路を記憶素子領域のワード線
の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増
幅器列と交差する領域に配置しているため，トータルチップサイズに対
するセルアレイ（記憶素子領域）の比率を高めることができる（段落。
【００３９）】
イ以上のア(ア)∼(カ)の記載によれば，訂正発明は，感知増幅器駆動線の
配線抵抗に起因する感知増幅遅延時間の発生という課題を解決するため，
電源線同士および接地線同士をそれぞれ「メッシュ状」に構成し「メッ，
シュ状」となって配線抵抗が小さくなった第１および第２の配線群の最寄
りの箇所から感知増幅器駆動回路に電源供給する構成を採用したことによ
り，感知増幅遅延の最小化を図ったものと認められるから「メッシュ，
状」との文言も，感知増幅器駆動線の配線抵抗を小さくして感知増幅遅延
時間を短くすることを可能とする程度に密に組まれているものと理解する
ことができる。
(3)以上の(1)，(2)によれば，訂正発明の「電源線同士および接地線同士そ
れぞれメッシュ状に構成」とは，電源線同士および接地線同士が，網の目状
に，緻密に組まれている状態を意味していると解するのが相当であるから，
原告主張の取消事由２は理由がない。
(4)原告の主張に対する補足的説明
ア原告は，訂正発明の「メッシュ状」という表現のみからはその目の細か
さは表されておらず，これが直ちに，緻密に組まれているメッシュと解釈
されるものでもない「メッシュ状」とは，網の目状，すなわち，縦方向，
及び横方向にそれぞれ複数組ずつ配置されている状態を意味するというの
が自然な文言解釈であると主張する。
しかし，上記(1)∼(3)で説示したとおり，訂正発明の「メッシュ状」と
の文言は，当業者であれば，その特許請求の範囲の文言の通常の意味とし
て，電源線同士および接地線同士が，網の目状に，緻密に組まれている状
態を意味していると解することができるものであって，かかる解釈は，本
件訂正明細書（甲１０，乙５）の記載にも裏付けられるものである。
以上によれば，原告の上記主張は採用することができない。
イまた原告は，広辞苑第五版（乙３）の「メッシュ」の項目には，メッシ
ュの目が粗いか細かいかの限定はなく「メッシュ」の一つの意味として，
「網の目」を挙げているに過ぎず，さらに「網の目」については「網に編
んだものの糸・針金に囲まれたすきま」を意味するものと記載している旨
主張する。
，しかし，上記(1)イに説示したとおり，広辞苑第五版（乙３）によれば
「メッシュ」とは「網の目」を意味し，かかる「網の目」とは「緻密に組
まれているものにたとえる」ものと認められるところ，訂正発明が「メ，
ッシュ」そのものではなく「メッシュ状」という文言を使用し，形状（状
態）を表していることに照らせば「メッシュ状」との文言は，網の目状，
に「緻密に組まれているものにたとえる」という意味を有すると認められ
る。そして，これに上記アで説示したとおり，訂正発明の「メッシュ状」
との文言は，当業者であれば，その特許請求の範囲の文言の通常の意味と
して，電源線同士および接地線同士が，網の目状に，緻密に組まれている
状態を意味していると解することができるものであって，かかる解釈は，
本件訂正明細書（甲１０，乙５）の記載にも裏付けられるものであること
も併せ考慮すれば，これを「網に編んだものの糸・針金に囲まれたすき
ま」を意味するものとみることはできない。
以上によれば，原告の上記主張を採用することはできない。
ウまた原告は，粗密につき何ら限定のない「メッシュ状」という特許請求
の範囲の記載を解釈するに際して，特許請求の範囲の技術的意義が一義的
に明確に理解できるにもかかわらず，特段の事情なく，実施例の記載を参
酌して「緻密に組まれているメッシュ」と限定解釈することは許されない
旨主張する。
しかし，上記(1)∼(3)で説示したとおり，訂正発明の「メッシュ状」と
の文言は，当業者であれば，その特許請求の範囲の文言の通常の意味とし
て，電源線同士および接地線同士が，網の目状に，緻密に組まれている状
態を意味していると解することができるものであるから，訂正発明の「メ
ッシュ状」との文言が粗密につき何ら限定のないものであるとの原告の主
張の前提が既に失当と言わなければならない。
４取消事由３（引用発明の認定の誤り）について
(1)引用例（甲１）には，以下の記載がある。
ア「第２図は，半導体基板上に第１図で示したDRAM要部構成を複数個配置
した構成を示す。複数個のメモリセルアレイ３（３，３，…）とセン１２
スアンプ４（４，４，…）が図のように配置されている。ここでは，１２
ロウアドレスストローブ信号（ＲＡＳ）が活性の時に同時に選択されるメ
モリセルアレイがチップ全体の半分である，二分の一パーシャルアクティ
ブ方式の場合について説明する。ＲＡＳが活性の時に同時に選択されるワ
ード線は，偶数番目のセルアレイ，あるいは奇数番目のセルアレイだけに
含まれ，偶数番目のセルアレイのワード線と奇数番目のセルアレイのワー
ド線が同時に選択されることはない。各センスアンプ部にはセンスアンプ
部によって異ったビット線センスアンプ選択クロックφ（φ，ＳＳＰＳＳＰ１
φ…，φ（φ，φ…）が配設されている。各センＳＳＰ２ＳＳＮＳＳＮ１ＳＳＮ２）
スアンプ部に配設されたセンスアンプ駆動用電源線φ，φは活性ＳＡＰＳＡＮ
化されるセンスアンプ部と非活性のセンスアンプ部で最小限一箇所以上お
互いに接続されている。この実施例では，セルアレイの外部で共通接続配
１６１６７線６∼６および７∼７により，セルアレイ内部で共通接続配線６
∼６および７∼７により，共通接続されている（３頁右上欄１９９７９。」
行∼右下欄２行）
イ「一般にワード線は，その配線遅延を小さくするためにポリシリコンに
代表される第１の配線材料と，それよりも抵抗率の小さい，アルミニウム
に代表される第２の配線材料からなる２重構造を取り，第１の配線材料と
第２の配線材料とは，セルアレイ中で最低１箇所以上互いに接続されてい
る。この接続部分をワード線のスナップ部と呼ぶ。このワード線のスナッ
プ部では，ビット線の間隔が他に比べて大きくなっているため，この部分
に配線を通すとビット線に与えるノイズの影響を小さくすることができる。
７９７９従って，セルアレイの内部を通す共通接続配線６∼６および７∼７
は，ワード線のスナップ部を通す（同頁右下欄２行∼１５行）。」
(2)上記(1)ア，イによれば，上記「ワード線スナップ部」と呼ばれる「セル
アレイ中で最低１箇所以上互いに接続されている」部分は，ワード線を構成
する「ポリシリコンに代表される第１の配線材料」と「それよりも抵抗率，
の小さい，アルミニウムに代表される第２の配線材料」とがセルアレイ中で
接続されている部分であり，その第１及び第２の配線材料とが１箇所以上接
続されていることを示しているに止まり，このことが，直ちに共通接続配線
が多数組存在することを示すものとはいえない。これは，上記(1)イの「…
このワード線のスナップ部では，ビット線の間隔が他に比べて大きくなって
いるため，この部分に配線を通すとビット線に与えるノイズの影響を小さく
することができる。従って，セルアレイの内部を通す共通接続配線６∼６７
および７∼７は，ワード線のスナップ部を通す」との記載からも裏付９７９。
けられる。なぜなら，同記載によれば，配線によるビット線へのノイズの影
響を小さくするために「６∼６および７∼７」で示される１組の，７９７９
「共通接続配線」を「ワード線のスナップ部」に通すことが理解できるか，
らである。
(3)原告は，引用例（甲１）には「…セルアレイの内部を通す共通接続配，
線６∼６および７∼７は，ワード線のスナップ部を通す（３頁右下７９７９。」
欄１３行∼１５行）との記載があり，このワード線のスナップ部とは「…，
セルアレイ中で最低１箇所以上互いに接続されている…」部分であるから
（３頁右下欄７行∼８行，引用発明には「１組」ではなく「多数組」の共）
通接続配線が開示されているといえると主張するが，上記(2)の説示に照ら
し，採用することができない。
以上によれば，原告の取消事由３の主張は理由がない。
５取消事由４（引用発明との相違点１の判断の誤り）について
(1)引用例（甲１）には，以下のア，イの記載があり，以下のウの図面があ
る。
ア「…各ビット線対ＢＬ，ＢＬにはメモリセル１から読み出された情報を
増幅するためのビット線センスアンプ２が設けられている。このビット線
センスアンプ２は，第４図に示すように二個のｐチャネルＭＯＳトランジ
スタＱＱと二個のｎチャネルＭＯＳトランジスタＱＱから２１，２２２３，２４
構成されたＣＭＯＳフリップフロップからなる周知のものであるが，従来
とは異なって，ｐチャネル側の駆動用電源線φと二個のｐチャネルＭＳＡＰ
ＯＳトランジスタＱＱのソースとの間に，ｐチャネルＭＯＳトラ２１，２２
ンジスタＱからなるトランスファーゲートを設ける。同様にｎチャネ２５
ＳＡＮ２３，ル側の駆動用電源線φと二個のｎチャネルＭＯＳトランジスタＱ
Ｑのソースとの間にｎチャネルＭＯＳトランジスタＱからなるトラ２４２６
ンスファーゲートを設ける。選択されたセルを含むセルアレイに接続され
たビット線センスアンプの選択的な活性化は，これらのトランスファーゲ
ートＱＱのゲートに入力されたビット線センスアンプ選択クロッ２５，２６
クφ，φにより行なわれる。…（３頁左上欄１２行∼右上欄１ＳＳＰＳＳＮ」
２行）
イ「第２図において，５（５，５，…）はセンスアンプ駆動用電源ク１２
ロックの発生およびイコライズ回路である。このセンスアンプ駆動用電源
クロックの発生およびイコライズ回路は第５図に示すように，センスアン
プ活性時にｐチャネル側電源線φを電源電圧Ｖｃｃに，ｎチャネル側ＳＡＰ
電源線φを接地電圧Ｖｓｓにそれぞれ短絡するＰチャネルＭＯＳトラＳＡＮ
ンジスタＱ，ＮチャンネルＭＯＳトランジスタＱと，イコライズ用５１５２
ＥＱＬＳＡＰＳクロックφをゲート入力信号とし，ＲＡＳが非活性時にφとφ
をイコライズするＮチャネルＭＯＳトランジスタＱ，および，ＲＡＡＮ５５
Ｓが非活性時にφ，φの電位をビット線のプリチャージの電位とＳＡＰＳＡＮ
等しいＶにプリチャージするため，ＶとφおよびＶとφＥＱＬＥＱＬＳＡＰＥＱＬ
を短絡するＮチャネルＭＯＳトランジスタＱ，Ｑにより構成さＳＡＮ５３５４
れる。センスアンプ駆動用電源線φ，φは複数個のセンスアンプＳＡＰＳＡＮ
部にわたって共通であるから，電源クロックおよびイコライズ回路５は各
センスアンプ部ごとに配置しなくても良いが，ＲＡＳの活性時にＶｃｃと
φ，Ｖｓｓとφの電位ができるだけ等しくなるように，各センスＳＡＰＳＡＮ
アンプ部ごとに配置することが望ましい（３頁右下欄下５行∼４頁左。」
上欄下２行）
ウ第４図：ビット線センスアンプの構成を示す図
第５図：ビット線センスアンプ駆動用電源クロックの発生回路およびイ
コライズ回路の構成を示す図
＜第４図＞＜第５図＞
(2)上記(1)ア∼ウによれば，引用発明のセンスアンプ（第４図）は，そのセ
ンスアンプ活性時に，ＰチャネルＭＯＳトランジスタＱ及びＮチャンネ５１
ルＭＯＳトランジスタＱを介して，電源電圧Ｖｃｃとなるｐチャネル側５２
駆動用電源線φ及び接地電圧Ｖｓｓとなるｎチャネル側駆動用電源線φＳＡＰ
に接続されるものであるから，ｐチャネル側駆動用電源線φ及びｎＳＡＮＳＡＰ
チャネル側駆動用電源線φは，センスアンプ（第４図）に電源を供給しＳＡＮ
これを駆動する配線であるとは言えるが，センスアンプを駆動する回路（第
５図）に電源を供給する電源線，接地線に相当するものということはできな
い。そして，引用例（甲１）において，センスアンプを駆動する回路（第５
図）に電源を供給するものについては，僅かに第５図において，左上部に位
置しＰチャネルＭＯＳトランジスタＱを介して電源電圧Ｖｃｃにつなが５１
る電源線，及び，右上部に位置しＮチャンネルＭＯＳトランジスタＱを５２
介して接地電圧Ｖｓｓにつながる接地線であることを示唆する配線が記載さ
れているが，二つの配線が略平行に記載されているのみで交差もしておらず，
各配線群が具体的にどのような方向にどのような状態で形成されているかは
不明であり，これ以外には，センスアンプを駆動する回路に電源を供給する
配線についての記載自体がそもそも見当たらない。
以上によれば，引用発明との相違点１に係る構成である電源線および接地
線からなる配線群の形成の状態につき，引用発明においては，各配線群が具
体的にどのような方向にどのような状態で形成されているかがそもそも明ら
かでないのであるから，相違点１は実質的な相違点であるというべきである
し，かかる引用発明に基づいて，当業者が，上記相違点１についての訂正発
明の構成を容易に想到できたものということもできない。
以上によれば，原告主張の取消事由４は理由がない。
(3)原告の主張に対する補足的説明
ア原告は，引用発明のｎチャネル側電源線φとｐチャネル側電源線φＳＡＮ
はそれぞれ訂正発明の「接地線」と「電源線」に相当することを前提ＳＡＰ
に，審決の相違点１の判断は誤りであるとの主張をするが，かかる原告の
主張は，上記(2)の説示に照らし失当である。
イ原告は，引用発明のｎチャネル側電源線φとｐチャネル側電源線φＳＡＮ
が「接地線」と「電源線」とは形式的・表現的に異なるとしても，ＳＡＰ，
引用発明のｎチャネル側電源線φとｐチャネル側電源線φは，非ＳＡＮＳＡＰ
動作時（センスアンプ非活性時）にＶ／２の電圧にイコライズされるＣＣ
に過ぎず，これは，訂正発明の作用効果を奏する上で，全く無関係であっ
て，センスアンプ動作時に電源線や接地線として機能する引用発明のｐチ
ャネル側電源線φとｎチャネル側電源線φは，それぞれ，実質的ＳＡＰＳＡＮ
に「電源線」や「接地線」である旨主張する。
しかし，センスアンプの非活性時の状態や動作時の状態いかんにかかわ
らず，上記(2)で説示したとおり，ｐチャネル側駆動用電源線φ及びＳＡＰ
ｎチャネル側駆動用電源線φは，センスアンプ（第４図）に電源を供ＳＡＮ
給しこれを駆動する配線であるとは言えるが，センスアンプを駆動する回
路（第５図）に電源を供給する電源線，接地線に相当するものということ
はできないのであるから，原告の上記主張は失当である。
６取消事由５（引用発明との相違点２の判断の誤り）について
原告の取消事由５に係る主張は，その内容自体から，取消事由４を前提とす
るものであることが明らかであるが，上記５に説示したとおり，取消事由４は
理由がないのであるから，その余について判断するまでもなく，取消事由５の
主張も理由がない。
７取消事由６（引用発明との相違点３−１の判断の誤り）について
原告は，審決は，引用発明との相違点３−１を判断する前提として，そもそ
も「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している
上，仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても，引
用発明には「多数組」の共通接続配線が開示されているといえるから，これは
緻密に組まれていると十分評価できる，また仮にそう評価できないとしても，
「多数組」と「緻密」と評価される程の組数とは，境界の明確でない概念であ
り，結局のところ程度問題であるから，既に複数組の電源線の組が開示されて
いる以上，これを増やすこと自体には何ら困難性はないと主張する。
しかし，前記３，４で説示したとおり，審決の訂正発明に係る「メッシュ
状」の文言解釈や引用発明に開示された共通接続配線の組数についての認定に
誤りはない。また，上記５に説示したとおり，訂正発明の相違点３−１に係る
構成である電源線同士および接地線同士の配線態様につき，引用発明において
は，各配線群が具体的にどのような方向にどのような状態で形成されているか
がそもそも明らかでないのであるから，相違点３−１は実質的な相違点という
べきであるし，かかる引用発明に基づいて，当業者が，相違点３−１について
の訂正発明の構成を容易に想到できたものということもできない。
以上によれば，原告主張の取消事由６は理由がない。
８取消事由７（引用発明との相違点３−２の判断の誤り）について
原告の取消事由７に係る主張は，その内容自体から，取消事由４を前提とす
るものであることが明らかであるが，上記５に説示したとおり，取消事由４の
主張には理由がないのであるから，その余について判断するまでもなく，取消
事由７の主張も理由がない。
９取消事由８（引用発明との相違点３−３の判断の誤り）について
原告の取消事由８に係る主張は，その内容自体から，取消事由４及び６を前
提とするものであることが明らかであるが，上記５及び７に説示したとおり，
取消事由４及び６の主張にはいずれも理由がないのであるから，その余につい
て判断するまでもなく，取消事由８の主張も理由がない。
１０取消事由９（引用発明との相違点４の判断の誤り）について
原告の取消事由９に係る主張は，その内容自体から，取消事由４及び６を前
提とするものであることが明らかであるが，上記５及び７に説示したとおり，
取消事由４及び６の主張にはいずれも理由がないのであるから，その余につい
て判断するまでもなく，取消事由９の主張も理由がない。
１１取消事由１０（先願発明の認定の誤り）について
(1)先願明細書（甲２の1∼3）には，以下のア∼ウの記載があり，エの内容
の記載がなされた図面がある。
ア「発明が解決しようとする課題】…従来技術においては，…負荷容量【
や配線抵抗の増加に伴う充放電時間の遅延に対処することが困難になる。
本発明の目的は，このような問題を改善し，高速で動作可能な半導体集積
回路技術を提供することにある。
【課題を解決するための手段】上記目的は，選択信号線によって同時に活
性化されるセンスアンプ群を複数のブロックに分割し，該センスアンプ群
毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けるこ
とにより達成される。
【作用】
上記手段によって，各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）
に減少するため，充放電の時定数を大幅に低減でき…るようになる」。
（甲２の２〕４頁１行∼下３行）〔
イ「第１図は，本発明の第１の実施例である。この回路は各センスアンプ
ＳＡ内に，センスアンプ駆動用ＭＯＳトランジスタ（ＭＰ４，ＭＮ４）を
設け，センスアンプ用電源線をメモリブロック（ＭＡ０∼ＭＡｉ）間で接
続し共用したものである。この，センスアンプ駆動用ＭＯＳトランジスタ
の定数はセンスアンプを構成するＭＯＳトランジスタの定数と同程度でよ
い。
…本発明では，センスアンプ用電源線を選択メモリブロック（ＭＡ０）
と非選択メモリブロック（ＭＡ１∼ＭＡｉ）間で接続し共用しているため，
電源線抵抗を小さくできる。このため，センスアンプを構成するトランジ
スタのソ−ス電圧の上昇が小さくなり，センスアンプを構成するトランジ
スタが十分オンし，デ−タ線を高速で増幅できる（同５頁１１行∼６。」
頁１６行）
ウ「一方，第２図に示すような従来の構造では，センスアンプ用駆動信号
線をメモリブロック（ＭＡ０∼ＭＡｉ）間で接続し共用できないため，信
号線の抵抗が大きくなる。このため，センスアンプを構成するトランジス
タのソ−ス電圧が大きく上昇し，センスアンプを構成するトランジスタが
十分オンせず，デ−タ線を高速で増幅できなくなる（７頁５行∼１１。」
行）
エ第１図（ａ（ｄ）の回路構成図には，縦に延びる電源線であるセン），
スアンプ駆動用の電源線は，メモリブロック（ＭＡ０∼ＭＡｉ）外の左端，
メモリブロック（ＭＡ０∼ＭＡｉ）内部の中央及びメモリブロック（ＭＡ
０∼ＭＡｉ）外の右端，の３組が存在している。
(2)上記(1)ア∼エによれば，先願発明は，センスアンプ群を複数のメモリブ
ロックに対応させて分割し，そのセンスアンプ群毎にセンスアンプ駆動用の
電源線をセンスアンプの選択信号線に交差するように設け，これを該メモリ
ブロック（ＭＡ０∼ＭＡｉ）間で接続し共用する構成を採用することにより，
負荷容量や配線抵抗の増加に伴う充放電時間の遅延という問題を改善し，高
速で動作可能な半導体集積回路技術を提供するものと認められる。
したがって，先願発明は，センスアンプ駆動用の電源線をセンスアンプの
選択信号線に交差するように設け，これを該メモリブロック（ＭＡ０∼ＭＡ
ｉ）間で接続し共用するものであるが，そのセンスアンプ駆動用の電源線の
組数については，先願明細書（甲２の1∼3）中にも，上記(1)エのとおりメ
モリセルアレイの内部のセンスアンプ駆動用の電源線が１組開示された図面
があるに止まり，これ以外に，上記電源線の組数について示唆する記載は何
ら見当たらない。
以上によれば，原告主張の取消事由１０は理由がない。
(3)ア原告は，先願明細書（甲２の２）には「…選択信号線によって同時，
に活性化されるセンスアンプ群を複数のブロックに分割し，該センスアン
プ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設け
ることにより…各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少
する…（４頁９行∼１６行）との記載があるから，メモリブロックの内」
部に，図面上は１組しか電源線対の開示がないとしても「多数組」の電，
源線対が実質的に開示されているといえると主張する。
しかし，先願明細書には，上記(1)アのように「課題を解決するため，【
の手段】上記目的は，選択信号線によって同時に活性化されるセンスアン
プ群を複数のブロックに分割し，該センスアンプ群毎にセンスアンプ駆動
用の電源線を選択信号線と交差するように設けることにより達成され
る」と記載され「分割」とはセンスアンプ群を複数のブロックに分け。，
るという意味で使用されており，また「各電源線あたりの負荷容量」の，
各電源線とは「各電源線あたりの負荷容量」の記載に先行する「上記手，
段によって」との記載から，センスアンプ群毎のセンスアンプ駆動用の，
電源線を意味することは明らかであるところ，そのセンスアンプ群毎のセ
ンスアンプ駆動用の電源線が複数のブロック（ｎ）に分割することで構成
されるために「各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減，
少する」という作用を得るものと認められるのであるから，上記の「１／
ｎ（ｎ：分割数」のｎは，メモリセルアレイの内部のセンスアンプ駆動）
用の電源線の組数に結びつくものではなく，分割されたメモリブロック及
びセンスアンプ群のブロック数を意味するに過ぎないと解するのが相当で
ある。
以上によれば，原告の上記主張は採用することができない。
イ原告は，メモリセルアレイがサブアレイに分割され，サブアレイとサブ
アレイの間にデコーダやセンスアンプ等が含まれている場合であっても，
全体としてメモリセルアレイがアレイ状に配置されていれば，その領域は
メモリセルアレイといえるから，先願明細書の第３図に記載された全ての
領域がアレイの領域であると主張する。
しかし，先願発明は，上記(1)アに記載されるように，選択信号線によ
って活性化されるセンスアンプ群が複数のメモリブロックに分割されるも
のであるから，メモリブロックの外側にセンスアンプ群が配置されている
ということはできないし，デコーダについても，その位置について先願明
細書の発明の詳細な説明に何ら記載がなされていないことに照らすと，同
明細書（甲２）の第１図はあくまで模式的な記載に過ぎないと見るのが自
然である。また，先願明細書（甲２）の第３図を見ても，少なくとも「周
辺回路「メインアンプ「パッド群」及び「ＳＨＲ・ＰＣ」と記載さ」，」，
れた部分はアレイの領域ということはできないから，この部分においても
電源線，接地線の配線群がつながっているとみることはできない。
以上によれば，原告の上記主張は採用することができない。
１２取消事由１１（先願発明との相違点３の判断の誤り）について
原告は，審決は，先願発明との相違点３を判断する前提として，そもそも
「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上，
仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても，先願発
明は，メモリブロックの内部に「多数組」の電源線対が実質的に開示されてい
るといえるから，これは緻密に組まれていると十分評価できるし，仮にそう評
価できないとしても「多数組」と「緻密」と評価される程の組数とは，境界，
の明確でない概念であり，結局のところ程度問題であるから，既に複数組の電
源線の組が開示されている以上，先願発明との相違点３は実質的なものではな
いと主張する。
しかし，前記３で説示したとおり，審決の訂正発明に係る「メッシュ状」の
文言解釈に誤りはないし，また，前記１１で説示したとおり，先願発明は，セ
ンスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け，
これを該メモリブロック（ＭＡ０∼ＭＡｉ）間で接続し共用するものであるが，
メモリセルアレイの内部のセンスアンプ駆動用の電源線はせいぜい１組開示さ
れているに過ぎないのであるから，このような先願発明が，訂正発明の相違点
３に係る構成である電源線同士および接地線同士のメッシュ状の構成と実質的
に同一ということはできない。
以上によれば，原告主張の取消事由１１は理由がない。
１３取消事由１２（先願発明との相違点４の判断の誤り）について
原告の取消事由１２に係る主張は，その内容自体から，取消事由１１を前提
とするものであることが明らかであるが，上記１２に説示したとおり，取消事
由１１の主張には理由がないのであるから，その余について判断するまでもな
く，取消事由１２の主張も理由がない。
１４結語
以上によれば，原告主張の取消事由１は理由があることになるから，審決は
違法として取消しを免れない。
よって，原告の本訴請求はこれを認容することとして，主文のとおり判決す
る。
知的財産高等裁判所第２部
裁判長裁判官中野哲弘
裁判官今井弘晃
裁判官田中孝一

戻る