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平成20年2月27日判決言渡同日原本領収裁判所書記官
平成18年(行ケ)第10429号審決取消請求事件
平成20年2月4日口頭弁論終結
判決
原告コーニンクレッカフィリップスエレクトロニクスエヌヴィ
訴訟代理人弁理士伊東忠彦,湯原忠男,大貫進介,伊東忠重
同復代理人弁理士杉山公一
被告特許庁長官肥塚雅博
指定代理人河合章,橋本武,小池正彦,森山啓
主文
1原告の請求を棄却する。
2訴訟費用は原告の負担とする。
3この判決に対する上告及び上告受理の申立てのための付加期間を30
日と定める。
事実及び理由
第1請求
特許庁が不服2004−14041号事件について平成18年5月10日に
した審決を取り消す。
第2当事者間に争いのない事実
1特許庁における手続の経緯
原告は,発明の名称を「集積回路の製造方法と,この方法により製造された
集積回路」とする発明につき,平成5年10月7日(パリ条約による優先権主
張1992年10月7日,オランダ),特許を出願(以下「本件出願」とい
う。)したが,平成16年4月6日付けの拒絶査定を受けたため,同年7月7
日,審判請求をし,同年8月6日付け手続補正書を提出して,手続補正(以下
「本件補正」という。)をした。
特許庁は,上記審判請求を不服2004−14041号事件として審理した
結果,平成18年5月10日,「本件審判の請求は,成り立たない。」との審
決をし,同月25日,審決の謄本が原告に送達された。
2特許請求の範囲
本件補正後の本件出願の請求項1(請求項は全部で12項である。)は,次
のとおりである。
「半導体基体を有する集積回路の製造方法であって,
前記半導体基体が,該半導体基体の表面に,絶縁されたゲート電極を持つ電
界効果トランジスタと,前記半導体基体内に位置し該半導体基体のソースゾー
ンとドレインゾーンとの間に延在するチャネル領域と制御電極との間に位置す
るフローティングゲートを持つ不揮発性メモリ素子とを備え,
前記製造方法により,前記表面に隣接する第1の導電型式の第1及び第2の
活性領域が,前記トランジスタ及び前記メモリ素子それぞれに対して前記半導
体基体内に規定され,
前記表面が,少なくとも前記第1及び第2の活性領域の部分において,ゲー
ト誘電体を形成する絶縁層で覆われ,該絶縁層上にシリコン層が備えられ,該
シリコン層から,前記トランジスタのゲート電極と,前記メモリ素子の少なく
とも前記フローティングゲートとが形成される集積回路の製造方法であって,
一連のプロセス工程において,前記トランジスタの活性領域を前記シリコン
層で覆ったままにする一方,前記メモリ素子の前記フローティングゲートをマ
スクエッチングにより前記シリコン層から形成し,その後,前記メモリ素子の
第2の導電型式の前記ソース及びドレインゾーンを設け,その後,前記フロー
ティングゲートは,該フローティングゲートの少なくとも側部に,酸化工程に
よりスペーサと呼ばれる酸化層を備え,
次の一連の工程において,前記トランジスタの前記絶縁されたゲート電極を,
マスクエッチングにより前記他の活性領域の上の前記シリコン層から形成し,
前記トランジスタの前記第2の導電型式のソース及びドレインゾーンをドーピ
ングにより前記半導体基体内に設けることを特徴とする集積回路の製造方
法。」
(以下,審決と同様に請求項1に係る発明を「本願発明」といい,本件補正前
の明細書(甲第4号証)を「当初明細書」といい,本件補正後の明細書(甲第
2号証)を「本願明細書」という。)
3審決の理由
別紙審決書の写しのとおりである。要するに,本願発明は,米国特許第51
20670号明細書(甲第1号証。以下審決と同様に「刊行物1」という。)
記載の発明(以下,審決と同様に「刊行物発明」という。),特開昭63−2
39986号公報(甲第5号証。以下,審決と同様に「刊行物2」という。)
記載の事項及び周知技術に基づいて,当業者が容易に発明をすることができた
ものであるから,特許法29条2項の規定により特許を受けることができない
とするものである。
審決は,上記結論を導くに当たり刊行物発明の内容並びに本願発明と刊行物
発明との一致点及び相違点を次のとおり認定した。
(1)刊行物発明の内容
「P導電型のシリコン基板において,アレイ周辺部に形成される半導体素子
と仮想接地EPROMセルとを製造する方法において,
(a)前記シリコン基板上にゲート酸化物層を形成し,
(b)前記ゲート酸化物層上に第一ポリシリコン層を形成し,
(c)前記第一ポリシリコン層上に第一酸化物層を形成し,
(d)前記第一酸化物層上に窒化物層を形成し,
(e)前記窒化物層上に第二酸化物層を形成しその際に前記ゲート酸化物層
上に酸化物−窒化物−酸化物(ONO層)及び前記第一ポリシリコンの複合
層を形成し,
(f)前記EPROMセルが形成される部分に前記ONO層/第一ポリシリ
コン複合層の並列ラインを形成するためにマスク構成体を形成するとともに,
前記アレイ周辺部は前記マスク構成体で被覆し,
(g)前記アレイ周辺部は前記マスク構成体で被覆した状態で,前記ONO
層/第一ポリシリコン複合層の露出部分をエッチングしてONO層/第一ポ
リシリコン複合層の並列ラインを形成し,前記第一ポリシリコン層からなる
フローティングゲートを形成し,
(h)前記アレイ周辺部は前記マスク構成体で被覆した状態で,前記マスク
構成体を所定位置に維持しながら,前記フローティングゲートを含む前記O
NO層/第一ポリシリコン複合層の並列ラインをマスクとして,砒素イオン
を注入することにより,前記ONO層/第一ポリシリコン複合層の並列ライ
ン間の前記シリコン基板に,ソース領域及びドレイン領域としても作用する
N導電型のビットラインを形成し,
(i)前記マスク構成体を除去し,
(j)前記N導電型のビットライン上に二酸化シリコン層を形成すると同時
に前記第二酸化物層の厚さを増加させるために差動的酸化を実施する,
上記各ステップを有することを特徴とする方法。」
(2)一致点
「半導体基体を有する集積回路の製造方法であって,
前記半導体基体が,該半導体基体の表面に,半導体素子と,前記半導体基
体内に位置するフローティングゲートを持つ不揮発性メモリ素子とを備え,
前記表面が,少なくとも前記第1及び第2の活性領域の部分において,ゲ
ート誘電体を形成する絶縁層で覆われ,該絶縁層上にシリコン層が備えられ,
該シリコン層から,前記メモリ素子の少なくとも前記フローティングゲート
が形成される集積回路の製造方法であって,
一連のプロセス工程において,前記トランジスタの活性領域を前記シリコ
ン層で覆ったままにする一方,前記メモリ素子の前記フローティングゲート
をマスクエッチングにより前記シリコン層から形成し,その後,前記メモリ
素子の第2の導電型式の前記ソース及びドレインゾーンを設けることを特徴
とする集積回路の製造方法」である点
(3)相違点
ア相違点1
本願発明は,「前記半導体基体が,該半導体基体の表面に,絶縁されたゲ
ート電極を持つ電界効果トランジスタと,前記半導体基体内に位置し該半導
体基体のソースゾーンとドレインゾーンとの間に延在するチャネル領域と制
御電極との間に位置するフローティングゲートを持つ不揮発性メモリ素子と
を備え」るとともに,「前記表面に隣接する第1の導電型式の第1及び第2
の活性領域が,前記トランジスタ及び前記メモリ素子それぞれに対して前記
半導体基体内に規定され」ているのに対して,
刊行物発明は,「P導電型のシリコン基板において,アレイ周辺部に形成
される半導体素子と仮想接地EPROMセルとを」備えている点
イ相違点2
本願発明は,
「前記表面が,少なくとも前記第1及び第2の活性領域の部分において,ゲ
ート誘電体を形成する絶縁層で覆われ,該絶縁層上にシリコン層が備えられ,
該シリコン層から,前記トランジスタのゲート電極と,前記メモリ素子の少
なくとも前記フローティングゲートとが形成される集積回路の製造方法であ
って,一連のプロセス工程において,前記トランジスタの活性領域を前記シ
リコン層で覆ったままにする一方,前記メモリ素子の前記フローティングゲ
ートをマスクエッチングにより前記シリコン層から形成し,その後,前記メ
モリ素子の第2の導電型式の前記ソース及びドレインゾーンを設け」ている
のに対して,
刊行物発明は,
「(a)前記シリコン基板上にゲート酸化物層を形成し,
(b)前記ゲート酸化物層上に第一ポリシリコン層を形成し,
(c)前記第一ポリシリコン層上に第一酸化物層を形成し,
(d)前記第一酸化物層上に窒化物層を形成し,
(e)前記窒化物層上に第二酸化物層を形成しその際に前記ゲート酸化物
層上に酸化物−窒化物−酸化物(ONO層)及び前記第一ポリシリコン層の
複合層を形成し,
(f)前記EPROMセルが形成される部分に前記ONO層/第一ポリシ
リコン複合層の並列ラインを形成するためにマスク構成体を形成するととも
に,前記アレイ周辺部は前記マスク構成体で被覆し,
(g)前記アレイ周辺部は前記マスク構成体で被覆した状態で,前記ON
O層/第一ポリシリコン複合層の露出部分をエッチングしてONO層/第一
ポリシリコン複合層の並列ラインを形成し,前記第一ポリシリコン層からな
るフローティングゲートを形成し,
(h)前記アレイ周辺部は前記マスク構成体で被覆した状態で,前記マス
ク構成体を所定位置に維持しながら,前記フローティングゲートを含む前記
ONO層/第一ポリシリコン複合層の並列ラインをマスクとして,砒素イオ
ンを注入することにより,前記ONO層/第一ポリシリコン複合層の並列ラ
イン間の前記シリコン基板に,ソース領域及びドレイン領域としても作用す
るN導電型のビットラインを形成」する「上記各ステップを有する」点
ウ相違点3
本願発明は,
「その後,前記フローティングゲートは,該フローティングゲートの少なく
とも側部に,酸化工程によりスペーサと呼ばれる酸化層を備え」ているのに
対して,
刊行物発明は,
「(i)前記マスク構成体を除去し,
(j)前記N導電型のビットライン上に二酸化シリコン層を形成すると同
時に前記第二酸化物層の厚さを増加させるために差動的酸化を実施する,
上記各ステップを有する」点
エ相違点4
本願発明は,「前記表面が,少なくとも前記第1及び第2の活性領域の部
分において,ゲート誘電体を形成する絶縁層で覆われ,該絶縁層上にシリコ
ン層が備えられ,該シリコン層から,前記トランジスタのゲート電極と,前
記メモリ素子の少なくとも前記フローティングゲートとが形成される集積回
路の製造方法」において,「次の一連の工程において,前記トランジスタの
前記絶縁されたゲート電極を,マスクエッチングにより前記他の活性領域の
上の前記シリコン層から形成し,前記トランジスタの前記第2の導電型式の
ソース及びドレインゾーンをドーピングにより前記半導体基体内に設けるこ
と」を備えるのに対して,
刊行物発明は,上記の構成を備えるか否か明らかでない点
第3審決取消事由の要点
審決は,刊行物発明の認定を誤ったため,相違点1,2及び4についての判
断を誤り(取消事由1),相違点3についての判断も誤り(取消事由2),本
願発明の顕著な作用効果を看過したものである(取消事由3)ところ,これら
の誤りがいずれも結論に影響を及ぼすことは明らかであるから,違法なものと
して取り消されるべきである。
1取消事由1(刊行物発明の認定の誤りによる相違点1,2及び4についての
判断の誤り)
審決は,刊行物1の記載事項として,「(a)図6の右側のポリ1上にON
O層及びホトレジストに被覆された部分は『アレイ周辺部』であることが記載
されており(第4欄第33∼36行参照),また,アレイ周辺部にも半導体素
子が形成されることも明らかである。」と認定している。
しかし,刊行物発明のアレイ周辺部については,刊行物1の4欄33行∼3
Also,asshowninFIG.6,anarsenicimplantisavoidedinthe
6行に,「
arrayperipheryutilizingthepoly1mask;thiseliminatestheneedofthe
」と記載されているだけであり,メモリアレ
conventionalN+bitlinemask.
イ周辺部に関する具体的記述は全くなく,半導体素子が形成されることは記載
されていない。したがって,刊行物1が刊行物発明のアレイ周辺部に半導体素
子を有する集積回路を開示していると審決が認定したのは誤りであり,この刊
行物発明の認定を前提にしてされた相違点1,2及び4についての次の各判断
も誤りである。
(1)相違点1について,審決が「EPROM等の不揮発性メモリに隣接して形
成される素子として電界効果トランジスタを用いることは,・・・刊行物発
明の『アレイ周辺部に形成される半導体素子』として,電界効果トランジス
タを用いることは,当業者が必要に応じて適宜なし得たことである。」とし
た判断
(2)相違点2について,審決が「・・・本願発明の如く,『・・・前記トラン
ジスタの活性領域を前記シリコン層で覆ったままにする一方,前記メモリ素
子の前記フローティングゲートをマスクエッチングにより前記シリコン層か
ら形成し,その後,前記メモリ素子の第2の導電型式の前記ソース及びドレ
インを設け』たものとすることは,刊行物1に記載された発明に基づいて当
業者が容易になし得たものである。」とした判断
(3)相違点4について,審決が「刊行物発明は,『P導電型のシリコン基板に
おいて,アレイ周辺部に形成される半導体素子と・・・方法』であって,・
・・刊行物発明は,『アレイ周辺部』にも『半導体素子』を備えることは明
らかであり,・・・前記アレイ周辺部にMOSトランジスタのゲートを形成
し,その後,・・・することは,当業者が容易になし得たものである。」と
した上で,「刊行物1に記載された発明及び従来周知の技術に基づいて,本
願発明の如く,『前記トランジスタの前記絶縁されたゲート電極を、マスク
エッチングにより前記他の活性領域の上の前記シリコン層から形成し、前記
トランジスタの前記第2の導電型式のソース及びドレインゾーンをドーピン
グにより前記半導体基体内に設けること』は,当業者が何ら困難性なくなし
得たものである。」とした判断
2取消事由2(相違点3についての判断の誤り)
相違点3について,審決は「『スペーサ』の言葉の意味は,『あるものと他
のものとを隔てるもの』を意味するに過ぎず,言い換えると,本願発明の『ス
ペーサ』は,『フローティングゲート』が『酸化層』により『隔てられるも
の』と『フローティングゲート』の間に介在されたものであって,本願発明の
『スペーサと呼ばれる酸化層』は,酸化層を単に『スペーサ』と呼んでいるに
過ぎない。」「よって,刊行物発明において,・・・従来周知の,フローティ
ングゲートの側面にシリコン酸化膜を形成する技術を用いることにより,本願
発明の如く,『フローティングゲートの少なくとも側部に,酸化工程により』
『酸化層』を形成することは,当業者が何ら困難性なくなし得たものであ
る。」と判断している。
しかし,審決の上記判断は誤りである。
(1)本願発明における「スペーサ」は,特許第2685493号公報(甲第1
0号証),特許第2807677号公報(甲第11号証),特許第2906
460号公報(甲第12号証),前田和夫『はじめての半導体プロセス』
(工業調査会,2000年12月20日)196∼199頁(甲第13号
証)に示されるように,MOS型半導体素子分野に技術常識である「スペー
サ」と同じものであり,「ゲート電極の側部に,その厚さを制御されて形成
される絶縁層」であって,「溝を形成する(マスク)エッジを有し,チャネ
ル(ゲート電極直下)から分離されたコンタクト領域(ソース/ドレイン)
をイオン打込みによって形成することが可能な形状」を意味する。これに対
し,刊行物発明の「二酸化シリコン層」は,差動的酸化工程により形成され
たものであり,隣接するメモリ素子のフローティングゲート(ポリ1)間を
完全に充填する厚い(高い)平坦形状を有しており,「スペーサ」と呼ばれ
るものではない。
(2)審決が周知例として挙げたゲート側面のシリコン酸化膜は,あくまでもゲ
ートの電極の「側部」に形成されたものであり,厚い(高い)平坦なシリコ
ン酸化膜を形成することを目的とする刊行物発明の目的とは反するものであ
る。もし,上記の周知技術を刊行物発明に適用しようとすれば,熱酸化を途
中で止めなければならず,刊行物発明の目的に反することになるから,適用
を阻害する要因がある。
(3)このように,追加的充填平坦化工程を排除しつつ同時に表面平坦化を達成
することこそが刊行物発明の目的なのであるから,刊行物発明にフローティ
ングゲート側面でのシリコン酸化膜形成技術を適用することは,当業者にと
って困難である。
3取消事由3(顕著な作用効果の看過)
本願発明は,「電界効果トランジスタの活性領域をシリコン層で覆ったまま
でメモリ素子のソース及びドレインゾーンを設け,メモリ素子のフローティン
グゲートの少なくとも側部にスペーサと呼ばれる酸化層を設けることにより,
電界効果トランジスタ特性に影響を及ぼすことなく,EPROMへのホットエ
レクトロン注入を向上させる」という作用効果を奏するものであり,この作用
効果は,審決が引用したどの文献にも開示されていない。
本願発明の作用効果の顕著性は,甲第3号証の【図1】aの測定例に表われ
ており,原告が行ったシミュレーション結果(甲第14号証)によれば,刊行
物発明にあるような厚い二酸化シリコン層では,本願発明のスペーサの効果は
得られない。
第4被告の反論の骨子
審決の認定判断はいずれも正当であって,審決を取り消すべき理由はない。
1取消事由1(刊行物発明の認定の誤りによる相違点1,2及び4についての
判断の誤り)について
特開昭56−116670号公報(乙第1号証),特開昭58−52871
号公報(乙第2号証),特開昭62−23149号公報(乙第3号証)及び鈴
木八十二編著『半導体MOSメモリとその使い方』(1990年8月30日初
版第1刷発行,日刊工業新聞社)69∼88頁(乙第4号証)によれば,以下
の事項がEPROM装置(不揮発性メモリ装置)における技術常識であると認
められる。
(1)EPROM装置は,半導体集積回路装置であって,メモリアレイ部と周辺
回路部から構成されること。
(2)EPROM装置を構成するメモリアレイ部と周辺回路部は,いずれも電界
効果トランジスタで形成されること。
(3)EPROM装置において,周辺回路部は,メモリアレイ部の周辺に形成さ
れていること。
(4)半導体集積回路であるEPROM装置において,メモリアレイ部のフロー
ティングゲート電極と周辺回路部の電界効果トランジスタのゲート電極との
製造は,同一導電層(多結晶シリコン又はポリシリコン)のパターニングに
よって行われていること。
上記の技術常識を参酌すると,刊行物1記載の「EPROM装置」において,
EPROMアレイとその周辺部に形成された周辺回路部(アレイ周辺部)は,
いずれも電界効果トランジスタで形成されていたものと解され,電界効果トラ
ンジスタが「半導体素子」であることは明らかであるから,「アレイ周辺部に
も半導体素子が形成されることも明らかである」との審決の認定に誤りはなく,
この認定を前提とした審決の相違点1,2及び4についての判断にも誤りはな
い。
2取消事由2(相違点3についての判断の誤り)について
本願明細書の記載から明らかなように,本願発明のスペーサは,メモリセル
を構成する不揮発性メモリのフローティングゲート(多結晶で構成)の酸化に
より形成されるものであり,この厚い酸化層により,ドレイン領域とフローテ
ィングゲート間を離間し,両者間の容量(キャパシタンス)を小さくし,メモ
リセルの特性を改善するものである。
(1)甲第10ないし第13号証のスペーサは,本願発明のスペーサとは,機能
も製法も異なるから,これらの文献の記載に基づく原告の主張は失当である。
(2)刊行物発明の「二酸化シリコン層」も,「(フローティング)ゲート電極
の側部に,その厚さを制御されて形成される酸化層」ということができる。
(3)酸化層の厚さをどの程度にするかは,当業者が適宜設定できる事項であり,
原告が主張するような阻害要因はない。
3取消事由3(顕著な作用効果の看過)について
刊行物発明も,「シリコン層で覆ったままにする」工程を備えているから,
刊行物発明も本願発明と同様な作用効果を奏することは明らかである。
刊行物発明においても,差動酸化工程により,フローティングゲートとドレ
イン領域間の容量が減少することは明らかである。
刊行物発明は,本願発明のスペーサに実質的に対応する構成を備えているの
であるから,本願発明と同様に「電界効果トランジスタ特性に影響を及ぼすこ
となく,EPROMへのホットエレクトロン注入を向上させる」ことができる
ことは,当業者が容易に予測することができる程度の作用効果にすぎない。
また,甲第3号証の【図1】aには,不揮発性メモリのゲート側面の多結晶
シリコンを酸化してスペーサを形成する場合に,酸化温度によりメモリに対す
るプログラミング時間が異なることが示されている。しかし,本件出願の請求
項1には,酸化温度等について何も記載されていないから,原告の主張は失当
である。
甲第14号証におけるシミュレーションは,本願発明の前提となるフローテ
ィングゲートを備えていない条件で行われており,上記のとおり,本件出願の
請求項1には,酸化時間や酸化膜の厚さについて何も記載されていないのであ
るから,甲第14号証の記載に基づく主張は失当である。
第5当裁判所の判断
1取消事由1(刊行物発明の認定の誤りによる相違点1,2及び4についての
判断の誤り)について
(1)刊行物1には,FIG.6とともに,次の記載がある。
「注意すべきことであるが,本発明により,ポリ1マスクからなるホトレジスト
を所定位置に維持したままでN+砒素注入を行なう。このことは,砒素注入がO
NO内に入ることを回避している。この注入の後に,該ホトレジストを剥離する。
図6に示した如く,ポリ1マスクを使用してアレイ周辺部において砒素注入は回
避されている。このことは,従来のN+ビットラインマスクの必要性を取除いて
いる。」(4欄31行∼38行の訳文(審決4頁14行∼19行))
しかし,上記のアレイ周辺部の具体的な構成について,刊行物1には,上
記の程度の記載があるだけで,それ以上の具体的な記載は見当たらない。
(2)乙第1ないし第4号証
ア特開昭56−116670号公報(乙第1号証)
「一般にEPROM装置は一つの半導体基板主面に形成されたフローティングゲ
ート電極およびそのゲート電極の上にコントロールゲート電極を有する複数のM
IS()型メモリトランジスタから成るメモリア
MetalInsulatorSemiconductor
レイ部と,そのメモリアレイ部の周辺に形成された複数のMIS型トランジスタ
(以下,周辺トランジスタと称す。)から成る入・出力回路およびデコーダ回路
等の周辺回路部とから成っている。」(2頁左上欄2行∼11行)
「(f)ホトレジスト膜20を除去した後,メモリトランジスタのフローティン
グゲート電極,周辺トランジスタのゲート電極および必要な配線層を形成するた
(Chemical
めに基板10上に厚さ3500Åの多結晶シリコン層21をCVD
法により形成する。この多結晶シリコン層21をホトレジス
VapourDeposition)
ト膜22をマスクとして選択的にエッチング(パターンニング)し,周辺トラン
ジスタのゲート電極G1,G2,G3および配線L1を形成する(第8図参
照)。」(3頁右上欄7行∼16行)
イ特開昭58−52871号公報(乙第2号証)
「EPROMにおいては一般に,高速化及び高集積化を図るためにNチャネルM
ISFET()によって
MetalInsulatorSemiconductorFieldEffectTransistor
記憶セル部及び周辺回路部を構成していた。」(1頁左下欄19行∼右下欄3
行)
「次いで第5C図のように,化学的気相成長技術(CVD法)によって全面に成
長させた1層目のポリシリコン膜をリン処理(リン不純物をポリシリコン中にド
ープする)し,その後にフォトエッチング技術でパターニングして,メモリセル
部上の全面を覆うポリシリコン膜43と,周辺回路の高電圧印加回路のMISF
ETの各ゲート電極9,10,11とを夫々残す。」(4頁右上欄19行∼同左
下欄6行)
ウ特開昭62−23149号公報(乙第3号証)
「まず第4図の如く,P型シリコン基板1の一主面側に,公知の半導体製造技術
に従ってN型ウエル2,素子分離用のフィールドSiO膜3を所定パターンに


形成する。図中の4はこのフィールドSiO膜を選択酸化技術で形成する際に用

いる酸化マスク(窒化シリコン)である。フィールドSiO膜3によって,高耐

圧化MOSFET(第3図のトランジスタQ)用の素子領域A,メモリ用の素
HBD
子領域B,相補型MOS回路を構成するNチャネルMOSFET(第2図のトラ
ンジスタQ)及びPチャネルMOSFET用の素子領域C及びDが夫々分離さ
HSP
れる。領域A,C及びDの素子はメモリアレイM−ARYの周辺回路を構成す
る。」(4頁左上欄4行∼17行)
「次いで第7図の如く,CVDにより全面に形成し不純物(リン)をドープして
低抵抗としたポリシリコンをエッチングでパターニングし,素子領域A及びBの
ゲート酸化膜6上に1層目のポリシリコンからなるゲート電極9,フローティン
グゲート層10を夫々形成する。」(4頁右上欄10行∼15行)
エ鈴木八十二編著「半導体MOSメモリとその使い方」(1990年8月3
0日初版第1刷発行,日刊工業新聞社)69∼88頁(乙第4号証)
「5−4EP−ROMの周辺回路
EP−ROMの周辺には,書き込むために必要なレベルシフター,高電圧/低
電圧切換回路および書き込み回路などがある。」(79頁7行∼8行)
そして,80頁の図5.8,81頁の図5.9,83頁の図5.12には,電界効果トラ
ンジスタを用いた周辺回路の具体的構成が示されている。また,75頁には,こ
れらの周辺回路は,メモリセルアレイの周辺部に配置されることが示されている。
オ上記の各記載によれば,EPROM装置において,一般に,①メモリアレ
イの周辺部には,MIS型トランジスタ(電界効果トランジスタ)から成る
周辺回路が形成されていること,②メモリ素子を構成するトランジスタのフ
ローティングゲート電極と周辺トランジスタのゲート電極とは,同じ多結晶
シリコン層(ポリシリコン層)をパターニングして形成されることは,本件
出願前におけるEPROM装置に関する技術常識であったものと認められる。
したがって,①EPROM装置のメモリアレイ部の周辺には,電界効果ト
ランジスタから構成される周辺回路が配置されること,②メモリ素子のフロ
ーティングゲート電極と周辺回路部の電界効果トランジスタのゲート電極と
は,同じ多結晶シリコン層(ポリシリコン層)のパターニングにより形成さ
れることは,いずれも本件出願前における当業者の技術常識に属する事項で
あったということができる。
(3)刊行物1の前記(1)の記載及びFIG.6によれば,FIG.6の中央及び右側のP
OLY1(多結晶シリコン膜)で覆われた部分がメモリアレイ周辺部であり,
左側のN+砒素注入が行われている領域がメモリアレイ領域であることが認
められる。
そして,上記(2)に認定した技術常識に照らせば,刊行物発明においても,
メモリアレイ周辺部には,電界効果トランジスタから成る周辺回路が構成さ
れるものと理解するのが自然かつ合理的である。したがって,審決が刊行物
1の記載事項として,「(a)図6の右側のポリ1上にONO層及びホトレ
ジストに被覆された部分は「アレイ周辺部」であることが,記載されており
(4欄33行∼36行参照),また,アレイ周辺部にも半導体素子が形成さ
れることも明らかである。」と認定したことに誤りはない。
(4)原告は,刊行物1がメモリ周辺部に半導体素子を有する集積回路を開示し
ているとの認定は誤りであることを前提にして,相違点1,2及び4につい
ての審決の判断も誤りであると主張するが,上記(3)のとおり,前提が成り
立たない以上,原告の主張を採用することはできない。
2取消事由2(相違点3についての判断の誤り)について
(1)特許請求の範囲の請求項1には,本願発明における「スペーサ」について,
次の記載がある。
「一連のプロセス工程において,前記トランジスタの活性領域を前記シリコン層
で覆ったままにする一方,前記メモリ素子の前記フローティングゲートをマスク
エッチングにより前記シリコン層から形成し,その後,前記メモリ素子の第2の
導電型式の前記ソース及びドレインゾーンを設け,その後,前記フローティング
ゲートは,該フローティングゲートの少なくとも側部に,酸化工程によりスペー
サと呼ばれる酸化層を備え(る)」
本願発明における「スペーサ」は,上記の特許請求の範囲の記載によれば,
メモリ素子のフローティングゲートの少なくとも側部に,酸化工程により形
成された酸化層であると規定されている。
(2)本願明細書及び図面(甲第3号証)には,本願発明及び「スペーサ」につ
いて,次の記載がある。
「【0004】
【発明の目的及び概要】本発明は,とりわけ,埋め込みの不揮発性メモリの製造
方法を提供することを目的とする。これにより,回路の論理回路部分の品質を下
げること無く,最小数のプロセス工程が付加された通常の論理回路プロセスを使
用することにより,メモリの最適化が得られる。
【0005】本発明によれば,冒頭で述べたような種類の方法は,一連のプロセ
ス工程において,前記トランジスタの活性領域を前記シリコン層で覆ったままに
する一方,前記メモリ素子の前記フローティングゲートをマスクエッチングによ
り前記シリコン層から形成し,その後,前記メモリ素子の第2の導電型式の前記
ソース及びドレインゾーンを設け,前記フローティングゲートは,該フローティ
ングゲートの少なくとも側部に,酸化工程によりスペーサと呼ばれる酸化層を備
え,次の一連の工程において,前記トランジスタの前記絶縁されたゲート電極を,
マスクエッチングにより前記他の活性領域の上の前記シリコン層から形成し,前
記トランジスタの前記第2の導電型式のソース及びドレインゾーンをドーピング
により前記半導体基体内に設けることを特徴とする。
【0006】本発明は,とりわけ,フローティングゲートの側部が絶縁層で覆わ
れるやり方が不揮発性メモリに大きな影響を与えるという認識に基づく。この層
は,例えば,電荷がフローティングゲートからリークするときの速度を決定し,
それ故に,できるだけ長くすべきであるメモリの保持時間を決定する。しかしな
がら,フローティングゲート上のスペーサは,低電圧で迅速にメモリをプログラ
ムすることを可能にするホットエレクトロン効果に強い影響を与えることもわか
る。800℃の酸化温度よりも900℃の酸化温度で,より良好なプログラミン
グ速度が得られることが実験からわかった。本発明に係る方法では,回路のEPROM
の部分に対するスペーサ酸化は論理回路部分では行われないため,メモリのホッ
トチャージキャリア効果に関して,回路の残りの部分においてこの効果を強める
ことなくプロセスを最適化することが可能である。図の説明から明らかになるよ
うに,この最適化のために付加されるプロセス工程数は非常に少なく,2又は3
程度の追加マスクが必要になるだけである。」
「【0008】本発明に係る他の実施例は,前記スペーサを,水蒸気を有する酸
化環境下での熱酸化を通じて,前記フローティングゲートの端部に形成すること
を特徴とする。この酸化の方法は,水蒸気が存在しない場合よりも酸化レートが
高いという,それ自体は既知の利点を有するだけでなく,水蒸気が存在しない酸
化よりもフローティングゲート電極のかなり下まで酸化し,ホットチャージキャ
リアの発生に対し好適であるという利点を有する。加えて,フローティングゲー
トの下部における酸化は,フローティングゲートとドレインゾーン(またはソー
スゾーン)との間のキャパシタンスを効果的に減少する。EPROMセルのプログラミ
ングの間,例えば6Vの電圧がドレインゾーンに印加され,一方,制御ゲートの
電圧が例えば12Vであれば,同じビット線の非選択セルのドレインゾーンも6
Vであろう。フローティングゲートとドレインゾーンとの間の容量結合により,
非選択セルのフローティングゲートで電位が上昇するであろう。もしキャパシタ
ンスが多きすぎると,非選択セルが導通状態になるかも知れず,この結果大きな
漏れ電流がビット線に流れるであろう。上記のスペーサ酸化により,ドレインゾ
ーンとフローティングゲート電極との間に厚い酸化が形成され,これにより,寄
生容量の減少が生じる。
【0009】フローティングゲートの端部の酸化は,少なくとも800℃の温度
で実行されることが好ましい。約900℃の酸化温度で良好な結果が得られ
る。」
「【0016】
【実施例】本発明に基づく効果を明確にするため,図1aは,プログラミング速
度に関する,或る工程パラメータ,即ち酸化温度の影響を示す。図1bは,n型
ソースゾーン2及びn型ドレインゾーン3が互いに或る距離離れて設けられたp
型半導体基体1を備えた,それ自体の構造は既知であるプログラム可能な不揮発
性メモリセルの断面図である。・・・本発明の基本を形成する研究により,閾電
圧はスペーサ8に大きく依存して変化する事が分かった。図1aにおいて,閾電
圧Vthが縦軸にプロットされ,横軸にプログラミング時間tがプロットされて
いる。曲線A及びBは,メモリセルに対する閾電圧勾配を示し,このセルにおい
て,スペーサ8は,800℃及び900℃の温度のそれぞれで,水蒸気を含有す
る酸化環境下の熱処理により形成された。メモリセルを製造するときの他の全て
の環境は,実質上同一である。グラフから明確なように,スペーサの酸化は,メ
モリセルのプログラミング特性に非常に大きく影響する。特に900℃の酸化は,
より良い結果を導く。なぜならば,調査した実施例におけるプログラミングが,
800℃のときよりも,数桁速く行われるからである。この差の原因は正確には
知られていない。ことによると,温度がソース及びドレインゾーンの拡散パター
ンに与える影響が原因かもしれず,あるいは他の影響も多かれ少なかれ重要かも
しれず,結局,本発明は上記の点に限定されるべきではない。」
「【0018】さらに重要なパラメータは,メモリセルのドレインゾーンとフロ
ーティングゲートとの間の容量である。プログラミング中,例えば6Vの比較的
高い電圧がドレインゾーンに供給され,一方,例えば12Vの電圧が制御ゲート
7に供給される。ビット線を選択セルと共有する非選択セルも,この非選択セル
のドレインゾーンは6Vである。フローティングゲートとドレインゾーンとの間
の容量のために,非選択セルにおけるフローティングゲートの電位が上昇するで
あろう。当該容量が十分に大きい場合,非選択セルは,ビット線にかなりの量の
漏れ電流を発生させることが可能である伝導状態で駆動するかもしれない。寄生
容量はスペーサ酸化によって減少させることができ,このためにフローティング
ゲートとドレインとの間の酸化物は厚くなる。しかしながら,EPROMを最適化する
ためのこのような手段は,論理回路においては必ずしも望ましくはない。」
「【0026】この酸化は,前述の有利なメモリ特性が得られるようなやり方で
実行される。水蒸気を含んだ酸化環境下において,約7分間,約900℃の温度
で酸化することにより,良好な結果が得られる。フローティングゲート13の側
面だけでなく制御ゲート12の側面も覆うスペーサ19の厚さは,ここでは約3
0nm−80nmである。ここの例でのスペーサ19は,フローティングゲート
の側面全てを覆うのではなく,ソース及びドレインゾーンに隣接する側面のみを
覆い,しかも,ワード線の下部に位置するフローティングゲートの端部は,より
薄いオキシナイトライドで覆われることに注意されたい。酸化により,酸化物3
3がソースゾーン及びドレインゾーン15及び16の上部に形成されても良い。
この酸化物は,フローティングゲート13の下部に延在しても良く,ホットチャ
ージキャリアの発生に貢献し,そして如何なる場合においてもフローティングゲ
ート電極の寄生容量の減少に貢献することができる。制御ゲート12上面及び論
理回路部分の結合した多結晶層26,30(図10a参照)の上面は,酸化工程
の間,オキシナイトライド層31により酸化に対してマスクされ,この結果,全
く又は少なくとも実質的に,ここには酸化物が形成されない。」
ア上記の各記載によれば,次の事項が認められる。
①本願発明は,メモリ素子の閾値及びプログラミング(書き込み)特性が,
メモリ素子のフローティングゲートの側面に形成される酸化物(スペーサ)
に大きく依存するという知見に基づくものである。
②具体的には,水蒸気雰囲気中において,特に900℃の熱酸化により酸化
物を形成することで,良好な結果が得られた。
③この酸化により,フローティングゲートとドレインとの間に厚い酸化膜が
形成され,両者間の容量を減少させることができ,メモリ素子の最適化が可
能である。
④以上のような最適化手段は,論理回路を構成する電界効果トランジスタに
は必ずしも望ましくない。そこで,本願発明では,メモリ素子と論理回路を
構成する電界効果トランジスタとで共通化することができる工程は可能な限
り共通化しつつ,最適化が必要な工程は,メモリ素子部と論理回路部とで別
工程とした。
イさらに,【図10】bと段落【0026】の「酸化により,酸化物33が
ソースゾーン及びドレインゾーン15及び16の上部に形成されても良い。
この酸化物は,フローティングゲート13の下部に延在しても良く,ホット
チャージキャリアの発生に貢献し,そして如何なる場合においてもフローテ
ィングゲート電極の寄生容量の減少に貢献することができる。」との記載に
よれば,本願発明の「スペーサ」は,酸化の工程で,ソース領域及びドレイ
ン領域15及び16の上部に形成されてもよいことが認められる。
ソース領域及びドレイン領域15及び16の上部の酸化物の形成は,フロ
ーティングゲートの側面の酸化層19(スペーサ)の形成と同時に進行する
から,【図10】bからも明らかなように,酸化物33と酸化層19(スペ
ーサ)はつながって形成される。したがって,本願発明について,次の事項
も認められる。
⑤酸化工程で,フローティングゲート側部の酸化層19(スペーサ)と同時
に,ソース領域及びドレイン領域15及び16の上部に酸化物33が形成さ
れてもよい。この酸化物33は,酸化層19(スペーサ)とつながっている。
ウ以上によれば,本願発明における「スペーサ」とは,メモリ素子のフロー
ティングゲートの少なくとも側部に形成された酸化層であって,フローティ
ングゲートとドレインとの間を厚い酸化膜により隔離するためのものであり,
その全体的な形状,横方向の厚さ,ソース領域及びドレイン領域上の酸化層
の有無等は,本質的なものではないと認められる。
(3)原告は,本願発明の「スペーサ」が甲第10ないし第13号証に示される
ように,MOS型半導体素子分野に技術常識である「スペーサ」と同じもの
であり,「ゲート電極の側部に,その厚さを制御されて形成される絶縁層」
であって,「溝を形成する(マスク)エッジを有し,チャネル(ゲート電極
直下)から分離されたコンタクト領域(ソース/ドレイン)をイオン打込み
によって形成することが可能な形状」を意味するのに対し,刊行物発明の
「二酸化シリコン層」は,差動的酸化工程により形成されたものであり,隣
接するメモリ素子のフローティングゲート(ポリ1)間を完全に充填する厚
い(高い)平坦形状を有しており,「スペーサ」と呼ばれるものではないと
主張する。
ア甲第10ないし第13号証には,次の記載がある。
甲第10号証4欄43行∼5欄4行
「上記のようは無機反応ガスを用いてCVD法によって得られるSiO膜11は,

TEOSなどの有機反応ガスから得られるSiO膜の熱収縮率が5∼10%(90

0∼1000℃の熱処理後)と高いのに対し,その熱収縮率が約1%((900∼1000℃
の熱処理後)と低いことから,熱処理による膜収縮が少ない。
次に,上記SiO膜11を,例えば反応性エッチング(RIE)などの異方性

エッチングで加工してゲート電極9の側壁にスペーサ12を形成した後,ゲート
電極9およびスペーサ12をマスクに用いて基板1の表面にヒ素(As)イオン
などを打ち込み,ゲート電極9の両側に高濃度拡散領域13を形成する(第1図
(d))。」
甲第11号証8欄5行∼9行
「第12図:例えばテトラエチル・オルト・ケイ酸塩の熱分解により酸化物層を
全面析出させ,これを戻しエッチングすることによりゲート構造35,36なら
びにエミッタとベースの接続端構造37,38に対してスペーサと呼ばれる側面
絶縁分離層39が作られる。」
甲第12号証5欄28行∼33行
「第3図(a)∼(d)は,本発明の一実施例の製造工程を説明するための半導
体装置の断面図である。
第3図(a)は,第2参考例の場合と同様の製造工程を経てゲート電極5a,
5bを形成した後に,半導体基板上全面にCVD法により膜厚2000Åの第3の酸
化膜23を堆積した状態を示す図である」
甲第12号証5欄43行∼49行
「続いて,異方性のRIEにより,エッチバックを行い,おおむね2000Åの酸化
膜をエッチングする。その結果・・・第1のスペーサ6が形成され,・・・第2
のスペーサ7が形成される。」
甲第13号証198頁の図6.20
上記図の(a)∼(g)をみると,(c)の工程でCVDによりSiO層を全

面に成長させ,次に,(d)の工程でエッチバックにより余分なSiOを除去し

てスペーサを形成している。
上記の各記載によれば,原告の挙げる上記の各文献においては,スペーサ
は,化学的気相成長法(CVD)や有機反応ガスによりゲート電極の外側に
酸化層を堆積した後,異方性エッチングにより余分な酸化層を除去すること
により形成されている。このように,「スペーサ」を酸化層の成長とその後
の異方性エッチングにより形成しているのは,その後のイオン打込み工程の
マスクとして用いるためであり,この場合には,ゲート電極の側壁を構成す
る「スペーサ」の厚さでイオン打込み領域が画定されるので,スペーサの厚
さを精密に制御する必要があるからであると解される。
イこれに対し,本願明細書の発明の詳細な説明においては,本願発明のスペ
ーサは,水蒸気雰囲気中での酸化処理により,フローティングゲートを構成
する多結晶シリコン自体を酸化して形成するとしている(前記(2)段落【0
008】)。刊行物発明でも,水蒸気雰囲気中での酸化処理により二酸化シ
リコン層を形成しており,本願発明の酸化層の形成方法と同じである。そし
て,本願発明においては,酸化処理の方法によるからこそ,フローティング
ゲートとドレインの間に厚い酸化膜が形成され,両者間の容量が低減するの
であって,フローティングゲートの側部に形成される酸化層自体の厚さは,
本願発明において本質的なものではない。また,原告も認めているとおり,
本願発明の「スペーサ」は,イオン打込み工程のマスクとして用いられない。
ウ以上のとおり,甲第10ないし第13号証の「スペーサ」は,いずれも,
化学的気相成長法(CVD)や有機反応ガスによる酸化層の成長とその後の
異方性エッチングにより形成されるものであり,本願発明の「スペーサ」と
同じものではない。したがって,原告の上記主張を採用することはできない。
(4)刊行物1には,次の記載がある。
「図7に示した如く,ホトレジストを剥離した後に,酸化ステップを実施して,
窒化物の酸化を完了し且つ更に30Åの二酸化シリコンを形成してONO層を完
成する。900℃の蒸気酸化により,ポリ1ライン間に差動的又は差分的酸化成
長が発生する。この温度において,窒化物上に30Åの二酸化シリコンを成長さ
せるのに必要とされる時間では,P−シリコン基板上に1000Åの厚さの二酸
化シリコンが形成される。2/1差動的酸化比の場合,図7に示した如く,N+
ビットライン上に2000Åの厚さの二酸化シリコンが形成される。
この技術により,セルのワードライン(不図示)とN+ビットラインとの間の
容量が最小とされる。本プロセスの爾後の積層型エッチ部分期間中のONO/ポ
リ1のエッチングは,N+ビットライン上で最大500Åエッチングし,その場
所に少なくとも1500Åの二酸化シリコンを残存させ,従ってこのエッチング
ステップ期間中にN+ビットラインが断線(即ち,「食い込み」)が発生するこ
とを回避している。
従って,本発明プロセス即ち方法は,ポリ1ライン間の平坦化ステップを回避
し,ONO又はポリ1内への砒素注入は良好に制御され,且つ熱酸化のみが関与
するに過ぎない。」(4欄3行∼55行の訳(審決4頁20行∼36行))
上記の記載によれば,刊行物発明は,900℃の水蒸気酸化により,ポリ
1(メモリ素子のフローティングゲートを構成する多結晶シリコン)を差動
的に酸化して,N+ビットライン(ソース領域,ドレイン領域)上に厚い二
酸化シリコンを形成したものであり,これにより,セル(半導体メモリ)の
ワードライン(ゲート電極)とN+ビットライン(ソース領域,ドレイン領
域)との間の容量が最小となり,また,表面が平坦化されるため,平坦化の
ための余分な工程をなくすことができるものであることが認められる。
本願発明における「スペーサ」とは,前記2(1)のとおり,メモリ素子の
フローティングゲートの少なくとも側部に形成された酸化層であって,フロ
ーティングゲートとドレインとの間を厚い酸化膜により隔離するためのもの
と理解することができ,その全体的な形状,横方向の厚さ,ソース領域及び
ドレイン領域上の酸化層の有無等は,本質的なものではない。そうすると,
本願発明でいう「スペーサ」と刊行物発明の「厚い二酸化シリコン層」とを
区別することはできない。
仮に,原告が主張するように,本願発明の「スペーサ」が刊行物1のFIG.
6とは異なり,メモリ素子間の谷間を埋めるような平坦で高く,かつ,厚い
(横に長い)ものではないとしても,刊行物発明では,平坦化のための余分
な工程をなくすことが目的の一つとされているものの,その前提として,9
00℃の水蒸気酸化によりメモリ素子のフローティングゲートの側部を酸化
することにより,セル(半導体メモリ)のワードライン(ゲート電極)とN
+ビットライン(ソース領域,ドレイン領域)との間の容量を小さくするこ
とができるという技術的知見を,上記刊行物1の記載から読み取ることがで
きるから,結局,本願発明の「スペーサ」は,刊行物1に示唆されていると
いうことができる。
(5)原告は,追加的充填平坦化工程を排除しつつ表面平坦化を達成することこ
そが刊行物発明の目的なのであるから,刊行物発明にフローティングゲート
側面でのシリコン酸化膜形成技術を適用することは,当業者にとって困難で
あると主張する。
しかし,二酸化シリコン層等の絶縁膜により,フローティングゲート間を
充填平坦化することは,技術常識であり,いずれかの工程で平坦化を行う必
要があることは明らかである。また,刊行物発明の「厚い二酸化シリコン
層」,本願発明の「スペーサと呼ばれる酸化層」,のいずれについても,厚
さは何ら規定されていない。したがって,当業者は,審決において提示され
た特開昭60−250676号公報(甲第7号証),特開昭54−7158
5号公報(甲第8号証)及び特開昭61−225871号公報(甲第9号
証)に記載されている「不揮発性メモリのフローティングゲート」の側面に
熱酸化によりシリコン酸化膜を形成する周知技術を参酌することにより,刊
行物発明の「二酸化シリコン層」をどの程度の厚さとするかを適宜設定する
ことができるものと推認される。
(6)以上によれば,相違点3について審決のした判断に誤りはなく,本願発明
の「スペーサ」がMOS型半導体素子分野で技術常識の「スペーサ」と同じ
ものであって,刊行物発明の「厚い二酸化シリコン層」とは異なるものであ
ることを前提とする原告の主張(取消事由2)は,理由がない。
3取消事由3(顕著な作用効果の看過)について
(1)原告は,審決が本願発明の「電界効果トランジスタの活性領域をシリコン
層で覆ったままでメモリ素子のソース及びドレインゾーンを設け,メモリ素
子のフローティングゲートの少なくとも側部にスペーサと呼ばれる酸化層を
設けることにより,電界効果トランジスタ特性に影響を及ぼすことなく,E
PROMへのホットエレクトロン注入を向上させる」という作用効果を看過
していると主張する。
しかし,取消事由2について検討したように,本件出願の特許請求の範囲
の請求項1には,スペーサの形状も形成条件も規定されておらず,本願明細
書の発明の詳細な説明に照らしても,本願発明の「スペーサ」は,刊行物発
明の「厚い二酸化シリコン層」と区別がつかないから,原告の主張を採用す
ることはできない。
(2)また,原告は,本件出願の【図1】aの測定例を,本願発明の効果の根拠
の一つとして主張する。
確かに,【図1】aには,スペーサの形成条件(水蒸気雰囲気の下での酸
化温度)を変えることにより,メモリのプログラミング特性が大きく変化す
ることが示されている。しかし,特許請求の範囲の請求項1には,前記2
(1)のとおり,スペーサの形成条件について何も規定されていない。したが
って,原告主張は,特許請求の範囲の記載に基づかないものであり,採用す
ることはできない。
(3)さらに,原告は,シミュレーション結果(甲第14号証)を提出し,刊行
物発明の「厚い二酸化シリコン層」では,本願発明のスペーサの効果は得ら
れないと主張する。
確かに,甲第14号証には,ゲート側面の多結晶シリコンの酸化時間によ
って,漏れ電流が変化すること(酸化時間が短い場合(I−V特性図の赤
線)の方が,酸化時間が長い場合(I−V特性図の青線)よりも,ドレイン
−ソース間の漏れ電流Id-sが小さいというシミュレーション結果)が示さ
れている。しかし,甲第14号証のシミュレーションの対象とされたトラン
ジスタは,本願発明の前提となるフローティングゲートを備えていないし,
ゲートの厚さも幅も,酸化温度も記載されていないから,上記結果をもって
本願発明の奏する効果ということはできない。また,本件出願の特許請求の
範囲の請求項1には,スペーサの形成条件について何も規定されていないか
ら,酸化時間をもって本願発明の進歩性を裏付ける資料とすることはできな
い。
4結論
以上に検討したところによれば,審決取消事由はいずれも理由がなく,審決
を取り消すべきその他の誤りも認められない。
よって,原告の請求は理由がないから棄却することとし,主文のとおり判決
する。
知的財産高等裁判所第4部
裁判長裁判官
田中信義
裁判官
古閑裕二
裁判官
杜下弘記

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